JPH0290810A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0290810A JPH0290810A JP63243203A JP24320388A JPH0290810A JP H0290810 A JPH0290810 A JP H0290810A JP 63243203 A JP63243203 A JP 63243203A JP 24320388 A JP24320388 A JP 24320388A JP H0290810 A JPH0290810 A JP H0290810A
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- mos transistor
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- 239000004065 semiconductor Substances 0.000 title description 10
- 230000010354 integration Effects 0.000 abstract description 9
- 238000010586 diagram Methods 0.000 description 10
- 239000000758 substrate Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、論理積を出力する半導体集積回路装置に関す
るものである。
るものである。
第４図は半導体基板に形成された従来の二人力論理積回
路装置を示した回路図である。図において、１，２は入
力端子、４ａ〜４ＣはＰチャネルＭＯＳトランジスタ、
５ａ〜５ＣはＮチャネルＭＯＳトランジスタ、６はＰチ
ャネルＭＯ５）ランジスタ４ａ〜４Ｃのソースと半導体
基板（バ・ツクゲート）とに能動電位を与える直流電圧
源、７はＮチャネルＭＯＳトランジスタ５ａ〜５Ｃのソ
ースと半導体基板（バックゲート）とに能動電位を与え
る直流電圧源、８は入力端子１，２より入力された信号
の否定論理積を出力する中間端子、３は入力端子１．２
より入力された信号の論理積を出力する出力端子である
。
路装置を示した回路図である。図において、１，２は入
力端子、４ａ〜４ＣはＰチャネルＭＯＳトランジスタ、
５ａ〜５ＣはＮチャネルＭＯＳトランジスタ、６はＰチ
ャネルＭＯ５）ランジスタ４ａ〜４Ｃのソースと半導体
基板（バ・ツクゲート）とに能動電位を与える直流電圧
源、７はＮチャネルＭＯＳトランジスタ５ａ〜５Ｃのソ
ースと半導体基板（バックゲート）とに能動電位を与え
る直流電圧源、８は入力端子１，２より入力された信号
の否定論理積を出力する中間端子、３は入力端子１．２
より入力された信号の論理積を出力する出力端子である
。
上記の構成において、二人力論理積回路装置の３つの動
作状態について説明する。
作状態について説明する。
まず、第１の状態として、入力端子１，２のそれぞれに
第１の電位（以下、ｒＨＪという）が入力されると、Ｐ
チャネルＭＯ３Ｉ−ランジスタ４ａ＋４ｂのソース−ド
レイン間が非導通状態、ＮチャネルＭＯ５Ｉ−ランジス
タ５ａ、５ｂのソース−ドレイン間が導通状態となる。
第１の電位（以下、ｒＨＪという）が入力されると、Ｐ
チャネルＭＯ３Ｉ−ランジスタ４ａ＋４ｂのソース−ド
レイン間が非導通状態、ＮチャネルＭＯ５Ｉ−ランジス
タ５ａ、５ｂのソース−ドレイン間が導通状態となる。
また、直流電圧源６と中間端子８との間が非導通状態、
中間端子８と直流電圧源７との間が導通状態となる。こ
のため、中間端子８は第２の電位（以下、ｒＬＪという
）となり、この電位がＰチャネルＭＯＳトランジスタ４
ｃ及びＮチャネルＭＯ５Ｉ−ランジスタ５Ｃのゲートに
入力される。従って、ＰチャネルＭＯＳトランジスタ４
Ｃのソース−ドレイン間は導通状態、ＮチャネルＭＯ３
Ｉ−ランジスタ５Ｃのソース−ドレイン間は非導通状態
となり、出力端子３の電位はｒＨＪとなる。
中間端子８と直流電圧源７との間が導通状態となる。こ
のため、中間端子８は第２の電位（以下、ｒＬＪという
）となり、この電位がＰチャネルＭＯＳトランジスタ４
ｃ及びＮチャネルＭＯ５Ｉ−ランジスタ５Ｃのゲートに
入力される。従って、ＰチャネルＭＯＳトランジスタ４
Ｃのソース−ドレイン間は導通状態、ＮチャネルＭＯ３
Ｉ−ランジスタ５Ｃのソース−ドレイン間は非導通状態
となり、出力端子３の電位はｒＨＪとなる。
次に、第２の状態として、入力端子１に「Ｌ」が入力さ
れ、もう１つの入力端子２に「Ｌ」またはｒＨＪが入力
されると、ＰチャネルＭＯＳトランジスタ４ａのソース
−ドレイン間が導通状態、ＮチャネルＭＯ３Ｉ−ランジ
スタ５ａのソース−ドレイン間が非導通状態となる。そ
して、直流電圧源６と中間端子８との間が導通状態、中
間端子８と直流電圧６ｇ７との間が非導通状態となる。
れ、もう１つの入力端子２に「Ｌ」またはｒＨＪが入力
されると、ＰチャネルＭＯＳトランジスタ４ａのソース
−ドレイン間が導通状態、ＮチャネルＭＯ３Ｉ−ランジ
スタ５ａのソース−ドレイン間が非導通状態となる。そ
して、直流電圧源６と中間端子８との間が導通状態、中
間端子８と直流電圧６ｇ７との間が非導通状態となる。
このため、中間端子８の電位はｒＨＪとなり、この電位
がＰチャネルＭＯＳトランジスタ４Ｃ及びＮチャネルＭ
ＯＳトランジスタ５Ｃのゲートに入力される。従って、
ＰチャネルＭＯ３）ランジスク４Ｃのソース−ドレイン
間は非導通状態、ＮチャネルＭＯ３Ｉ−ランジスタ５Ｃ
のソース−ドレイン間は導通状態となり、出力端子３の
電位はｒＬＪとなる。そして、第３の状態として、入力
端子２にｒＬＪが入力され、入力端子１にｒＬＪまたは
ｒＨＪが入力されると、ＰチャネルＭＯＳトランジスタ
４ｂのソース−ドレイン間が導通状態、ＮチャネルＭＯ
Ｓトランジスタ５ｂのソース−ドレイン間が非導通状態
となる。このとき、中間端子８の電位はｒＨＪとなり、
この電位がＰチャネルＭＯＳトランジスタ４ａ及びＮチ
ャネルＭＯＳトランジスタ５Ｃのゲートの入力され、第
２の状態と同様出力端子３の電位はｒＬＪとなる。
がＰチャネルＭＯＳトランジスタ４Ｃ及びＮチャネルＭ
ＯＳトランジスタ５Ｃのゲートに入力される。従って、
ＰチャネルＭＯ３）ランジスク４Ｃのソース−ドレイン
間は非導通状態、ＮチャネルＭＯ３Ｉ−ランジスタ５Ｃ
のソース−ドレイン間は導通状態となり、出力端子３の
電位はｒＬＪとなる。そして、第３の状態として、入力
端子２にｒＬＪが入力され、入力端子１にｒＬＪまたは
ｒＨＪが入力されると、ＰチャネルＭＯＳトランジスタ
４ｂのソース−ドレイン間が導通状態、ＮチャネルＭＯ
Ｓトランジスタ５ｂのソース−ドレイン間が非導通状態
となる。このとき、中間端子８の電位はｒＨＪとなり、
この電位がＰチャネルＭＯＳトランジスタ４ａ及びＮチ
ャネルＭＯＳトランジスタ５Ｃのゲートの入力され、第
２の状態と同様出力端子３の電位はｒＬＪとなる。
これら３つの状態より、入力端子１，２がそろぞれｒＨ
Ｊであれば出力端子３はｒＨＪを出力する。一方、入力
端子１，２のうちどらかがｒＬＪであれば出力端子３は
ｒＬＪを出力するという論理積の動作を行なう。
Ｊであれば出力端子３はｒＨＪを出力する。一方、入力
端子１，２のうちどらかがｒＬＪであれば出力端子３は
ｒＬＪを出力するという論理積の動作を行なう。
また、第５図は従来の二人力論理積回路装置を用いて構
成したカスタムＩＣの回路図である。図において、４ｄ
、４ｅはＰチャネルＭＯＳトランジスタ、５ｄ、５ｅは
ＮチャネルＭＯ３Ｉ−ランシスタ、９は信号反転器であ
る。通常、ゲートアレイ、スタンダードセル等に代表さ
れるセミカスタムＩＣでは、製造工程においてトランジ
スタサイズが予め決められている。
成したカスタムＩＣの回路図である。図において、４ｄ
、４ｅはＰチャネルＭＯＳトランジスタ、５ｄ、５ｅは
ＮチャネルＭＯ３Ｉ−ランシスタ、９は信号反転器であ
る。通常、ゲートアレイ、スタンダードセル等に代表さ
れるセミカスタムＩＣでは、製造工程においてトランジ
スタサイズが予め決められている。
しかしながら従来の二人力論理積回路装置は２つの人力
を全てＭＯ３Ｉ−ランジスタのゲートに与えるように構
成されているので、応答速度が遅いという欠点があった
。また、回路の構成上、二人力否定論理積を反転するこ
とにより、二人力論理積を出力しているため、信号が２
段分の論理回路を通過する結果となり更に応答速度が遅
くなる欠点があった。
を全てＭＯ３Ｉ−ランジスタのゲートに与えるように構
成されているので、応答速度が遅いという欠点があった
。また、回路の構成上、二人力否定論理積を反転するこ
とにより、二人力論理積を出力しているため、信号が２
段分の論理回路を通過する結果となり更に応答速度が遅
くなる欠点があった。
また、回路を構成するため、Ｐ千ヤネル及びＮチャネル
ＭＯＳトランジスタをそれぞれ３個必要とするため、半
導体基板に集積化する場合、専有する面積が大きくなり
集積度が低下する欠点があった・ さらに、第５図に示すようにセミカスタムＩＣでは、製
造工程においてトランジスタサイズが予め決められてい
るため、内部ゲートの出力信号１本あたりにおける次段
ゲートの駆動能力に制限があり、多数段のゲートを駆動
させるとき、即ち一人力否定論理積の出力で駆動させる
ときは、信号反転器９を３つ追加する必要があり、回路
構成が複雑になるという欠点があった。
ＭＯＳトランジスタをそれぞれ３個必要とするため、半
導体基板に集積化する場合、専有する面積が大きくなり
集積度が低下する欠点があった・ さらに、第５図に示すようにセミカスタムＩＣでは、製
造工程においてトランジスタサイズが予め決められてい
るため、内部ゲートの出力信号１本あたりにおける次段
ゲートの駆動能力に制限があり、多数段のゲートを駆動
させるとき、即ち一人力否定論理積の出力で駆動させる
ときは、信号反転器９を３つ追加する必要があり、回路
構成が複雑になるという欠点があった。
本発明は上記のような従来欠点を解消するためになされ
たもので、入力信号を１段分のトランジスタのみで出力
に変換すると共に、構成素子数もＰチャネル及びＮチャ
ネルＭＯＳトランジスタそれぞれ１個、合計２個で従来
の回路と同等の論理値を出力できる半導体集積回路装置
を得ること・ｅ目的とする。
たもので、入力信号を１段分のトランジスタのみで出力
に変換すると共に、構成素子数もＰチャネル及びＮチャ
ネルＭＯＳトランジスタそれぞれ１個、合計２個で従来
の回路と同等の論理値を出力できる半導体集積回路装置
を得ること・ｅ目的とする。
本発明に係る半導体集積回路装置は、ＰチャネルＭＯＳ
トランジスタのゲートとＮチャネルＭＯＳトランジスタ
のゲートとＰチャネルＭＯＳ）ランジスタのソースとに
接続した第１の端子と、ＮチャネルＭＯＳ）ランジスタ
のソースに接続した第２の端子と、ＰチャネルＭＯＳト
ランジスタのドレインとＮチャネルＭＯＳトランジスタ
のドレインとに接続した第３の端子とを備えている。
トランジスタのゲートとＮチャネルＭＯＳトランジスタ
のゲートとＰチャネルＭＯＳ）ランジスタのソースとに
接続した第１の端子と、ＮチャネルＭＯＳ）ランジスタ
のソースに接続した第２の端子と、ＰチャネルＭＯＳト
ランジスタのドレインとＮチャネルＭＯＳトランジスタ
のドレインとに接続した第３の端子とを備えている。
第１及び第２の端子から入力された入力信号を論理積と
して第３の端子から出力する。
して第３の端子から出力する。
以下、本発明の実施例を図について説明する。
第１図は本発明に係る実施例を示した二人力論理積回路
装置の回路図である。図において、第５図と同一部分に
は同一符号を付する。４はＰチャネルＭＯ３Ｉ−ランジ
スタ、５はＮチャネルＭＯＳトランジスタである。また
、直流電圧源６はＰチャネルＭＯＳ）ランジスタ４の半
導体基板（バックゲート）にｒＨＪの能動電位を与え、
直流電圧源７はＮチャネルＭＯＳ）ランジスタ５の半導
体基板（バックゲート）にｒＬ−Ｊの能動電位を与えて
いる。
装置の回路図である。図において、第５図と同一部分に
は同一符号を付する。４はＰチャネルＭＯ３Ｉ−ランジ
スタ、５はＮチャネルＭＯＳトランジスタである。また
、直流電圧源６はＰチャネルＭＯＳ）ランジスタ４の半
導体基板（バックゲート）にｒＨＪの能動電位を与え、
直流電圧源７はＮチャネルＭＯＳ）ランジスタ５の半導
体基板（バックゲート）にｒＬ−Ｊの能動電位を与えて
いる。
次に、この二人力論理積回路装置の３つの動作状態につ
いて説明する。
いて説明する。
まず、第１の状態として、入力端子Ｉに「Ｌ」を入力す
ると（入力端子２はｒＨＪまたはｒＬＪを入力する）、
ＰチャネルＭＯＳ）ランジスタ４は導通状態となり、Ｎ
チャネルＭＯＳトランジスタ５は非導通状態となる。従
って、出力端子３には入力端子１よりｒＬＪの信号が伝
わるため、ｒＬＪが出力される。
ると（入力端子２はｒＨＪまたはｒＬＪを入力する）、
ＰチャネルＭＯＳ）ランジスタ４は導通状態となり、Ｎ
チャネルＭＯＳトランジスタ５は非導通状態となる。従
って、出力端子３には入力端子１よりｒＬＪの信号が伝
わるため、ｒＬＪが出力される。
続いて、第２の状態として、入力端子１に「Ｈ」を入力
し、入力端子２にｒＬＪを入力すると、ＰチャネルＭＯ
Ｓ）ランジスタ４は非導通状態となり、ＮチャネルＭＯ
Ｓ）ランジスタ５は導通状態となる。従って、出力端子
３には入力端子２よりｒＬＪ信号が伝わるため、ｒＬＪ
が出力される。
し、入力端子２にｒＬＪを入力すると、ＰチャネルＭＯ
Ｓ）ランジスタ４は非導通状態となり、ＮチャネルＭＯ
Ｓ）ランジスタ５は導通状態となる。従って、出力端子
３には入力端子２よりｒＬＪ信号が伝わるため、ｒＬＪ
が出力される。
次に、第３の状態として、入力端子１．２のそれぞれに
ｒＨＪを入力すると、ＰチャネルＭＯＳトランジスタ４
は非導通状態となり、ＮチャネルＭＯ３Ｉ−ランジスタ
５は導通状態となる。従って、出力端子３には入力端子
２よりｒＨＪ信号が伝わるため、ｒＨＪが出力される。
ｒＨＪを入力すると、ＰチャネルＭＯＳトランジスタ４
は非導通状態となり、ＮチャネルＭＯ３Ｉ−ランジスタ
５は導通状態となる。従って、出力端子３には入力端子
２よりｒＨＪ信号が伝わるため、ｒＨＪが出力される。
このように本実施例の半導体集積回路装置は、３つの状
態で論理積を出力することでき、入力端子１．２の入力
信号をＰチャネル及びＮチャネルＭＯＳ）ランジスタの
ソースとＮチャネルＭＯＳトランジスタのゲートに与え
ているため、応答速度を高速にすることができる。
態で論理積を出力することでき、入力端子１．２の入力
信号をＰチャネル及びＮチャネルＭＯＳ）ランジスタの
ソースとＮチャネルＭＯＳトランジスタのゲートに与え
ているため、応答速度を高速にすることができる。
また、ＰチャネルＭＯＳ）ランジスタ４とＮチャネルＭ
ＯＳトランジスタ５との２つの素子から構成されている
ため、従来にように２段の論理回路を通過する必要がな
くなり、更に応答速度を高速にすることができと共に、
回路の集積化に伴う集積度を向上させることができる。
ＯＳトランジスタ５との２つの素子から構成されている
ため、従来にように２段の論理回路を通過する必要がな
くなり、更に応答速度を高速にすることができと共に、
回路の集積化に伴う集積度を向上させることができる。
なお、上記実施例ではＰチャネ゛ルＭｏｓトランジスタ
側の入力端子信号を内部コントロールとして論理積を実
現したが、第２図に示す回路図のようにＮチャネルＭＯ
３Ｉ−ランジスタ側の入力端子信号を内部コントロール
とてもよい。
側の入力端子信号を内部コントロールとして論理積を実
現したが、第２図に示す回路図のようにＮチャネルＭＯ
３Ｉ−ランジスタ側の入力端子信号を内部コントロール
とてもよい。
また、第３図は本実施例の二人力論理積回路装置を用い
て構成した第５図と同一動作を行なう集積回路装置の回
路図である。図において、第５図と同一部分には同一符
号を付する。１０は信号反転器である。同図から明らか
なように、第５図と比べ２つの信号反転器１０を付加す
るだけの簡単な構成で実現することができる。
て構成した第５図と同一動作を行なう集積回路装置の回
路図である。図において、第５図と同一部分には同一符
号を付する。１０は信号反転器である。同図から明らか
なように、第５図と比べ２つの信号反転器１０を付加す
るだけの簡単な構成で実現することができる。
以上説明のように本発明は、第１及び第２の端子の入力
信号をＰチャネル及びＮチャネルＭＯＳトランジスタの
ソースとＰチャネルＭＯＳトランジスタのゲートに与え
ているため、応答速度を高速にすることができる。
信号をＰチャネル及びＮチャネルＭＯＳトランジスタの
ソースとＰチャネルＭＯＳトランジスタのゲートに与え
ているため、応答速度を高速にすることができる。
また、ＰチャネルＭＯ５Ｉ−ランジスクとＮチャネルＭ
ＯＳ）ランジスタとの２つの素子から構成されているた
め、従来にように２段の論理回路を通過する必要がな（
なり、更に応答速度を高速にすることができると共に、
回路の集積化に伴う集積度を向上させることができる。
ＯＳ）ランジスタとの２つの素子から構成されているた
め、従来にように２段の論理回路を通過する必要がな（
なり、更に応答速度を高速にすることができると共に、
回路の集積化に伴う集積度を向上させることができる。
第１図は本発明に係る一実施例を示した二人力論理積回
路装置の回路図、第２図は別の実施例を示した二人力論
理積回路装置の回路図、第３図は第１図の二人力論理積
回路装置を用いて構成したセミカスタムＩＣの回路図、
第４図は従来の二人力論理積回路装置の回路図、第５図
は従来の二人力論理積回路装置を用いて構成したセミカ
スタムＩＣの回路図である。 １．２・・・入力端子、３・・・出力端子、４・・・Ｐ
チャネルＭＯＳトランジスタ１．５・・ＮチャネルＭＯ
５）ランジスタ、６，７・・・直流電圧源。
路装置の回路図、第２図は別の実施例を示した二人力論
理積回路装置の回路図、第３図は第１図の二人力論理積
回路装置を用いて構成したセミカスタムＩＣの回路図、
第４図は従来の二人力論理積回路装置の回路図、第５図
は従来の二人力論理積回路装置を用いて構成したセミカ
スタムＩＣの回路図である。 １．２・・・入力端子、３・・・出力端子、４・・・Ｐ
チャネルＭＯＳトランジスタ１．５・・ＮチャネルＭＯ
５）ランジスタ、６，７・・・直流電圧源。
Claims (1)
- 【特許請求の範囲】 ＰチャネルＭＯＳトランジスタのゲートとＮチャネルＭ
ＯＳトランジスタのゲートと前記ＰチャネルＭＯＳトラ
ンジスタのソースとに接続した第１の端子と、 前記ＮチャネルＭＯＳトランジスタのソースに接続した
第２の端子と、 前記ＰチャネルＭＯＳトランジスタのドレインと前記Ｎ
チャネルＭＯＳトランジスタのドレインとに接続した第
３の端子とを備え、 前記第１及び第２の端子からの入力信号を第３の端子か
ら論理積として出力することを特徴とする半導体集積回
路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243203A JPH0290810A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63243203A JPH0290810A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290810A true JPH0290810A (ja) | 1990-03-30 |
Family
ID=17100367
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63243203A Pending JPH0290810A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0290810A (ja) |
-
1988
- 1988-09-28 JP JP63243203A patent/JPH0290810A/ja active Pending
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