JPH029062A - デジタル信号再生装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号再生装置に関し、特に、所定期間
の時系列情報に対応する所定量のデジタル情報を１単位
として完結するデータ処理を行い、これを所謂マルチト
ラック記録した記録信号を再生するための装置に関する
ものである。

〔従来の技術〕

この種のマルチトラックデジタル再生装置としては、デ
ジタルビデオテープレコーダ（以下ＤＶＴＲと称す）が
あるが、以下本明細書ではこのＤＶＴＲを例にとって説
明する。

一般にビデオ信号は広帯域であり、これをデジタル化し
たデジタルビデオ信号の単位時間当りのデータ量は膨大
となり、これをシリアルで磁気記録再生することは困難
である。そこでこの様なデジタルビデオ信号をマルチチ
ャンネル化し、各チャンネルのデータレートを低下させ
ることが考えられており、ＤＶＴＲに於いてはマルチチ
ャンネル記録再生を行うのが一般的である。

ところでＤＶＴＲに於けるデジタル信号処理の全てを時
系列に行ったのでは、テープの損傷、磁気ヘッドの目づ
まり等に起因するバーストエラーの発生に伴い画像の一
部が完全に欠落してしまうことになり、補間等による修
正が困難となり好ましくない。また誤り訂正符号（ＦＣ
Ｃ）を付加したデータマストリクス（ＥＣＣブロック）
の大半が誤りとなってしまうことから、誤り訂正能力の
高い符号を付加してもそのＥＣＣブロック全体が誤った
データとされてしまい、非常に非効率的である。

そこで、一般にＤＶＴＲではＥＣＣブロックを複数に分
割し、時系列に対して分散させた状態で記録再生を行う
。また、この時画面上の各画素のデータについても時系
列に順序が入替られ、誤り訂正不能な場合でも良好な補
間が行える様工夫されている。この様なＶＴＲに於いて
、ＥＣＣのエンコード、デコード及びデータの配列変換
等の処理はビデオ信号の所定期間骨を単位として完結す
る様になされている。マルチチャンネル記録再生を行う
ＶＴＲにおいては上記処理の完結はマルチチャンネル数
ｎの整数倍の本数のトラックに記録するビデオ信号を単
位としてなされている。これは、再生時に信号処理のタ
イミングが不定となってしまうのを防ぐためである。ま
た、ＤｖＴＲに於いては回転ヘッドの回転周波数がビデ
オ信号のフレーム周波数と整数比とするのが一般的であ
る。これはサーボ系回路、ビデオ信号の処理回路等の構
成が複雑にならないという点で有利であるからである。

従って、マルチチャンネルＤＶＴＲでは一般に１フレ一
ム分のビデオ信号は（ｎＸ０本のトラック（ｎはマルチ
チャンネル数、ｊは１以上の整数）に対して記録され、
上記処理の完結も（ｎ×ｉ）本のトラック（ｉは１以上
の整数）に記録されるビデオ信号を単位としてなされる
。

第９図はマルチトラックＤＶＴＲのヘッド構成の一例を
示す図である。図中１は回転ドラムであり、同ドラム１
上には８つの回転ヘッドＨ１〜Ｈ８が配設されている。

回転ヘッドＨ１〜Ｈ４、回転ヘッドＨ５〜Ｈ８は近接し
て配され、かつ同時に磁気テープ上をトレースする様装
置されている。また回転ヘッドＨ１〜Ｈ４に対して回転
ヘッドＨ５〜Ｈ８は１８０°の位相差を以って回転し、
ヘッドＨ１〜Ｈ４とヘッドＨ５〜Ｈ８はドラムｌに対し
て１８０’　以上の角範囲に亘って巻装された磁気テー
プ上を交互にトレースし、４チヤンネル記録を行う。

第１０図は第９図のヘッドによって磁気テープＴ上に記
録されたトラックパターンを示しており、Ｔｒ１〜Ｔｒ
８で示すトラックは夫々ヘッドＨ１〜Ｈ８で記録された
トラックを示している。ヘッドＨ１〜Ｈ４が第１０図中
Ｈ１〜Ｈ４で示す位置から、図中斜め上方に向ってテー
プ上をトレースすることによってトラックＴｒｉ〜Ｔｒ
４を形成しつつ４チヤンネル記録を行い、またトラック
Ｔ　ｒ　１−　Ｔ　ｒ　４をトレースして４チヤンネル
再生が行われる。ここでヘッドＨ１゜Ｈ３，Ｈ５，Ｈ７
は同一のアジマス角を有しており、ヘッドＨ２，Ｈ４，
Ｈ６，Ｈ８もまたヘッドＨ１，Ｈ３゜Ｈ５，Ｈ７とは異
なる同一のアジマス角を有している。これによって、所
謂アジマス記録が行われている。

本例のＤＶＴＲはドラムｌの回転数を１８０Ｏｒ、ｐ。

ｍとする。即ちｌフレームのビデオ信号が８トラツクに
記録される。また、上記信号処理もこの８トラツク分、
即ちｌフレームのビデオ信号に対して完結するものとす
る。これによって、フレーム周波数とドラム１の回転周
波数が一致し、かつ信号処理もｌフレーム単位で行われ
るので、各部のタイミングは共通に制御でき、回路構成
の簡単なりＶＴＲが実現できている。

〔発明が解決しようとする問題点〕

ところで、上側のＤＶＴＨにあっては、再生時の信号処
理はヘッドＨ１〜Ｈ４の再生信号とこれに続くヘッドＨ
５〜Ｈ８の再生信号とを一単位として行われる。従って
、再生時においてもヘッドＩ（Ｉ−Ｈ８は必ずトラック
Ｔ　ｒ　Ｉ　ＮＴ　ｒ　８をトレースしなければならな
いことになる。例えばヘッドＨ１〜Ｈ４が同一アジマス
角のトラックＴｒ３〜Ｔｒ６にオントラックしている場
合（図中Ｈ１’〜Ｈ４’　で示す）や、トラックＴｒ５
〜Ｔｒ８にオントラックしている場合（図中Ｈ１’〜Ｈ
４’　に示す）にも信号の再生そのものは行うことがで
きるが、信号処理が前述の如くヘッドＨ１〜Ｈ４の再生
信号とこれに続くヘッドＨ５〜Ｈ８の再生信号を一単位
として行われるため元のビデオ信号に戻すことができな
い。

従って、従来この種のＤＶＴＲではヘッドＨ１は必ずト
ラックＴｒｉをトレースする様トラッキング制御を行っ
ていた。しかしながら、ヘッドＨ１の制御目標となるト
ラックは８トラツクにつき１トラツクしか存在しないた
め、トラッキングエラーの量としては±４４トラツクま
で発生してしまう。従って、装置の立上り直後や何らか
の要因で一部トラッキング制御が外れてしまった場合に
は、トラッキング制御引込状態となるまでは非常に長い
期間が必要になる。この期間は再生ビデオ信号が得られ
ないのであるから、装置の立上り時やトラッキング外れ
が生じた場合長い期間、ビデオ信号が再生されず、非常
に見苦しい再生画となっていた。

また、トラッキング制御のための記録信号のパターンも
８トラツク周期としなければならず、記録系、再生系共
トラッキングのための回路が複雑にならざるを得ない。

更にはトラックの一部にパイロット信号を記録し、この
パイロット信号を用いてトラッキング制御を行う様な装
置であれば、単に回路が複雑になるというのみならず、
パイロット信号の記録領域も大きくせねばならず高密度
記録の妨げとなっていた。

この様な問題はマルチチャンネル数の増加、信号処理の
完結するトラック数の増加に伴い大きくなる。これは今
後更に広帯域の信号を高密度記録しようとした場合に大
きな障害となってしまう。

本発明は斯かる問題点に鑑みてなされ、トラッキング制
御の引込時間を速（することができ、データレートの極
めて高いデジタル信号を高密度記録し、再生するシステ
ムに適用して極めて有益なデジタル信号再生装肩を提供
することを目的とじている。

〔問題点を解決するための手段〕

斯かる目的下に於いて本発明にあっては、所定期間の時
系列情報に対応する所定量のデジタル情報を１単位とし
て完結するデータ処理を行い、前記所定量のデジタル情
報に対して（ｎ×ｉ）本（ｎは２以上の整数、ｉは１以
上の整数）づつ多数の並列したトラックが形成され前記
デジタル情報が記録されてなる記録媒体から前記時系列
情報を再生する装置に於いて、ｎ個のヘッドが記録媒体
上を同時にトレースする様構成された再生手段と、各ヘ
ッドから再生されている信号が前記（ｎ×ｉ）本のトラ
ック中何番目のトラックであるかを判定する判定手段と
、前記再生手段により再生された再生デジタル信号に前
記所定量のデジタル情報を１単位として完結する処理を
施す信号処理手段と、前記判定手段の出力に基づいて前
記信号処理手段の処理タイミングに対する該信号処理手
段への再生デジタル信号の入力タイミングを相対的に制
御するタイミング制御手段を具える構成としている。

〔作　用〕

上述の如く構成することにより、信号処理手段は記録時
に１単位として処理したデジタル情報を、各ヘッドが記
録時とは別の信号を再生したとしても、１単位として取
扱うことができる様になった。

そのため、記録信号が拾えさえすればよいのでトラッキ
ング制御は制御目標トラックを多数設定することができ
る。これに伴ってトラッキング制御引込時間を大幅に短
縮することができ、装置の立上り時やトラッキング制御
が一旦外れた場合にも迅速にトラッキング引込状態とで
き、記録されている時系列信号の再生不能期間を極めて
短くすることができる。

〔実施例〕

以下、図面を参照して本発明をＤＶＴＨに適用した場合
の実施例について詳細に説明する。

（第１実施例） 本発明の第１実施例について以下説明する。

第１１図は本実施例に係るＤＶＴＲの記録系の概略構成
を示す図である。

同図中、２はビデオ信号が入力される端子で、入力され
たビデオ信号は時系列処理回路４に供給され、Ａ／Ｄ変
換変換系時系列理することが可能な信号処理が施される
。例えば、サブサンプリング、ＤＰＣＭ等の比較的簡単
な帯域圧縮やこれに伴うフィルタリング等の処理は大き
なメモリを用いることなく時系列で処理することが可能
であり、本例ではＡ／Ｄ変換器、２次元空間フィルタ、
サブサンプラ、ＤＰＣＭ回路がこの処理回路４にて行わ
れる。この時系列処理回路４から出力されたデジタル信
号はＲＡＭ６に供給される。

ＲＡＭ６は１フレーム内でデータの授受を行う必要のあ
る処理、即ち１フレームで完結する処理を行うためのメ
モリである。本例ではＦＣＣのエンコードやフレーム内
でのデータ配列の変換等がこのＲＡＭ６を介して行われ
るものとする。８はＲＡＭ６との間でデータの授受を行
うＦＣＣエンコーダ（ＦＣＣ／ＥＮＣ）、１０はＲＡＭ
６内のデータに付加データ（ＩＤ）を付加するためのＩ
Ｄ発生回路である。

このＲＡＭ６のデータ処理タイミングは、垂直同期分離
回路１２で分離された垂直同期信号をＴフリップフロッ
プ（Ｔ−ＦＦ）１４に入力することで得たフレーム周期
の信“号によって決定される。

以下、本例に於いてこのＲＡＭ６にて行われる処理につ
いて第１２図、第１３図及び第１４図を参照して説明す
る。

１つのＦＣＣブロック内に配されるビデオデータは第１
２図に示す様に１フレームの画面Ｇを（４Ｘ６）に分割
した領域の画像に対応するデータ量とする。

但し、このデータは単純に画面を（４Ｘ６）分割した１
つの領域内のデータというのではなく、メモリ内に蓄積
する１フレ一ム分の画像データを例えばライン単位でシ
ャラフリングした後、１フレ一ム分のメモリ領域を（４
Ｘ６）分割した領域から抽出したもので、実際の画面上
では分散した位置に存在するデータとしている。

この様なビデオデータ、例えば縦方向６０ライン、横方
向８４画素（各画素は１バイト）のデータマトリクスに
対し、再度データの配置換を行った後縦方向に４バイト
の０２パリテイ、横方向に４バイトのＣ１パリティを付
加して１つのＥＣＣブロックを得る。本例の装置ではｌ
フレーム分のビデオ信号を８トラツクに分割して記録す
るので１トラック当りのＥＣＣブロックの数は３ブロツ
クということになるが、実際は１２のＥＣＣブロックの
夫々から（１６×８８）のデータを抽出して１トラツク
に割当てることになる。第１３図に示す様にこの（１６
Ｘ’８８）バイトのデータは１つのＥＣＣブロックに４
つ存在するが、これらを夫々側のトラックに記録する様
にする。第１３図に於けるｌ、　　３．５．７は各フレ
ームのトラック番号で、Ｔｒｉ、　　Ｔｒ３．　　Ｔｒ
５．　　Ｔｒ７に夫々対応している。本例では画面の右
側のＥＣＣブロックは偶数番のトラック、左側のＥＣＣ
ブロックは奇数番のトラックに記録するものとする。

第１４図はシンクブロックの構成例を示し、図示の如＜
　ＥＣＣブロックの４ライン分を単位とし、これに１バ
イト程度のシンクビット（Ｓｙ）及びこのシンクブロッ
クの番号及びその冗長ビットを含む３バイト程度のデー
タ（Ｘ）を付加して構成する。

従って１トラツクについてビデオデータ（Ｖｄ）を含む
シンクブロックは（１２Ｘ４＝）４８存在する。

第１１図に戻り、ＩＤ発生回路１０は各トラックについ
て（４Ｘ８８）バイトの付加データを発生し、ＲＡＭ６
は各トラックにつき１つのＩＤ用シンクブロックを形成
する。このＩＤデータとしては周知のタイムコード、頭
出し情報等以外に各フレーム内のトラック番号（Ｔｒｌ
〜Ｔｒ８）を示すデータが含まれている。

ＲＡＭ６から出力されるデータは上述の如き規則に従っ
て分配回路１６で４チヤンネルに分配され、夫々デジタ
ル変調回路１８ａ、１８ｂ、１８ｃ、１８ｄで変調され
る。変調された信号は加算器２０ａ、　２０ｂ。

２０ｃ、　２０ｄで後述するパイロット信号発生回路２
４からのトラッキング制御用パイロット信号と混合され
、更にアンプ２２ａ、２２ｂ、２２ｃ、２２ｄを介して
スイッチング回路２６ａ、２６ｂ、２６ｃ、２６ｄへ供
給される。２８はドラムｌの回転位相に同期して、ドラ
ム１の１回転につき１周期の矩形波信号（ＨＳＰ）を発
生し、このＩ（ＳＰはスイッチング回路２６ａ、　２６
ｂ。

２６ｃ、　　２６ｄを制御する。即ち、ヘッドＨ１，Ｈ
２゜Ｈ３，Ｈ４がテープＴをトレースしている時Ｈ５Ｐ
はハイレベル（Ｈｉ）で、ヘッドＨ５，Ｈ６，Ｈ７，Ｈ
８がテープＴをトレースしている時Ｈ３Ｐはローレベル
（Ｌｏ）となる。

このＨ５Ｐは位相比較器３０でＴ−ＦＦ１４のフレーム
周期の出力信号と位相比較され、この位相比較器３０の
出力によりドラムの回転制御回路３２を制御している。

これによってＨ３ＰとＴ−ＦＦ１４の出力信号の位相差
が０になる様ドラムｌの回転位相が制御され、ＲＡＭ６
の信号処理タイミングと各ヘッドの記録タイミングとの
同期をとっている。

ＨＳ　Ｐはパイロット信号発生回路２４にも供給されト
ラッキング制御用のパイロット信号の発生タイミングを
制御する。第１５図はパイロット信号発生回路２４の具
体的構成例を示す図、第１６図は第１５図のパイロット
信号発生回路により発生されるパイロット信号のテープ
Ｔ上の記録パターンを示す図である。

第１５図中１００はＨ３Ｐの入力端子、１０２は周波数
ｆ、の信号（以下単にｆｌと称す）を発生する発振器、
１０４は周波数ｆ２の信号（以下単にｆ２と称す）を発
生する発振器である。スイッチ１０６はＨＳＰがＨ４の
時Ｈ側、ＬＯの時り側に接続され、夫々の場合ｆ、、ｆ
２を出力する。モノマルチバイブレーク（ＭＭ）１０８
，１１０は、ゲート１１２ａ、１１２ｂ。

１１２ｃ、１１２ｄのゲートタイミングを決定するもの
で、ＭＭ１０８はＨ３Ｐの立上り及び立下りでトリガし
て所定期間Ｈｉとなる出力をＭＭＩＩＯに供給する。

ＭＭＩＩＯはＭＭ１０８の出力の立下りでトリガして所
定期間上となる出力を得、このＭＭＩＩＯの出力でゲー
トタイミングが決定される。説・明の簡単のためヘッド
Ｈ１〜Ｈ４及びヘッドＨ５〜Ｈ８は同一の回転位相とし
てゲート１１２ａ、　１１２ｂ、　１１２ｃ、　１１２
ｄを同一のタイミングでオンしているが、実際はヘッド
Ｈ１−Ｈ４の位相差分だけゲートタイミングをずらし各
ヘッドが同一の位相でトラッキング用パイロット信号を
記録する様にしている。

ゲート１１２ａ、　　１１２ｂ、　　１１２ｃ、　　１
１２ｄでゲートされたｆ、、ｆ２は端子１１４ａ、１１
４ｂ、１１４ｃ。

１１４ｄを介して加算器２０ａ、２０ｂ、２０ｃ、２０
ｄに供給され、第１６図に示す如（テープ上に記録され
る。即ちＴｒｉ、　Ｔｒ３．　Ｔｒ５にはｆｌが、Ｔｒ
２．　Ｔｒ４゜Ｔｒ６．　Ｔｒ７．　Ｔｒ８にはｆ２が
夫々各トラックの同一部分に記録されることになる。

次に再生系について説明する。第１図は第１１図の記録
系に対応する本発明の一実施例としての再生系の構成を
示す図である。

各ヘッドＨ１−Ｈ８の出力はＨ５Ｐにより制御されるス
イッチング回路３４ａ、３４ｂ、３４ｃ、３４ｄを介し
て再生アンプ３６ａ、３６ｂ、３６ｃ、３６ｄに供給さ
れる。ＡＴＦ回路３８はアンプ３６ａ、３６ｃの出力に
基づきトラッキング制御信号を形成しキャプスタン制御
回路４０に供給する。キャプスタ制御回路４０はトラッ
キング制御信号に応じて、各ヘッドＨ１−Ｈ８が再生可
能なトラック上をトレースする様キャプスタン４２の回
転位相を制御する。更に詳しくは従来の様にヘッドＨ１
が必ずトラックＴｒｌにオントラックする様トラッキン
グ制御を行うのではなく、ヘッドＨ１はトラックＴｒｉ
及びこれと同じアジマス角のトラックＴｒ３．　Ｔｒ５
．　Ｔｒ７のいずれかにオントラックする様制御を行う
。

第２図は第１図に於けるＡＴＦ回路３８の一構成例を示
す。図中１２０ａ、　１２０ｂはアンプ３６ａ、　３６
ｃの出力が供給される端子で、これらは回路ＣＩ、　Ｃ
２に供給される。回路ＣＩ、Ｃ２は互いに同一の構成で
あるので、以下回路Ｃ１についてのみその詳細を説明す
る。

１２２はｆ２を抽出しレベル検波するバンドパスフィル
タ（ＢＰＦ）、１２４はｆｌを抽出しレベル検波するＢ
ＰＦである。今、ヘッドＨ１〜Ｈ４がテープ上をトレー
ス中ヘッドＨ１がトラックＴｒｉ、　　Ｔｒ３゜Ｔｒ５
のいずれかをトレースしていれば、ヘッドＨ１は主にｆ
、を再生する。例えば第１６図のＨｔａ、　Ｈｔｂに示
す如く、ヘッドＨ１がトラックＴｒ３をトレースしてい
れば、Ｈｔａの位置からＨｔｂの位置に至るまでの間ｆ
１が主に再生される。レベル比較器１２６はＢＰＦ１２
４で分離されたｆｌの検波レベルが所定のスレッショル
ドレベル以上あるか否かを示す矩形波信号を出力し、こ
の信号はＤフリップフロップ（ＤＦＦ）　１２８のＤ端
子に入力され、更にこのＤＦＦ１２８のＱ出力はＤＦＦ
１３０のＤ端子に入力される。ＤＦＦ１２８゜１３０は
充分高い周波数のクロックＣＬＫで駆動されており、Ｄ
ＦＦ１２８の出力に対しＤＦＦ１３０の出力は１クロッ
ク分遅れている。従って、ＤＦＦ１２８のＱ出力とＤＦ
Ｆ１３０のζ出力のアンドをアンドゲート１３２でとる
ことにより、上記矩形波信号の立上りのタイミングで１
クロック分のパルスが得られ、同様にＤＦＦ１２８のＱ
出力とＤＦＦ１３０のζ出力のノアをノアゲート１３６
でとることによって上記矩形波信号の立下りのタイミン
グで１クロック分のパルスが得られる。これはヘッドＨ
１が第１６図のＨｔａに示す位置に達したタイミングで
アンドゲート１３２がパルスを出力し、ヘッドＨ１が同
じ（Ｈｔｂに示す位置に達したタイミングでノアゲート
１３６がパルスを出力するということである。

他方、ＢＰＦ１２２の出力はｆ２をレベル検波したもの
であるが、夫々アンドゲート１３２の出力パルス、ノア
ゲート１３６の出力パルスで動作するサンプルホールド
（Ｓ／Ｈ）回路１３４．　１３８でＳ／Ｈされる。これ
はＨｔａの位置にあるヘッドＨ１から再生された先行ト
ラックＴｒ２からのｆ２レベルと、Ｈｔｂの位置にある
ヘッドＨ１から再生された後行トラックＴｒ４からのｆ
２レベル（夫々第１６図に斜線で示す部分から再生され
たもの）とをＳ／ＨＬ、ていることになり、これらを差
動増幅器１４０に供給することにより、差動増幅器１４
０からヘッドＨ１がトラックＴｒ３に対してどの程度ず
れた位置をトレースしているかを示すトラッキングエラ
ー信号が出力される。この時回路Ｃ２からはヘッドＨ３
のトラックＴｒ５に対するトラッキングエラー信号が同
様に得られており、これらを加算器１４２で加算するこ
とによりトラッキング制御信号を得、端子１４４を介し
てキャプスクン制御回路４０に供給している。

同様にヘッドＨ１、ヘッドＨ５がトラックＴｒｌ。

Ｔｒ３．　　Ｔｒ５のいずれかの近傍をトレースしてい
れば回路Ｃｔからトラッキングエラー信号が得られ、ヘ
ッドＨ３，Ｈ７がトラックＴｒｉ、　Ｔｒ３．　Ｔｒ５
のいずれかの近傍をトレースしていれば回路Ｃ２からト
ラッキングエラー信号が得られる。ところで、ヘッドＨ
１，Ｈ５がトラックＴｒ５の近傍をトレースしていれば
、ヘッドＨ３，Ｈ７はトラックＴｒ７の近傍をトレース
していることになり、またヘッドＨ３゜Ｈ７がトラック
Ｔｒｉの近傍をトレースしていれば、ヘッドＨ１，Ｈ５
がトラックＴｒ７の近傍をトレースしていることになる
。ヘッドがトラックＴｒ７近傍をトレースしている場合
にはｆｌは全く再生されずＳ／Ｈ回路１３４，１３８は
動作しないが、その直前にヘッドがトラックＴｒ３近傍
をトレースした場合のトラッキングエラー信号が保持さ
れるので同様のトラッキングエラー信号が得られる。従
って端子１４４より出力されるトラッキング制御信号を
用いてキャプスクン制御回路４０が動作することにより
、ヘッドＨ１，Ｈ３，Ｈ５，Ｈ７はトラックＴｒｉ。

Ｔｒ３．　Ｔｒ５．　Ｔｒ７のいずれかにオントラック
する様制御される。この場合の最大のトラッキングエラ
ーは±１トラックであるので極めて迅速にトラッキング
制御引込状態となる。

第１図に戻り、アンプ３６ａ、　３６ｂ、　３６ｃ、　
３６ｄの出力は夫々デジタル復調回路４２ａ、　４２ｂ
、　４２ｃ。

４２ｄでデジタル復調されスイッチ４４に供給される。

ＲＡＭ４６はｌフレーム分の再生データを蓄積可能なメ
モリであり、スイッチ４４はＲＡＭ４６のサイクルタイ
ム毎に順次接続が切換えられる。この場合のＲＡＭ４６
のサイクルタイムは各チャンネルの１バイトデータの伝
送時間の１／４に設定されており、ＲＡＭ４６には見か
け上復調回路４２ａ、　４２ｂ、　４２ｃ。

４２ｄの出力が並列に書込まれることになる。この時の
書込アドレスは再生ヘッド毎に定められ、各ヘッドの再
生信号が所定のアドレスに書込まれてい（。

第３図は第１図各部の動作タイミングを示すタイミング
チャートであり、図中ＷＡＩ、ＷＡ２．ＷＡ３゜ＷＡ４
は夫々ＲＡＭ４６の復調器４２ａ、　４２ｂ、　４２ｃ
。

４２ｄの出力に対する書込アドレス、ＲＡはＲＡＭ４６
の読出アドレスを示す。同図に於いてｈｌ−ｈ８は夫々
ＲＡＭ４６内のヘッドＨ１〜Ｈ８用のアドレスであり、
図より明らかな如＜　ＲＡＭ４６からは各ヘッドＨ１〜
Ｈ８の出力がシリアルに出力されることになる。ＲＡＭ
５２はＥＣＣデコード等の１フレームで完結する処理を
行うＲＡＭであるが、ＲＡＭ４６のアドレスｈ１から出
力されるデータがいずれのトラックからのデータである
か特定できないと処理タイミングが定められない。本例
では再生トラック判定回路４８によって、各ヘッドから
の再生信号がトラックＴｒｉ〜Ｔｒ８のいずれからのも
のかを判定し、タイミング制御回路５０からＲＡ　Ｍ　
５２に与えるタイミングパルスの出力タイミングを決定
している。以下、この再生トラック判定回路４８及びタ
イミング制御回路５０の動作について詳細に説明する。

第４図は第１図に於ける再生トラック判定回路４８の具
体的な構成例を示す図である。図中１５０はＨ３Ｐの入
力端子で、ＭＭ１５２はＨ３Ｐの立上り及び立下りでト
リガするモノマルチバイブレータであり、ワンショット
ＭＭ１５４はこのＭＭ１５２の立下りでトリガし、パイ
ロット信号が記録されている領域を各ヘッドＨ１〜Ｈ８
がトレースするタイミングでパルスを出力する。従って
、このパルスは１／２フレ一ム周期ということになる。

１５６ａ〜１５６ｄは夫々アンプ３６ａ〜３６ｄの出力
が入力される端子で、該端子１５６ａ〜１５６ｄから入
力された信号はｆｌを分離するＢＰＦ１５７ａ〜１５７
ｄを介してレベル比較回路１５８ａ−１５８ｄへ供給さ
れる。レベル比較回路１５８ａ〜１５８ｄは各チャンネ
ルからの再生信号中に所定レベル以上のｆｌが存在すれ
ばＨｉ、　シなければＬｏが出力される。ＤＦＦ１６０
ａ−１６０ｄはパイロット信号が再生されるタイミング
に於けるレベル比較回路１５８　ａ−１５８ｄの出力を
ラッチし、ＤＦＦ１６２ａ〜１６２ｄはこれらのＤＦＦ
１６０ａ−１６０ｄの出力を１／２フレームの期間遅延
している。

ＤＦＦ１６０ａ−１６０ｄのＱ出力ＤＩ、　Ｄ２．　Ｄ
３．　Ｄ４及びＤＦＦ１６２ａ　〜１６２ｄのＱ出力Ｄ
５．　Ｄ６．　Ｄ７゜Ｄ８のは並列にＲＯＭ１６４に供
給される。ＲＯＭ１６４はＤ１〜Ｄ８がヘッドＨ１−Ｈ
８の出力と対応すると仮定した時のヘッドＨ１のトレー
スしているトラック番号を３ビツトで出力する様構成さ
れており、例えばＤＩ、Ｄ３．Ｄ５がＨｉで他がＬｏの
時、出力ｄｉ。

ｄ２．　ｄ３を“０．　Ｏ，１″、ＤＩ、　Ｄ５．　Ｄ
７がＨｉで他がＬｏの時出力ｄｉ、　ｄ２．　ｄ３を“
１．０．　１”とする。ｄｉ、ｄ２．ｄ３は夫々ＤＦＦ
１６６Ａ−１６６ＣでＨ３Ｐの立下りによってラッチさ
れＤ１〜Ｄ８がヘッドＨ１−Ｈ８の出力と対応している
場合のデータのみを端子１６８Ａ〜１６８Ｃから出力す
る。従って、端子１６８Ａ−１６８ｃから出力されてい
る３ビットデータｒｘｌ、ｘ２．ｘ３ＪはヘッドＨ１が
トレースしているフレーム内のトラックがＴｒｘであれ
ばこのＸを３ビツトで示している。

第５図は第１図に於けるタイミング制御回路５０の一興
体的を示す図で図中端子１７０．　１７２．　１７４に
は再生トラック判定回路４８からのデータＸ１゜ｘ２．
ｘ３が夫々入力され、端子１７６にはＨ５Ｐが入力され
る。１７８はＨＳＰを２逓倍するＰＬＬ回路であり、第
３図にＨＳＰＸ２で示す如き出力を得る。

今、判定回路４８がヘッドＨ１がトラックＴｒｌを再生
していると判定した場合、ｘ３が“１”　（＝Ｈｉ）、
ｘｉ、ｘ２が“Ｏ”　（＝Ｌｏ）であるから、ＥＸＯＲ
１８０゜１８２が夫々Ｈ３Ｐ、Ｈ３ＰＸ２をそのまま出
力するので、アンドゲート１８４の出力するタイミング
信号ＴＣは第３図のＴＣＩの様になる。同様にヘッドＨ
１がトラックＴｒ３．　Ｔｒ５．　Ｔｒ７を再生してい
ると判定された場合、アンドゲート１８４からは第３図
のＴｅ３．Ｔｅ３．Ｔｅ３の様な出力を得る。更にヘッ
ドＨ１がトラックＴｒ２．　　Ｔｒ４．　　Ｔｒ６．　
　Ｔｒ８をトレースしている場合にはＸ３−“０”であ
るのでアンドゲート１８４は出力を行わない。これはヘ
ッドＨ１が偶数番のトラックをトレースしている場合に
は正常な再生が行われておらず、信号処理の要がないた
めである。

例えばヘッドＨ１がＴｒ７をトレースしている時、ｘｌ
＝ｘ２＝ｘ３＝“１″となり、第３図にＴｅ３で示す如
き信号が端子１８６を介してＲＡＭ５２ヘタイミング制
御信号として供給される。ＲＡＭ５２はタイミング制御
回路５０の出力の立下りタイミングに基づいてフレーム
内で完結する処理を行う様構成されており、この場合ヘ
ッドＨ３の再生信号であるＲＡＭ４６のアドレスｈ３の
続出信号から処理を行う。この時ヘッド３はトラックＴ
ｒｉをトレースしているのであるから、ＲＡＭ５２では
記録時と同じｌフレーム分のデータに対して処理を行う
ことができる。

５４は第１１図のＥＣＣエンコーダ８に対応するＥＣＣ
デコーダであり、ＲＡＭ５２ではこのＥＣＣデコーダ５
４を用いた誤り訂正処理、配列変換等を行い、時系列の
デジタルビデオ信号を時系列処理回路５６に入力する。

時系列処理回路５６では第１１図の４に示す時系列処理
回路の逆の処理が施される。例えばＤＰＣＭ復号、補間
、Ｄ／Ａ変換等である。この様にして時系列処理回路５
６から出力されるビデオ信号は端子５８から外部へ出力
されることになる。

上述の如き構成によればトラッキング制御の制御目標と
なるトラックは２トラツク毎に存在し、トラッキング制
御引込状態への引込時間が極めて短くなった。これに伴
い時系列のビデオ信号が再生不能となる期間が極めて短
くなり、良好な再生ビデオ信号が得られる。

（第２実施例） 第６図は本発明の第２の実施例としての再生系の構成を
示す図であり、記録系の構成としては第１１図に示した
ものを仮定している。尚、第６図中第１図と同様の構成
要素については同一番号を付し、詳細な説明は省略する
。

６０ａ〜６０ｄは夫々ファーストインファーストアウト
メモリ（ＦＩＦＯ）であり、各ヘッドの再生データを夫
々１／４フレ一ム分記憶可能である。ＦＩＦＯ６０ａ〜
６０ｄにヘッドＨ１〜Ｈ４の再生信号に含まれるデータ
が同時に書込まれると、ＦＩＦＯ６０ａ〜６０ｄはヘッ
ドＨ５〜Ｈ８が再生を行うタイミングでこれを順次１７
８フレームの期間かけて読出すと共にヘッドＨ５〜Ｈ８
の再生信号に含まれるデータを書込む。

この時スイッチ６２はａ−１１ｂ−＋（−＋ｄの順に１
／８フレ一ム期間ずつ接続される。またヘッドＨ１〜Ｈ
４が再生を行うタイミングではヘッドＨ５〜Ｈ８の再生
信号に含まれるデータを順次読出すことになる。

これによってスイッチ６２の出力するデータは第１図に
於いてＲＡＭ４６が読出すデータと全（同一のシリアル
データとなる。

また、ＩＤ検出回路６４は復調回路４２ａで出力された
ＩＤを含むシンクブロックを受け、ＩＤ中のフレーム内
トラック番号を示すデータを抽出する。そして、このト
ラック番号を示すデータ中、ヘッドＨｌの再生信号によ
るもののみをＨ４Ｆに応じて選択し、３ビツトのパラレ
ルデータとしてタイミング制御回路５０に供給する。こ
のＩＤ検出回路６４のタイミング制御回路５０への出力
は第１図の再生トラック判定回路４８の出力と同じであ
り、タイミング制御回路５０内に於ける作用も全（同様
である。

上述第２の実施例によれば第］の実施例と同様の作用効
果に加え、大容量のＲＡＭを必要としないので安価に構
成できる。また、ＩＤ検出回路は何らかの目的で設けら
れていると考えられるので、それを再生トラック判定用
に用いることが回路構成も簡略化できる。更にトラッキ
ング制御用パイロット信号を再生トラックの判定用に用
いないので、パイロット信号の記録パターンを完全に２
トラック周期にでき、例えば第１の実施例に於けるトラ
ックＴｒ７にｆｌを記録することができる。これに伴い
複雑なトラッキングパターンに従って記録を行わずとも
、精度の高いトラッキング制御が可能となる。

（第３の実施例） 第７図は本発明の第３の実施例としてのＤＶＴＲの再生
系の構成を示す図であり、第２の実施例の場合と同様に
記録系の構成としては第１１図に示したものを仮定して
おり、第１図と同様の構成要素については同一番号を付
しである。

第７図中のＲＡＭ７２は少なくとも３／２フレ一ム分の
データを記憶可能なメモリで、本例では簡単のため２フ
レ一ム分の再生データを記憶可能なものとしている。７
０はＲＡＭ７２の読出アドレスを制御するアドレス制御
回路であり、第８図はアドレス制御回路７０の動作を説
明するためのタイミングチャートである。

ＲＡＭ７２のアドレスは第１フレームの各ヘッドＨ１〜
Ｈ８の再生データを格納するｈｌ−１−ｈ８−１の領域
と、第２フレームの各ヘッドＨＩＮＨ８の再生データを
格納するｈｌ−２〜ｈ８−２とがあるものとする。この
時、ＲＡＭ７２への書込みは第１の実施例と同様見かけ
上４チャンネル並列に行われることになり、各チャンネ
ルの再生信号の書込アドレスは第８図ＷＡ−１−ＷＡ−
４に示す如（Ｈ５Ｐに応じて定められる。

一方、続出アドレスは再生トラック判定回路４８から出
力される３ビツトのデータによって決定される。即ち、
再生トラック判定回路４８の出力Ｘ１゜ｘ２．ｘ３が“
０，０．１つまり、ヘッドＨ１の再生トラックがＴｒｉ
と判定された時は続出アドレスは第８図のＲＡ−１の如
く設定され、同様にヘッドＨ１の再生トラックがＴｒ３
．　Ｔｒ５．　Ｔｒ７と判定された場合には続出アドレ
スが第８図のＲＡ−３，ＲＡ−５，ＲＡ−７の如く設定
されることになる。

これによってＨ５Ｐの立下りの直後にＲＡＭ７２から読
出されるデータは、トラックＴｒｌから再生されたデー
タとなる。従って、ＲＡＭ５２に於いては１フレームで
完結する信号処理のタイミングを常にＨ３Ｐを基準に行
えばよく、トラッキング制御によりヘッドＨ１をトラッ
クＴｒｉにオントラックさせる場合と同様の信号処理タ
イミングとなる。

上述第３の実施例においても、第１実施例と全（同様の
効果が得られることになるが、これに加えＨ３Ｐを基準
に記録時及び再生時の信号処理を行うことになるので複
数の装置を同期運転させる場合に都合がよい。

尚、本発明は上記３つの実施例に限らず、特許請求の範
囲の記載内に於いて適宜変更可能なもので、例えば記録
チャンネル数、記録情報の種類、ｌフレーム当りのトラ
ック数、ヘッド数、信号処理の単位等は全て上記実施例
に限られるものではない。

〔発明の効果〕

以上、説明した様に、本発明によればトラッキング制御
の引込時間を速くでき、データレートの極めて高いデジ
タル信号再生装置に於いてより不良再生期間を短縮する
ことが可能となった。

【図面の簡単な説明】

第１図は本発明の第１の実施例としてのＤＶＴＨの再生
系の概略構成を示す図、 第２図は第１図に於けるＡＴＦ回路の具体的構成例を示
す図、 第３図は第１図番部の動作タイミングを示すタイミング
チャート、 第４図は第１図に於ける再生トラック判定回路の具体的
構成例を示す図、 第５図は第１図に於けるタイミング制御回路の具体的構
成例を示す図、 第６図は本発明の第２の実施例としてのＤＶＴＲの再生
系の概略構成を示す図、 第７図は本発明の第３の実施例としてのＤＶＴＲの再生
系の概略構成を示す図、 第８図は第７図のアドレス制御回路の動作を説明するた
めのタイミングチャート、 第９図はＤＶＴＲのヘッド構成の一例を示す図、第１Ｏ
図は第９図のヘッド構成を有するＤＶＴＲのテープ上の
記録パターンを示す図、 第１１図は本発明の実施例に係るＤＶＴＲの記録系の概
略構成を示す図、 第１２図、第１３図及び第１４図は第１１図のＤｖＴＲ
によって記録するデータの内容を説明するための図、 第１５図は第１１図に於けるパイロット信号発生回路の
具体的構成例を示す図、 第１６図は第１１図のＤＶＴＲによってテープ上に記録
されるトラッキング制御用パイロット信号の配置を示す
図である。 図中Ｈ１〜Ｈ８は夫々回転ヘッド、 ６．４６．５２．７２はランダムアクセスメモリ（ＲＡ
Ｍ）、８は誤り訂正符号エンコーダ（ＥＣＣ／ＥＮＣ）
、１０はＩＤ発生回路、 ２４はパイロット信号発生回路、 ２８はヘッドスイッチングパルス（ＨＳＰ）発生回路、
３８はＡＴＦ回路、 ４０はキャプスタン制御回路、 ４８は再生トラック判定回路、 ５０はタイミング制御回路、 ５４は誤り訂正符号デコーダ、 ６０ａ、６０ｂ、６０ｃ、６０ｄは夫々ＦＩＦ０゜６４
はＩＤ検出回路、 ７０はアドレス制御回路である。 ５Ｆ 渭弓 図 ／ｉρ モ／？ 困

Claims (4)

【特許請求の範囲】
1. （１）所定期間の時系列情報に対応する所定量のデジタ
   ル情報を１単位として完結するデータ処理を行い、前記
   所定量のデジタル情報に対して（ｎ×ｉ）本（ｎは２以
   上の整数、ｉは１以上の整数）づつ多数の並列したトラ
   ックが形成され前記デジタル情報が記録されてなる記録
   媒体から前記時系列情報を再生する装置であって、ｎ個
   のヘッドが記録媒体上と同時にトレースする様構成され
   た再生手段と、各ヘッドから再生されている信号が前記
   （ｎ×ｉ）本のトラック中何番目のトラックであるかを
   判定する判定手段と、前記再生手段により再生された再
   生デジタル信号に前記所定量のデジタル情報を１単位と
   して完結する処理を施す信号処理手段と、前記判定手段
   の出力に基づいて前記信号処理手段の処理タイミングに
   対する該信号処理手段への再生デジタル信号の入力タイ
   ミングを相対的に制御するタイミング制御手段とを具え
   ることを特徴とするデジタル信号再生装置。
2. （２）前記ｎ個のヘッドと前記多数のトラックとの相対
   的な位置を制御するトラッキング制御手段を更に具え、
   該トラッキング制御手段が前記ｎ個のヘッド中の１つが
   制御目標とするトラックを隣接する（ｎ×ｉ）本のトラ
   ック中に少なくとも２本設ける構成としたことを特徴と
   する特許請求の範囲第（１）項記載のデジタル信号再生
   装置。
3. （３）更に前記ｎ個のヘッドの再生する再生デジタル信
   号を順次化して前記信号処理手段に入力する順次化手段
   を含み、前記タイミング制御手段は該順次化されたデジ
   タル信号の前記信号処理手段への入力タイミングを前記
   判定手段の出力に基づき切換可能としたことを特徴とす
   る特許請求の範囲第（１）項記載のデジタル信号再生装
   置。
4. （４）更に前記ｎ個のヘッドの再生する再生デジタル信
   号を順次化して前記信号処理手段に入力する順次化手段
   を含み、前記タイミング制御手段は前記判定手段の出力
   に基づき前記信号処理手段の処理タイミングを切換可能
   としたことを特徴とする特許請求の範囲第（１）項記載
   のデジタル信号再生装置。