JPH0289542U - - Google Patents

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JPH0289542U
JPH0289542U JP13530489U JP13530489U JPH0289542U JP H0289542 U JPH0289542 U JP H0289542U JP 13530489 U JP13530489 U JP 13530489U JP 13530489 U JP13530489 U JP 13530489U JP H0289542 U JPH0289542 U JP H0289542U
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JP
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logic blocks
synchronization signal
delay
input
synchronization
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JP13530489U
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【図面の簡単な説明】
第１図は本考案にかかるパイプライン式のデー
タ処理装置の１実施例のブロツク図、第２図は第
１図のラツチレジスタに内蔵するタイミング回路
の１実施例の回路図、第３図は第１図の動作を説
明するためのタイムチヤートである。 図において、Ｂ′，Ｃ′，Ｄ′，Ｅ′，Ｆ′が
ラツチレジスタである。

Claims (1)

  1. 【実用新案登録請求の範囲】 同期信号による１サイクル毎に動作する論理ブ
    ロツクと、 同期信号による１サイクルタイム以上の遅延時
    間を必要とする遅延論理ブロツクを複数個有する
    パイプライン方式のデータ処理装置に於いて、 前記論理ブロツク及び遅延論理ブロツクの同期
    信号が順次伝播され、且つ前記論理ブロツク及び
    遅延論理ブロツクと並行して設けられた同期信号
    レジスタと、 論理ブロツクのデータを前記複数の遅延論理ブ
    ロツクの何れに入力するかを指定するタイミング
    制御信号を、前記複数の遅延論理ブロツクと並行
    して設けられた同期信号レジスタに論理ブロツク
    に並行して設けられた同期信号レジスタから同期
    信号が入力する毎に発生し且つ、前記遅延論理ブ
    ロツクに対応する同期信号レジスタに位置する第
    １のタイミング発生器と、 前記遅延論理ブロツクからデータが入力される
    論理ブロツクに複数の遅延論理ブロツクの何れか
    らデータを入力するかを指示するタイミング制御
    信号を、前記論理ブロツクに対応する同期レジス
    タに同期信号が前段の同期レジスタから入力され
    る毎に作成し且つ、前記データが入力される論理
    ブロツクに対応する同期レジスタに位置する第２
    のタイミング発生器を備えることを特徴とするデ
    ータ処理装置。
JP13530489U 1989-11-24 1989-11-24 Pending JPH0289542U (ja)

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JP13530489U JPH0289542U (ja) 1989-11-24 1989-11-24

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JPH0289542U true JPH0289542U (ja) 1990-07-16

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