JPH0287567A - Manufacture of semiconductor device - Google Patents
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明は、半導体装置の製造方法に適用して有効な技術
に関するもので1例えば、半導体基板上にnチャネルM
IS及びpチャネルMISがそれぞれ形成された半導体
装置の製造方法に利用して有効な技術に関するものであ
る。Detailed Description of the Invention [Field of Industrial Application] The present invention relates to a technique that is effective when applied to a method of manufacturing a semiconductor device.
The present invention relates to a technique that can be effectively used in a method of manufacturing a semiconductor device in which an IS and a p-channel MIS are respectively formed.
[従来の技術]
従来、半導体装置の種類としてはnチャネルMO8が主
流を占めていたが、集積度の増大と共に発熱が重要な問
題となってきたことから、近年においては、消費電力の
小さいCM OS (Complementary
M OS )が良く使用されるに至った。[Prior Art] Conventionally, n-channel MO8 was the mainstream type of semiconductor device, but as the degree of integration increases, heat generation has become an important issue, so in recent years, CM with low power consumption has been used. OS (Complementary)
MOS) has come to be widely used.
この所謂CMO8の製造プロセスについては、例えば、
昭和61年12月15日に株式会社培風館から発行され
た「超高速MOSデバイス」初版第2刷第126頁〜第
129頁に記載されている。Regarding the manufacturing process of this so-called CMO8, for example,
It is described on pages 126 to 129 of the 2nd edition of the first edition of "Ultra High Speed MOS Devices" published by Baifukan Co., Ltd. on December 15, 1986.
このCMO8の製造プロセスの概要を説明すれば次のと
おりである。The outline of the manufacturing process of this CMO8 is as follows.
例えば、半導体基板としてp形シリコン基板を用いる場
合には、先ず、nウェル形成を行ない、その後、厚いフ
ィールド酸化膜とこのフィールド酸化膜下にチャネルス
トッパ層とをそれぞれ形成し、NMO8,PMO5各領
域にチャネルイオンを注入する。次に、不純物の添加さ
れたゲート電極を形成した後、NMO5,PMO5各領
域にソース、ドレイン拡散層を形成する。そして、全体
に絶縁膜を被着してコンタクト孔を開口し、例えば、ア
ルミニウムによる配線を行なった後、保護膜を全体に被
覆する。For example, when using a p-type silicon substrate as a semiconductor substrate, first an n-well is formed, and then a thick field oxide film and a channel stopper layer are formed under the field oxide film, and each region of NMO8 and PMO5 is formed. Inject channel ions into the Next, after forming a gate electrode doped with impurities, source and drain diffusion layers are formed in each of the NMO5 and PMO5 regions. Then, an insulating film is applied over the entire structure, contact holes are opened, wiring is made of aluminum, for example, and then a protective film is applied over the entire structure.
ここで、NMO5またはPMOSの何れが一方だけより
なる半導体装置においては、上記拡散層と配線用金属と
の間に、コンタク1〜する拡散層と同じ導電型の不純物
が導入された多結晶シリコンよりなるパッドを設け、該
パッドを介して上記拡散層の電極の引出しが行なわれて
いる。Here, in a semiconductor device consisting of only one of NMO5 and PMOS, polycrystalline silicon into which an impurity of the same conductivity type as the diffusion layer is introduced between the diffusion layer and the wiring metal is used. A pad is provided, and the electrode of the diffusion layer is led out through the pad.
この拡散層の電極を直接配線用金属により引出さずに、
パッドを介して引出した理由を述べれば下記のとおりで
ある。Without directly drawing out the electrodes of this diffusion layer using wiring metal,
The reason why it was drawn out through the pad is as follows.
すなわち、パッドを設けず、配線用の金属を直接拡散層
にコンタクトさせる場合には、配線用の金属が充填され
るコンタクト孔がゲートに触れないようにコンタクト孔
とゲートとの間の合せ余裕を大きくとらねばならず、半
導体隼積回路の微細化・高集積化が妨げられる。これに
対して、ゲート電極を覆う酸化膜に対してセルファライ
ンで形成されるパッドを上記ゲート電極とオーバラップ
する状態で設ければコンタクト孔とゲー1〜との間の合
せ余裕を考慮する必要はなくなる。つまり、このような
パッドを設けた場合には、コンタクト孔をゲート電極と
オーバラップした状態で設けられるので、半導体集精回
路の微細化・高集積化が図れることになる。In other words, when the wiring metal is brought into direct contact with the diffusion layer without providing a pad, the alignment margin between the contact hole and the gate must be made so that the contact hole filled with the wiring metal does not touch the gate. It has to be large, which hinders miniaturization and high integration of semiconductor integrated circuits. On the other hand, if the pad formed by self-line on the oxide film covering the gate electrode is provided so as to overlap with the gate electrode, it is necessary to consider the alignment margin between the contact hole and gates 1 to 1. will disappear. In other words, when such a pad is provided, it is provided so that the contact hole overlaps the gate electrode, so that the semiconductor integrated circuit can be miniaturized and highly integrated.
このパッドの導入はNMO3及びPMOSの混在するC
MO3にも同様に望まれる。The introduction of this pad is a combination of NMO3 and PMOS.
The same is desired for MO3.
[発明が解決しようとする課題]
しかしながら、CMO8に対して上記パッドを導入する
場合には、以下の問題点がある。[Problems to be Solved by the Invention] However, when the above pad is introduced into the CMO 8, there are the following problems.
すなわち、NMO8領域のパッドをなす多結晶シリコン
層にはn形の不純物を、PMO3領域のパッドをなす多
結晶シリコン層にはp形の不純物をそれぞれ導入しなけ
ればならないので、−度の熱拡散法によりパッドに不純
物を導入しようとすると、例えば、n形の不純物を熱拡
散した場合には、PMOS領域のバットにも同様にn形
の不純物が導入されてしまい、拡散層とパッドとの間に
pn接合が形成されてしまう。In other words, since it is necessary to introduce n-type impurities into the polycrystalline silicon layer that forms the pad of the NMO8 region and p-type impurity into the polycrystalline silicon layer that forms the pad of the PMO3 region, -degree thermal diffusion is required. If an attempt is made to introduce an impurity into a pad using a method, for example, if an n-type impurity is thermally diffused, the n-type impurity will also be introduced into the butt of the PMOS region, causing a problem between the diffusion layer and the pad. A pn junction is formed in this case.
そこで、NMO3領域のパッド、PMO8領域のパッド
への不純物の導入を2度に分けて行なわなければならな
いが、その際には、先に熱処理を行なった領域のパッド
に、2度の熱処理が行なわれることとなるので、不純物
の濃度コントロールが非常に難しく、品質の面で問題と
なる。Therefore, it is necessary to introduce impurities into the pads in the NMO3 region and the pads in the PMO8 region in two separate steps.In this case, the pads in the regions that were previously heat-treated should be heat-treated twice. This makes it extremely difficult to control the concentration of impurities, which poses a quality problem.
ここで、イオン注入法によりパッドに不純物を添加する
方法も考えられるが、パッドの側壁部に注入される不純
物が少なく、頚部においてパッドを構成するシリコンと
金属との反応が生じてしまい、その結果、シリコンの析
出によるコンタクト抵抗の増加や、該側壁部での金属の
断線が発生するので好ましくない。Here, it is possible to add impurities to the pad using ion implantation, but the amount of impurity implanted into the sidewalls of the pad is small, and a reaction between the silicon that makes up the pad and the metal occurs in the neck. This is not preferable because contact resistance increases due to silicon precipitation and metal disconnection occurs at the sidewall portion.
本発明は係る問題点に鑑みなされたものであって、パッ
ドに不純物を均等に導入でき、品質の向上が図れる半導
体装置の製造方法を提供することを目的としている。The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for manufacturing a semiconductor device that can uniformly introduce impurities into pads and improve quality.
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明らかに
なるであろう。The above and other objects and novel features of the present invention will become apparent from the description of this specification and the accompanying drawings.
[課題を解決するための手段]
本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。[Means for Solving the Problems] Representative inventions disclosed in this application will be summarized as follows.
すなわち、nチャネルMIS及びpチャネルM■S領域
にp型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記nチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたものである。That is, oxide films doped with p-type and p-type impurities are deposited on the n-channel MIS and p-channel MS regions, respectively, and heat treated to form the n-channel MIS.
n-type impurities are simultaneously introduced into the polycrystalline silicon in the region where the MIS is to be formed, and p-type impurities are simultaneously introduced into the polycrystalline silicon in the region where the n-channel MIS is to be formed. .
[作用]
上記した手段によれば、多結晶シリコンと不純物が添加
された酸化膜とが接触した状態で熱処理が行なわれると
、該不純物が多結晶シリコン中へ均等に拡散するという
作用によって、NMIS領域内のパッドにはn形不純物
が、PMIS領域内のパッドにはP形不純物がそれぞれ
均一に導入されるようになり1品質の向上が図れるとい
う上記目的が達成されることになる。[Function] According to the above-described means, when heat treatment is performed while polycrystalline silicon and the oxide film doped with impurities are in contact with each other, the impurities are uniformly diffused into the polycrystalline silicon, thereby reducing NMIS. N-type impurities are uniformly introduced into the pads within the region, and P-type impurities are uniformly introduced into the pads within the PMIS region, thereby achieving the above-mentioned objective of improving quality.
[実施例]
以下、本発明に係る半導体装置の製造方法の実施例を図
面を参照しながら説明する。[Example] Hereinafter, an example of the method for manufacturing a semiconductor device according to the present invention will be described with reference to the drawings.
第2図には本発明に係る半導体装置の実施例が示されて
いる。FIG. 2 shows an embodiment of a semiconductor device according to the present invention.
この実施例の半導体装置は所謂CMO5型の半導体装置
であって、同一基板上にnチャネルMO8とpチャネル
MO8とがそれぞれ形成されている。The semiconductor device of this embodiment is a so-called CMO5 type semiconductor device, and has an n-channel MO8 and a p-channel MO8 formed on the same substrate.
上記実施例の半導体装置の製造方法の一例を説明すれば
下記のとおりである。An example of a method for manufacturing the semiconductor device of the above embodiment will be described below.
例えば、半導体基板としてp形シリコン基板を用いる場
合には、先ず、p形シリコン基板1上にnウェル2の形
成を行ない、このnウェル2を設けることにより、基板
1表面をNMOS領域とPMOS領域に分離する。次に
、厚いフィールド酸化膜3とこのフィールド酸化膜3下
にチャネルストッパ層4とを設けることにより素子分離
を行ない、その後基板表面を露出させ、シリコン表面を
酸化してゲート酸化膜5を形成する。このゲート酸化膜
5を介してNMOS、PMO3それぞれの領域にチャネ
ルイオンを注入する。次に、不純物の添加されたゲート
電極6及びゲート電極6上の層間酸化膜8を形成し、該
ゲート電極6とフィールド酸化膜3をマスクとしてNM
OS、PMO3各領域にn形不純物、p形不純物をそれ
ぞれ軽く注入する。その後、第3図に示されるように、
全体に酸化膜16を、例えば、CVD法により積層し、
異方性のエツチングで加工することにより。For example, when using a p-type silicon substrate as a semiconductor substrate, first, an n-well 2 is formed on the p-type silicon substrate 1, and by providing this n-well 2, the surface of the substrate 1 is divided into an NMOS region and a PMOS region. Separate into Next, element isolation is performed by providing a thick field oxide film 3 and a channel stopper layer 4 under this field oxide film 3, and then exposing the substrate surface and oxidizing the silicon surface to form a gate oxide film 5. . Channel ions are implanted into the NMOS and PMO 3 regions through this gate oxide film 5. Next, a gate electrode 6 doped with impurities and an interlayer oxide film 8 on the gate electrode 6 are formed, and NM is formed using the gate electrode 6 and field oxide film 3 as masks.
N-type impurities and p-type impurities are lightly implanted into each of the OS and PMO3 regions. Then, as shown in Figure 3,
An oxide film 16 is laminated on the entire surface by, for example, a CVD method,
By processing with anisotropic etching.
第4図に示されるようなサイドウオール16を形成し、
再び、NMOS、PMO3各領域にn形不純物、p形不
純物を注入し、ソース/ドレインとなるn形不純物拡散
層11、p形不純物拡散M12をそれぞれ形成する。n
形不純物としては、例えば、ヒ素が、p形不純物として
は、例えば、ホウ素がそれぞれ使用される。NMOS領
域にn形不純物を注入する場合にはPMO3領域にマス
クが、またPMO8領域にp形不純物を注入する場合に
はNMOS領域にマスクがそれぞれされる。Forming a sidewall 16 as shown in FIG. 4,
Again, n-type impurities and p-type impurities are implanted into each of the NMOS and PMO3 regions to form an n-type impurity diffusion layer 11 and a p-type impurity diffusion layer M12 that will serve as the source/drain, respectively. n
As the type impurity, for example, arsenic is used, and as the p-type impurity, for example, boron is used. When implanting n-type impurities into the NMOS region, a mask is applied to the PMO3 region, and when implanting p-type impurities into the PMO8 region, a mask is applied to the NMOS region.
そして、以下が本発明゛の特徴とする工程であるが、先
ず、第1図に示されるように、拡散N11゜12の電極
を引出すための多結晶シリコン層7を、例えば、CVD
法により積層する。次に、n型不純物であるリンが添加
された酸化膜、所謂P S G酸化膜13を全体に積層
し、その上に、不純物の添加されていない酸化膜14a
を積層する。このPSG酸化膜13、酸化膜14aの形
成は、例えば、CVD法により行なわれる。次に、ホト
レジストをマスクとしてPMOS領域のみ上記PSG酸
化膜13.酸化膜14aを除去する。そして、今度は、
P型不純物であるボロンが添加された酸化膜、所謂BS
G酸化膜15を全体に積層し、その上に、不純物の添加
されていない酸化膜14bを積層する。このBSG酸化
膜15、酸化膜14bの形成は、PSG酸化膜13、酸
化膜14. aの形成と同様にCVD法により行なわれ
る。その後。The following are the steps that are characteristic of the present invention. First, as shown in FIG.
Laminated by method. Next, an oxide film doped with phosphorus as an n-type impurity, the so-called PSG oxide film 13, is laminated over the whole, and an oxide film 14a to which no impurity is added is formed on top of the so-called PSG oxide film 13.
Laminate. The PSG oxide film 13 and oxide film 14a are formed by, for example, a CVD method. Next, using a photoresist as a mask, only the PMOS region is covered with the PSG oxide film 13. The oxide film 14a is removed. And this time,
Oxide film doped with boron, a P-type impurity, so-called BS
A G oxide film 15 is laminated over the entire surface, and an oxide film 14b to which no impurity is added is laminated thereon. The formation of the BSG oxide film 15 and the oxide film 14b includes the formation of the PSG oxide film 13, the oxide film 14. Similar to the formation of a, the CVD method is used. after that.
例えば、950℃の温度で、例えば30分のアニール(
熱処理)を行なう。For example, annealing for 30 minutes at a temperature of 950°C (
heat treatment).
ここで、多結晶シリコン暦と不純物が添加された酸化膜
とが接触した状態で熱処理が行なわれると、酸化膜内の
不純物が多結晶シリコン層に拡散されるという特性があ
るので、PSG酸化膜13内のn形不純物はNMOS領
域内の多結晶シリコン層7に、BSG酸化膜15内のp
形不純物は2MO8領域内の多結晶シリコン層7にそれ
ぞれ拡散されるようになる。この多結晶シリコン暦7へ
の不純物の拡散は熱処理により行なわれているので、多
結晶シリコン層7の側壁部7aにも平坦部と同様に不純
物が拡散される。Here, if heat treatment is performed with the polycrystalline silicon layer and the oxide film to which impurities are added, the impurities in the oxide film will be diffused into the polycrystalline silicon layer, so the PSG oxide film The n-type impurity in 13 is added to the polycrystalline silicon layer 7 in the NMOS region, and the p-type impurity in the BSG oxide film 15
The type impurities are each diffused into the polycrystalline silicon layer 7 within the 2MO8 region. Since the impurity is diffused into the polycrystalline silicon layer 7 by heat treatment, the impurity is also diffused into the side wall portion 7a of the polycrystalline silicon layer 7 in the same way as in the flat portion.
このように、多結晶シリコン層7へ不純物を拡散し、該
多結晶シリコンN7の低抵抗化が終了したら、例えば、
HF系の液により上記PSG酸化膜13、BSG酸化膜
15、無添加酸化膜14a。In this way, after diffusing impurities into the polycrystalline silicon layer 7 and lowering the resistance of the polycrystalline silicon N7, for example,
The PSG oxide film 13, BSG oxide film 15, and non-additive oxide film 14a are formed using an HF-based liquid.
14bを除去する。14b is removed.
その後は従来と同様に、この低抵抗化された多結晶シリ
コン層7をパターニングして、第2図に示されるように
、所望のパッド7bとなるように成形し、そして、例え
ば、CVD法により全体に絶縁膜としてのPSG膜9を
堆積して、コンタクト孔を開口する。このコンタクト孔
の形成が終了したら、例えば、アルミニウムによる配線
層10を形成、加工することにより第2図に示される0
MO8型の半導体装置が完成する。Thereafter, in the same manner as before, this polycrystalline silicon layer 7 with reduced resistance is patterned to form a desired pad 7b as shown in FIG. 2, and then, for example, by CVD method. A PSG film 9 as an insulating film is deposited over the entire structure, and a contact hole is opened. After the formation of this contact hole is completed, a wiring layer 10 made of aluminum, for example, is formed and processed to form the
The MO8 type semiconductor device is completed.
なお、上記の眉間酸化膜8を、第3図に拡大して示され
るように、ゲー1へ電極6上に、シリコン酸化膜8a、
ナイトライド膜17、シリコン酸化膜8bを順次、例え
ば、CVD法により積層し。In addition, as shown in an enlarged view in FIG. 3, the above-mentioned glabellar oxide film 8 is coated with a silicon oxide film 8a, on the electrode 6 to the gate 1.
The nitride film 17 and the silicon oxide film 8b are sequentially laminated by, for example, the CVD method.
反応性イオンエツチング(RI E)技術で加工するこ
とにより、第4図に示されるように、眉間酸化膜8内に
ナイトライド膜17を介在させるようにしでも良い。こ
のようにすれば、該層間酸化膜8とサイドウオール16
とからなる絶縁膜の肩部が補強された状態となるので、
パッド7bとゲート電極6との間の耐圧の向上が図られ
ることになる。By processing using reactive ion etching (RIE) technology, a nitride film 17 may be interposed within the glabellar oxide film 8, as shown in FIG. In this way, the interlayer oxide film 8 and the sidewall 16
Since the shoulder part of the insulating film consisting of is reinforced,
The breakdown voltage between pad 7b and gate electrode 6 can be improved.
その結果、上記実施例の半導体装置の製造方法によれば
次のような効果を得ることができる。As a result, according to the method of manufacturing a semiconductor device of the above embodiment, the following effects can be obtained.
すなわち、第1図に示されるように、NMOS領域内の
多結晶シリコン7W7上にPSG酸化膜13を、一方、
PMO8領域内の多結晶シリコン層7上にBSG酸化膜
15をそれぞれ積層し、この状態で熱処理を行なうよう
にしたので、多結晶シリコン層7と不純物が添加された
酸化膜13.15とが接触した状態で熱処理が行なわれ
ると、該不純物が多結晶シリコン層7中へ均等に拡散す
るという作用によって、NMO5領域内の多結晶シリコ
ン層7にはn形不純物が、PMO8領域内の多結晶シリ
コン層7にはp形不純物が均等に添加・拡散されるよう
になり、品質の向上が図られるようになる。That is, as shown in FIG. 1, a PSG oxide film 13 is formed on the polycrystalline silicon 7W7 in the NMOS region;
Since the BSG oxide film 15 is laminated on each polycrystalline silicon layer 7 in the PMO 8 region and the heat treatment is performed in this state, the polycrystalline silicon layer 7 and the impurity-added oxide film 13.15 are in contact with each other. When heat treatment is performed in this state, the impurity diffuses uniformly into the polycrystalline silicon layer 7, so that the n-type impurity is contained in the polycrystalline silicon layer 7 in the NMO5 region and the polycrystalline silicon in the PMO8 region. The p-type impurity is uniformly added and diffused into the layer 7, and the quality can be improved.
このように、本実施例によれば、CMO8型半導体装置
に対して、初めて、信頼性の高いパッドを形成すること
が可能となった。In this way, according to this embodiment, it became possible for the first time to form a highly reliable pad in a CMO8 type semiconductor device.
また、本実施例においては、PSG酸化膜13とBSG
酸化膜15との間に無添加酸化膜14aを設けているの
で、熱処理時におけるPSG酸化膜13中のリンとBS
G酸化膜15中のボロンとの相互拡散が防止されている
。Furthermore, in this embodiment, the PSG oxide film 13 and the BSG
Since the additive-free oxide film 14a is provided between the oxide film 15, phosphorus and BS in the PSG oxide film 13 are separated during heat treatment.
Mutual diffusion with boron in the G oxide film 15 is prevented.
また、BSG酸化膜15上に無添加酸化膜14bを設け
ているので、熱処理時におけるBSG酸化膜15中のボ
ロンのアウトデイフュージョンも防止されている。Further, since the additive-free oxide film 14b is provided on the BSG oxide film 15, out-diffusion of boron in the BSG oxide film 15 during heat treatment is also prevented.
第5図には同上実施例を適用して得られた他のCMOS
トランジスタの縦断面図が示されている。FIG. 5 shows another CMOS obtained by applying the same example.
A longitudinal cross-sectional view of the transistor is shown.
この実施例の0MO8型の半導体装置が第2図に示され
たそれと違う点は、p形波散層11の一方とn形波散層
12の一方とを不純物が添加・拡散された多結晶シリコ
ンJ!!77 cにより連結した点である。この多結晶
シリコン、17cへの不純物の添加・拡散は上記と全く
同様な方法によりなされるが、上記多結晶シリコン7C
にはNチャネルMO8側にn型不純物が、PチャネルM
O5側にP型不純物が導入されることになる。The 0MO8 type semiconductor device of this embodiment is different from that shown in FIG. Silicon J! ! These are the points connected by 77c. The addition and diffusion of impurities into this polycrystalline silicon 17c is done in exactly the same manner as described above.
The n-type impurity is on the N-channel MO8 side, and the P-channel M
A P-type impurity will be introduced to the O5 side.
この実施例によっても、先の実施例と同様な効果を得る
・ことができるのはいうまでもなく、さらに、不純物が
添加・拡散された多結晶シリコン層7cを配線として利
用できるという利点がある。It goes without saying that this embodiment can obtain the same effect as the previous embodiment, and has the further advantage that the polycrystalline silicon layer 7c doped with and diffused with impurities can be used as a wiring. .
なお、この実施例においては、n膨拡散層とP膨拡散層
とを多結晶シリコン層7Cにより連結するようにしてい
るが、n形波散層同士またはp膨拡散層同士を多結晶シ
リコン層7Cにより連結することも可能である。In this embodiment, the n-swell diffusion layer and the p-swell diffusion layer are connected by the polycrystalline silicon layer 7C, but the n-type wave diffusion layers or the p-swell diffusion layers are connected to each other by the polycrystalline silicon layer. It is also possible to connect by 7C.
以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。Although the invention made by the present inventor has been specifically explained above based on Examples, it goes without saying that the present invention is not limited to the above Examples and can be modified in various ways without departing from the gist thereof. Nor.
例えば、上記実施例においては、p形シリコン基板上に
nウェル形成するタイプのCM O、Sについて述べら
れているが、その逆に、n形シリコン基板上にpウェル
形成するタイプのCMOSにも同様に適用可能であり、
ツインタブタイプのCMOSにも適用可能である。For example, in the above embodiment, a type of CMOS, S, in which an n-well is formed on a p-type silicon substrate is described, but conversely, a type of CMOS, in which a p-well is formed on an n-type silicon substrate, is also described. Equally applicable,
It is also applicable to twin tab type CMOS.
また、上記実施例においては、不純物が添加された多結
晶シリコンの積層順序をPSG酸化膜13、BSG酸化
膜15の順にしているが、その順序が逆であっても良い
というのはいうまでもない。Furthermore, in the above embodiment, the polycrystalline silicon doped with impurities is stacked in the order of the PSG oxide film 13 and the BSG oxide film 15, but it goes without saying that the order may be reversed. Nor.
なお、場合によっては拡散源として用いたPSG酸化膜
およびBSG酸化膜を眉間絶縁膜としてそのまま利用し
ても良い。Note that, depending on the case, the PSG oxide film and BSG oxide film used as the diffusion source may be used as they are as the glabellar insulating film.
[発明の効果]
本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記のとおりである
。[Effects of the Invention] The effects obtained by typical inventions disclosed in this application are briefly explained below.
すなわち、nチャネルMIS及びpチャネルMIS領域
にn型及びp型の不純物がそれぞれ添加された酸化膜を
被着し、熱処理することによって前記nチャネルMIS
が形成されることになる領域の多結晶シリコンにn形の
不純物を、前記pチャネルMISが形成されることにな
る領域の多結晶シリコンにp形の不純物を同時に導入す
るようにしたので、多結晶シリコンと不純物が添加され
た酸化膜とが接触した状態で熱処理が行なわれると該不
純物が多結晶シリコン中へ均等に拡散するという作用に
よって、NMIS領域内の多結晶シリコンにはn形不純
物が、PMIS領域内の多結晶シリコンにはp形不純物
がそれぞれ均一に導入されるようになり、品質の向上が
図られるようになる。That is, oxide films doped with n-type and p-type impurities are deposited on the n-channel MIS and p-channel MIS regions, and heat-treated to form the n-channel MIS.
By simultaneously introducing n-type impurities into the polycrystalline silicon in the region where the MIS will be formed and p-type impurities into the polycrystalline silicon in the region where the p-channel MIS will be formed, When heat treatment is performed with crystalline silicon and an oxide film doped with impurities in contact with each other, the impurities diffuse uniformly into the polycrystalline silicon, so that n-type impurities are added to the polycrystalline silicon in the NMIS region. , p-type impurities are uniformly introduced into the polycrystalline silicon in the PMIS region, thereby improving quality.
第1図は本発明に係る半導体装置の製造方法の実施例の
不純物の添加された酸化膜の積層工程を表す図、
第2図は同上実施例を適用して得られたCMOS型の半
導体装置の縦断面図。
第3図、第4図は同上実施例のサイドウオール形成工程
をそれぞれ表す図、
第5図は同上実施例を適用して得られた他のCMO8型
半導体装置の縦断面図である。
7.7b、7c・・・・多結晶シリコン、11・・・・
nチャネルMO8拡散層、12・・・・pチャネルMO
8拡散層、13・・・・n形不純物が添加された酸化膜
、15・・・・p形不純物が添加された酸化膜。
第 1 図
/Z/)ジオvqZsが警肩
第
図
第
図
第
図
第
図FIG. 1 is a diagram showing a step of laminating an oxide film doped with impurities in an embodiment of the method for manufacturing a semiconductor device according to the present invention, and FIG. 2 is a CMOS type semiconductor device obtained by applying the same embodiment. Longitudinal cross-sectional view. FIGS. 3 and 4 are views showing the sidewall forming process of the above embodiment, respectively, and FIG. 5 is a longitudinal sectional view of another CMO8 type semiconductor device obtained by applying the above embodiment. 7.7b, 7c...polycrystalline silicon, 11...
n-channel MO8 diffusion layer, 12...p-channel MO
8 diffusion layer, 13... oxide film doped with n-type impurity, 15... oxide film doped with p-type impurity. Figure 1 /Z/) Geo vqZs is on guard
Claims (1)
拡散層にコンタクトする多結晶シリコンに、コンタクト
する拡散層と同じ導電型の不純物を導入するにあたり、
nチャネルMIS及びpチャネルMIS領域にn型及び
p型の不純物がそれぞれ添加された酸化膜を被着し、熱
処理することによって前記nチャネルMISが形成され
ることになる領域の多結晶シリコンにn形の不純物を、
前記pチャネルMISが形成されることになる領域の多
結晶シリコンにp形の不純物を同時に導入するようにし
たことを特徴とする半導体装置の製造方法 2、前記多結晶シリコンはパッドまたは配線を構成して
いることを特徴とする特許請求の範囲第1項記載の半導
体装置の製造方法。 3、前記酸化膜としてPSG酸化膜およびBSG酸化膜
を用いたことを特徴とする特許請求の範囲第1項、また
は第2項記載の半導体装置の製造方法。[Claims] 1. In introducing impurities of the same conductivity type as the contacting diffusion layers into the polycrystalline silicon that contacts the diffusion layers constituting the n-channel MIS and the p-channel MIS,
An oxide film doped with n-type and p-type impurities is deposited on the n-channel MIS and p-channel MIS regions, and heat-treated to form an n-type oxide film on the polycrystalline silicon in the region where the n-channel MIS is to be formed. impurities in the form,
A method for manufacturing a semiconductor device 2, characterized in that a p-type impurity is simultaneously introduced into polycrystalline silicon in a region where the p-channel MIS is to be formed, the polycrystalline silicon forming a pad or wiring. A method of manufacturing a semiconductor device according to claim 1, characterized in that: 3. The method of manufacturing a semiconductor device according to claim 1 or 2, wherein a PSG oxide film and a BSG oxide film are used as the oxide film.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23874188A JPH0287567A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP23874188A JPH0287567A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
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JPH0287567A true JPH0287567A (en) | 1990-03-28 |
Family
ID=17034569
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP23874188A Pending JPH0287567A (en) | 1988-09-26 | 1988-09-26 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0287567A (en) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
-
1988
- 1988-09-26 JP JP23874188A patent/JPH0287567A/en active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0594339A1 (en) * | 1992-10-23 | 1994-04-27 | AT&T GLOBAL INFORMATION SOLUTIONS INTERNATIONAL INC. | Method of manufacturing a CMOS device |
US5340770A (en) * | 1992-10-23 | 1994-08-23 | Ncr Corporation | Method of making a shallow junction by using first and second SOG layers |
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