JPH028429Y2 - - Google Patents

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JPH028429Y2
JPH028429Y2 JP4999983U JP4999983U JPH028429Y2 JP H028429 Y2 JPH028429 Y2 JP H028429Y2 JP 4999983 U JP4999983 U JP 4999983U JP 4999983 U JP4999983 U JP 4999983U JP H028429 Y2 JPH028429 Y2 JP H028429Y2
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contact
capacitor
delay line
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fixed contact
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JP4999983U
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  • Details Of Connecting Devices For Male And Female Coupling (AREA)
  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)

Description

【考案の詳細な説明】 〔考案の技術分野〕 本考案は導体を巻いてなるコイルとコンデンサ
を組合せてなる集中定数型の可変遅延線に係り、
可変遅延線の生産性が良好で高品質のものが得ら
れる可変遅延線に関する。
〔従来技術とその問題点〕
従来この種の可変遅延線にあつては、複数のコ
イルのうち隣合うコイルの接続点とアース間にコ
ンデンサを接続するとともに、それらコイルの接
続点を切換えて遅延時間を変化するように構成し
たものがある。
このように構成された可変遅延線は、コイルの
接続点を切換えるために、その接続点に接続され
た固定接点をプリント基板のような端子板に形成
し、この固定接点上を可動接点をスライドさせる
と、切換えを簡単に行なえる。
しかしながら、可変遅延線を小型化すると、コ
イルの接続点からのリード線相互間、固定接点の
間隔およびコンデンサの容量電極間ピツチが互い
に接近し、これらコイルやコンデンサからのリー
ド線の扱いが面倒になる。
そのため、生産性が向上しにくく、リード線間
の短絡やリード線間の半田ブリツジが生じ易く、
生産性と品質の両面で問題がある。
〔考案の目的〕
本考案はこのような従来の欠点を解決するため
になされたもので、コイルからのリード線および
コンデンサからのリード線の扱いが簡単で、生産
性と品質が良好な小型で安価な可変遅延線の提供
を目的とする。
〔考案の構成と効果〕
この目的を達成するために本考案は、導体を巻
いてなるコイルを複数所定のピツチで直列接続
し、端子板に形成された複数の固定接点に前記コ
イルのうち隣合うコイルの接続点をリード線にて
接続し、前記接続点とアース間にコンデンサを接
続し、前記固定接点のうち個々の固定接点との単
接触および隣合う固定接点相互の複接触を交互に
繰り返して移動する可動接触手段を配置してなる
可変遅延線において、前記接続点からの前記リー
ド線および前記コンデンサの容量電極に接続され
たリード線を前記固定接点に接続し、前記端子板
を前記コイルの接続点と前記コンデンサの接続中
継手段としてなるものである。
このような構成によれば、端子板を中継手段と
して用いるので、コイルの接続点からのリード線
およびコンデンサの容量電極からの各リード線の
処理が簡単となり、生産性と品質が良好になり、
小型化および価格の低減を図ることができる。
〔考案の実施例〕
以下、本考案の詳細を説明する。
第1図および第2図は本考案の一実施例を示す
正面断面図および側面断面図である。
図において、横断面長方形の棒状非磁性体ボビ
ン1には、導線を単層ソレノイド状に複数ターン
巻いたコイル2が所定のピツチで複数直列かつ共
軸的に形成され、インダクタンス素子3が構成さ
れている。
インダクタンス素子3は、非磁性体ボビン1の
両端部における両側面から突設した支持部4を筐
体5の内底部に載置し、その筐体5内に横置きさ
れている。
横置きされたインダクタンス素子3の上部に位
置する支持部4には、第4図に示すような端子板
6がコイル2上を渡すように載置されている。
端子板6は、薄く細長い絶縁板6aの主面に、
この絶縁板6aの軸方向と直交しかつ各々平行に
形成された複数の固定接点8を有し、これら固定
接点8によつて固定接点列9が構成されている。
絶縁板6aの軸方向に沿う端面には、V字型の
切込み10が複数連続して形成されている。各固
定接点8には、切込み10とは反対方向からその
各固定接点8の途中まで切込み溝11が形成され
ている。
なお、これら固定接点8は、プリント基板から
フオトエツチング等によつて形成するとよく、切
込み10はプレス加工によつて形成する。
各固定接点8における切込み10側の端部に
は、隣合うコイル2の接続点とコンデンサ12が
接続されている。コイル2の接続点と固定接点8
の接続は、隣合うコイル2間からリード線2aを
捩つて導出し、V字形の切込み10を経て固定接
点8へ半田づけすることによつて行われる。
コンデンサ12は、薄く細長い誘電体板12a
の主面にアース電極13を形成し、これに対向す
る主面に所定の間隔で複数の容量電極14を形成
して構成され、第2図に示すように、筐体5内側
面に形成された導電性の支持板15の先端に、ア
ース電極13を接続するとともに、インダクタン
ス素子3の上方にこれと平行に延びるように支持
されている。
コンデンサ12の容量電極14と固定接点8
は、第4図に示すように、容量電極14に接続さ
れたリード線16を、上述のリード線2aととも
に固定接点8に半田づけして行われている。すな
わち固定接点8はコイル2のリード線2aとコン
デンサ12のリード線16の中継機能を有し、端
子板6が中継手段としての中継基板となつてい
る。このように、インダクタンス素子3とコンデ
ンサ12が組み合わされて集中定数型の遅延線が
構成されている。
筐体5の底部には、入出力端子17,18およ
び入出力アース端子19,20が植設されてい
る。
入出力アース端子19,20には支持板15が
接続され、出力端子18には固定接点列9におい
て一方の端の固定接点8が接続されている。
筐体5の開口部には、これを塞ぐように入力端
子17に接続された導電板21が取りつけられて
いる。導電板21には固定接点列9に向けた凹部
22が、固定接点列9に沿つて形成されている。
凹部22と固定接点列9の間には、固定接点列
9に沿つて凹部22に形成された摺動溝23から
上部を突出させるようにしてばねホルダ24が配
置されている。
このばねホルダ24内には、弓型に湾曲加工さ
れた摺動ばね25が収納されている。この摺動ば
ね25は、端部を導電板21に摺動自在に接触さ
れるとともに、湾曲膨出成形された可動接点26
を固定接点列9における個々の固定接点8と、隣
合う固定接点8双方に弾性的に接触されるように
なつており、可動接触手段を構成している。
ばねホルダ24の上部に取りつけたつまみ27
を、摺動溝23に沿つて移動させるならば、摺動
ばね25はその弾性変形力による付勢力を伴いな
がら、個々の固定接点8と可動接点26との単接
触と、隣合う双方の固定接点8と可動接点26と
の複接触を繰り返しながら固定接点列9上を移動
する。
従つて、入力端子17は、導電板21、摺動ば
ね25および可動接点26を経て任意の固定接点
8に接続される。
なお、可動接点26は固定接点8に対し付勢さ
れているので、ばねホルダ24の移動に伴つて、
固定接点8間および固定接点8における切込み溝
11間に落ち込みを繰り返す。そのためクリツク
音等の操作感が得られ、可動接点26による固定
接点8との接触も確実となる。
このように構成された可変遅延線は、隣合うコ
イル2の接続点からのリード線2aおよびコンデ
ンサ12の容量電極14からのリード線16が、
端子板6に設けられた固定接点8を介して接続さ
れるので、可変遅延線の形状を小型化しても、リ
ード線2a,16の扱いが簡単となり、リード線
2a,16間の短絡も生じにくく、生産性および
品質が向上する。
次に、本考案の可変遅延線の動作を等価回路図
を用いて簡単に考察する。
第3図は、第1図に示す可変遅延線を外部回路
を含めて示す等価回路図であり、実線で示す可動
接点26は複接触状態を、破線で示す可動接点2
6は単接触状態を示している。
第1図に示す可変遅延線は、第3図に示すよう
に、複数のインダクタンスLと容量Cのコンデン
サとが交互に梯子型に接続され、隣合う区間のイ
ンダクタンスL間には結合係数aが存在する誘導
m型構成で示される。
そして、1区間における遅延時間tdは、 td=√(1+2)・ …(1) となり、特性インピーダンスRoは、 となる。
また、出力端子18,20間には終端抵抗Ro
が接続され、インダクタンス素子3のもう一方の
端とアース間にも抵抗Roが接続されている(第
1図では図示省略)。パルス信号源PGは、出力イ
ンピーダンスRo/2とし、入力端子17,19
間に接続される。
パルス信号源PGからの入力信号は導電板21
や摺動ばね25等を経て固定接点8に入力され、
入力点から左右双方へエネルギーが2等分されて
伝播する。すなわち、右側へ伝播した信号は、1
区間分の遅延時間tdを入力点から右側にある区間
数倍した遅延時間後に出力端子18,20に出力
され、負荷としての終端抵抗Roで吸収される。
従つて、第1図に示すつまみ27を移動して可
動接点26をスライドさせれば、出力端子18,
20からの出力信号の遅延時間を変化できる。
一方、遅延線の左側へ伝播した信号も、入力点
から左側にある区間数倍した遅延時間後に筐体5
内の抵抗Roで消費される。
この場合、複接触動作にあつては、短絡された
インダクタンスLに隣合うインダクタンスLは相
互誘導が片方しかないことになるので、遅延線素
子としてのインダクタンスLの値が各々L(1+
a)となる。
通常、インダクタンスL間の結合係数aは0.15
程度に選定するのが好ましく、この区間の遅延時
間および特性インピーダンスRoは前記(2)式に比
べ7%程度低くなるが、遅延時間の可変機能には
全く関係しない。
単接触においては、可動接点26によつてイン
ダクタンスLが短絡されず、隣合う左右のインダ
クタンスL間が−aの結合係数で結合することと
なり、各々がさらに隣りのインダクタンスLと結
合係数+aで結合しているので、各々のインダク
タンスの値は、L(1+a−a)=Lとなり、上述
の複接触時に比較してその値が低下する。
そのため単接触にあつては、複接触に比べ単接
触点におけるコンデンサの容量が1/2、インダ
クタンスが1/(1+a)に低下するので、複接
触よりも遅延時間が約0.3td短くなる。
従つて、単接触を繰り返して得られる遅延時間
の変化td、2td……よりも、さらに細かな段階的
変化が実現可能となる。
本考案は、幅3mm、厚さ0.4mm、長さ16mmの断
面長方形の非磁性体ボビン1に、直径0.07mmのポ
リウレタン被覆銅線を1区間の巻数が9ターン、
隣合う区間の巻数とのピツチが0.07mm、計20区間
のインダクタンス素子3を形成し、各区間の容量
Cを10pFとするとともに結合係数aを0.15に選定
して実験した。
その結果、1区間当たり遅延時間tdが1nSで計
20nS、特性インピーダンスRoが100Ωの遅延線を
収納した可変遅延線が得られ、単接触の位置では
1nS、2nS……20nS、複接触の位置では略0.3nS、
1.3nS、2.3nS……19.3nSが得られた。
上述の実施例においては、コイル2の接続点か
らのリード線2aおよびコンデンサ12の容量電
極14からのリード線16を固定接点8の端部に
接続したが、本考案にあつてはこれに限定される
ことなく、各固定接点8においてはいずれの個所
に接続してもよく、要はリード線2a,16の接
続可能な形状に形成し、各リード線2a,16を
接続すれば本考案の目的達成が可能である。
また、インダクタンス素子3におけるコイル2
は、導線を単層ソレノイド状に巻いて形成した
が、スパイラル巻線、多層巻線を用いることも可
能であり、ボビンも必須のものではない。また、
例えばフエライトドラムコアに巻線を施し、巻線
の途中からタツプを引出してコンデンサを接続し
た遅延線ユニツトを、複数縦続接続した誘導m型
の遅延線においても実施できる。
さらに、可動接触手段も、個々の固定接点との
単接触と隣合う固定接点の複接触を交互に繰り返
して摺動するものであればよい。
以上説明したように本考案は、隣合うコイルの
接続点からのリード線およびコンデンサの容量電
極からのリード線が、端子板に設けられた固定接
点を介して接続されるので、可変遅延線の形状を
小型化しても、各リード線の扱いが簡単となり、
リード線間の短絡も生じにくい。
そのため、生産性および品質が向上し、コスト
を低く抑えることができる。
【図面の簡単な説明】
第1図および第2図は本考案の一実施例を示す
正面断面図および側面断面図、第3図は第1図に
示す可変遅延線の等価回路図、第4図は第1図に
示す端子板付近を示す部分斜視図である。 1……非磁性板ボビン、2……コイル、2a…
…リード線、3……インダクタンス素子、5……
筐体、6……端子板(接続中継手段)、8……固
定接点、10……凹凸部(V字形の切込み)、1
6……リード線、21……導電板、24……ばね
ホルダ、25……可動接触手段(摺動ばね)、2
6……可動接触手段(可動接点)。

Claims (1)

    【実用新案登録請求の範囲】
  1. 導体を巻いてなるコイルを複数所定のピツチで
    直列接続し、端子板に形成された複数の固定接点
    に前記コイルのうち隣合うコイルの接続点をリー
    ド線にて接続し、前記接続点とアース間にコンデ
    ンサを接続し、前記固定接点のうち個々の固定接
    点との単接触および隣合う固定接点相互の複接触
    を交互に繰り返して移動する可動接触手段を配置
    しなる可変遅延線において、前記接続点からの前
    記リード線および前記コンデンサに接続されたリ
    ード線を前記固定接点に接続し、前記端子板を前
    記コイルの接続点と前記コンデンサの接続中継手
    段としてなることを特徴とする可変遅延線。
JP4999983U 1983-04-04 1983-04-04 可変遅延線 Granted JPS59157325U (ja)

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JP4999983U JPS59157325U (ja) 1983-04-04 1983-04-04 可変遅延線

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JP4999983U JPS59157325U (ja) 1983-04-04 1983-04-04 可変遅延線

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JPS59157325U JPS59157325U (ja) 1984-10-22
JPH028429Y2 true JPH028429Y2 (ja) 1990-02-28

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