JPH0238012B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はインダクタンス素子とコンデンサを梯
子状に接続してなる電磁遅延線に係り、主に高速
の立上がり特性の得られる電磁遅延線に関する。

〔従来技術とその問題点〕

従来、この種の電磁遅延線としては、第１図お
よび第２図に示すように、非磁性体製のボビン１
に導体２を単層ソレノイド状に複数回スペース巻
きしてインダクタンス素子３を形成し、その導体
２の１ターン毎に並列コンデンサ素子Ｃを接続し
て梯子状に構成してなるものがある。

このような電磁遅延線は、超高周波帯において
も良好な遅延特性を得ることが可能である。

もつとも、このように構成された電磁遅延線で
は、超高周波帯において良好な遅延特性を得るた
めに、より微細な加工をすることによつて特性の
維持向上が可能であるが、現実には微細加工をす
るにもコストや作り易さの観点から限界が生じる
場合がある。

本発明は、鋭意研究の結果、微細加工精度を上
げることなく構成要素の寸法等をそのままに、主
に立上がり特性を向上させることの可能な構成を
工夫した。

〔発明の目的〕

本発明はこのような状況の下になされたもの
で、上述した電磁遅延線にさらに改良を加え、イ
ンダクタンス素子の構成例えばターン数をそのま
まに、更に超高速のパルス応答出力が得られる構
成の簡単な電磁遅延線の提供を目的とする。

〔発明の構成と効果〕

この目的を達成するために本発明は、非磁性体
性の棒状ボビンに導体を単層ソレノイド状にスペ
ース巻きしてインダクタンス素子を形成し、前記
導体の１ターン毎に並列コンデンサ素子を梯子状
に接続して複数区間を形成した電磁遅延線におい
て、前記導体の１ターン分の並列コンデンサ容量
分を分割して前記１ターンを複数区間に分割する
ように複数の並列コンデンサ素子を分割接続して
なるものである。

このような構成によれば、１ターンを１区間と
する電磁遅延線におけるインダクタンス素子のタ
ーン数を増加させてその区間を増加させることな
く、接続される並列コンデンサ素子の容量値を分
割して１ターン当たりの区間数を増加させること
により、遮断周波数が極めて高くなる。

そのため、所定の立上がり領域における立上が
り時間を極めて小さくすることが可能となり、超
高速のパルス応答出力を得ることができる。

〔発明の実施例〕

以下本発明の詳細を説明する。なお、従来例と
共通する部分には同一の符号を示す。

第３図および第４図は本発明の電磁遅延線の一
実施例を示す正面図および側面図である。

両図において、幅方向の寸法Ｗ（以下Ｗという）
が厚み方向の寸法Ｔ（以下Ｔという）に対して十
分大きな棒状の非磁性体製ボビン１には、導体２
が複数ターン単層ソレノイド状にスペース巻きさ
れ、インダクタンス素子３が形成されている。

なお、ＷおよびＴは、正確には対向する導体２
の中心間の距離である。

インダクタンス素子３において、ボビン１の両
側面すなわちＴ側双方の導体２とアース間には
各々並列コンデンサ素子Ｃが接続され、導体２の
１ターン当たり２個の並列コンデンサ素子Ｃが梯
子状に接続された電磁遅延線が構成されている。

そのため、この電磁遅延線は、インダクタンス
素子３の１ターン当たり２区間を有する構成とな
つている。

第５図はこのように構成された電磁遅延線の等
価回路図、符号Ｌは１区間当たりのインダクタン
ス、符号ａ１は隣合う区間相互の結合係数、符号
ａ２は１つおいた区間相互の結合係数、符号an
はｎ−１個おいた区間相互の結合係数を示してい
る。

次に、このような本発明の電磁遅延線を詳細に
検討する。

上述したボビン１はＷがＴに比べて十分大きい
ので、電磁遅延線においてＷ側の導体２間の結合
によつて結合係数ａ１，……anが決定されると
考えてよい。

第６図はこの結合関係を示す図である。同図
中、例えば、左上端の導体２に着目し、この導体
２と他の導体２間の結合係数をk1、k2、k3、…
…k2n−１、k2n、k2n＋１……とすると、奇数
番目の導体２間では電流が互いに逆方向となるで
負の結合となり、偶数番目の導体２間では電流が
互いに順方向となつて正の結合となる。

そのため、a1＝−k1、a2＝k2、a3＝−k3……
a2n−１＝−k2n−１、a2n＝k2n、……となる。

一般に、電磁遅延線にあつては結合係数ａ１お
よびａ３が正の結合でａ２が負の結合、すなわち
奇数番目が正で偶数番目が負であることが好まし
いとされている。

従つて、上述した実施例に示す電磁遅延線にあ
つては、結合係数を見る限り符号が逆構成となる
ので、第１図に示す構成の電磁遅延線すなわち１
ターンで１区間構成の電磁遅延線において同数の
区間を構成すれば、遅延特性例えば遅延時間tdと
立上がり時間trの比（以下td／trという）が劣る
こととなる。

しかし、上述した本発明の構成は、第１図に示
す電磁遅延線と同様な構成のインダクタンス素子
３を用いてコンデンサＣの接続方法を工夫し、区
間数を増加させると、td／trが良好となることが
分かつた。

本発明者の実験によれば、直径0.4mmの錫メツ
キ銅線を、Ｐ＝７mm、Ｔ＝6.4mm、Ｗ＝45mmで10
ターン巻いたインダクタンス素子３を形成し、１
ターン当たり20pFの並列コンデンサ素子Ｃを２
個づつ接続すると、20区間構成で全体として特性
インピーダンス47.5Ω、遅延時間td＝19nsの電磁
遅延線を得ることができた。

そして、パルス応答出力波形としては、第７図
Ｂに示すようなものが測定された。これによれ
ば、立上がり領域における10〜90％間の立上がり
時間trがtr＝2.3nsであり、td／tr＝8.26となる。

これに対して第１図に示す電磁遅延線にあつて
は、上述した実験例と同様な構成のインダクタン
ス素子３を用いて１ターン当たり40pFの並列コ
ンデンサ素子Ｃを１個づつ接続して10区間を構成
すると、パルス応答出力波形が第７図Ａに示すよ
うになり、特性インピーダンス50Ω、遅延時間td
＝20nsの特性が得られ、10〜90％間の立上がり時
間trがtr＝4nsとなり、td／tr＝５となる。

すなわち、第１図と同様に構成したインダクタ
ンス素子３を用いても、本発明の電磁遅延線のよ
うに１ターン当たりの区間数を増加させると、極
めて速い立上がり特性を得ることができる。

このように速い立上がり時間の得られる理由と
して、第３図および第４図に示す構成の電磁遅延
線に係る理論的な解析を行つてみると、遅延特性
が平坦ではなくなり、通過帯域内では低周波域に
対して中間の周波数域から高周波域に向かつて遅
延時間が減少する傾向が見られる反面、遮断周波
数が大幅に増加し、この遮断周波数の延びが、第
５図Ｂのような超高速のパルス応答出力をもたら
す。

そして、このような超高速のパルス応答出力
は、高速のパルス回路に使用する場合に非常に有
効である。

第８図は本発明の他の実施例を示すもので、上
述した実験例と同様な構成のインダクタンス素子
３を用い、ボビン１のＷ側およびＴ側各々におい
て10pFの並列コンデンサ素子Ｃを４個導体２に
接続し、１ターン当たり４区間を形成して計40区
間の電磁遅延線を構成したものである。

この構成においては、パルス応答波形が第７図
Ｃのようになり、特性インピーダンスが46.5Ω、
遅延時間tdが18.6nsとなり、立上がり部に段が発
生する関係から、立上がり時間trを20〜80％間で
測定しなければならないものの、1.67nsと非常に
高速となる。

一般に、高速パルス回路においては、電磁遅延
線を使用する場合、電磁遅延線からのパルス出力
波形でECL等の高速ICを駆動することが多い。

その場合の立上がり時間trは、20〜80％間の値
が問題とされる場合が多く、上述した第８図に示
す構成の電磁遅延線は、立上がり時間trにおける
20〜80％間が高速であれば、実用上差支えないば
かりか、超高速のパルス応答出力を得ることがで
きる。

もつとも、10〜90％間の値を重視する場合で
は、第８図に示す構成の電磁遅延線は適切ではな
いので、第３図に示す構成が有用である。

第９図および第１０図は上述した第３図の電磁
遅延線に係る具体的構成を示す実施例である。

偏平なボビン１に導体２を複数ターン単層ソレ
ノイド状にスペース巻きしてインダクタンス素子
３を形成し、一方の主面に接地電極４を形成した
誘電体板５の他方の主面に導体２と同ピツチの容
量電極６を形成してなる複合コンデンサ７を、ボ
ビン１の両側にて容量電極６と導体２を接続して
構成したものである。

このように構成された電磁遅延線は、上述した
ように超高速のパルス応答出力が得られるし、構
成が単純で小型化が可能となる。

第１１図〜第１３図は本発明のさらに他の実施
例を示す側面図である。

すなわち、偏平なボビン１を折り曲げて横断面
Ｖ字型（第１１図）、コ字型（第１２図）もしく
はコ字状を連続的に折り返した形状（第１３図）
等にして形状の小型化を図つたものである。

このような構成のボビン１を用いると、上述の
断面長方形のボビン１ではＷが大き過ぎる寸法に
なる場合、Ｗ方向のボビン寸法を小さくできる。

なお、第１３図は、幅の広いボビン１を上述し
た同じ構成の寸法てあつても１ターンを４区間に
してより小型化する一方、さらに、コ字状を連続
的に折り返して、この点からも第１１図および第
１２図のものよりインダクタンス素子３を等価的
に小型化したものである。

また、第１１図に示すように、別の接地導体８
の上に複合コンデンサ７の接地電極４を接続し、
この複合コンデンサ７上にインダクタンス素子３
を載置すると、全体を安定した構造にすることが
できる。

そして、上述の実施例においては、Ｗ＞Ｔの関
係を有するボビン１を用いた例を説明したが、本
発明はボビン１がＷ＝Ｔの関係を有する断面正方
形のものや、断面円形もしくは楕円形のボビンを
用いることが可能である。インダクタンス素子３
も、１ターン当たりの区間の数が２区間以上あれ
ば本発明の目的達成が可能であり、並列コンデン
サ素子Ｃの接続を変更して用途に応じて任意に選
定すればよい。

さらに、上述した第３図の実施例では並列コン
デンサ素子Ｃをボビン１のＴ側に接続したが、Ｗ
側に接続することも可能である。

また、本発明は、インダクタンス素子３が第１
図の電磁遅延線と同じターン数構成である場合、
並列コンデンサ素子Ｃを分割することによつて区
間数を増加させるが、このような並列コンデンサ
素子Ｃは、第９図および第１０図に示すように、
例えば、広いセラミツク誘電体板５の一方の面に
導体２のピツチＰと同ピツチの帯状の容量電極６
を形成し、また対向する面に全面接地電極４を印
刷、焼成し、それを容量に応じた一定の幅に切断
することによて形成する等して、安価かつ容易に
得られる。

しかも、並列コンデンサ素子Ｃは分割しても１
ターン当たりの容量値が同じであるので、切断の
数を増すことで容易に容量を分割可能であり、コ
ストを低く抑えることができる。

なお、第９図〜第１３図の実施例において導体
２は、断面円形のものを用いてもよいが、銅箔を
エツチング等して導体条等としてもよいことは言
うまでもない。

以上説明したように本発明は、非磁性体性の棒
状ボビンに導体を単層ソレノイド状にスペース巻
きしたインダクタンス素子を形成し、その導体の
１ターンを複数区間に分割するように１ターン分
の並列コンデンサ素子を分割接続したので、遮断
周波数を高くすることが可能となる。

そのため、インダクタンス素子の構成、特にタ
ーン数や寸法をそのままにしてターン数やピツチ
等を変えるような微細加工をしなくても区間が増
加し、立上がり時間が極めて小さくなり、td／tr
が良好な値となつて超高速のパルス応答出力を得
ることができるし、同じ外観で主に立上がり特性
を著しく向上させることができる。

【図面の簡単な説明】

第１図および第２図は本発明の参考となる電磁
遅延線を示す正面図および側面図、第３図および
第４図は本発明の電磁遅延線の一実施例を示す正
面図および側面図、第５図は第３図に示す電磁遅
延線の等価回路図、第６図は第３図の電磁遅延線
の結合関係を示す図、第７図は電磁遅延線の示す
波形図、第８図は本発明の他の実施例を示す側面
図、第９図および第１０図は第３図の電磁遅延線
の具体的構成を示す正面図および側面図、第１１
図〜第１３図は本発明のさらに他の実施例を示す
側面図である。 １……ボビン、２……導体、３……インダクタ
ンス素子、４……接地電極、５……誘電体板、６
……容量電極、７……複合コンデンサ、Ｃ……並
列コンデンサ素子。

Claims (1)

1. 【特許請求の範囲】 １ 非磁性体性の棒状ボビンに導体を単層ソレノ
   イド状にスペース巻きしてインダクタンス素子を
   形成し、前記導体の１ターン毎に並列コンデンサ
   素子を梯子状に接続して複数区間を形成した電磁
   遅延線において、 前記導体の１ターン分の並列コンデンサ容量分
   を分割して前記１ターンを複数区間に分割するよ
   うに複数の並列コンデンサ素子を分割接続してな
   ることを特徴とする電磁遅延線。