JPH0211169B2 - - Google Patents

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明はインダクタンス素子とコンデンサを組
み合わせた電磁遅延線に係り、特に、超高周波で
の使用に適する超小型で超高速の電磁遅延線に関
する。

〔従来技術とその問題点〕

この種の電磁遅延線としては、第１図および第
２図に示す構成のものがある。

すなわち、偏平な棒状のボビン１に導線２を所
定のピツチＰ（以下単にＰという）で単層ソレノ
イド状にスペース巻きしてインダクタンス素子３
を形成し、細長い誘電体板４の主面にアース電極
５を設けるとともに対向主面に前記導線２と同ピ
ツチで容量電極６を設けてコンデンサ素子Ｃを形
成し、その容量電極６と導線２とを接続して複数
区間を有する電磁型に構成したものである。

なお、両図において符号Ｗはボビン１の断面長
辺方向における電流の向きが異なる導線２中心間
の距離（以下単にＷという）であり、符号Ｔは断
面短辺方向における電流の向きが異なる導線２中
心間の距離（以下単にＴという）を示している。

このように構成された電磁遅延線は、Ｗに対し
てＰとＴの寸法を小さくするとともに、それらＰ
とＴの寸法を比較的に近い寸法に選定することに
より、インダクタンス素子３における区間相互間
の望ましい結合係数を得ることが可能となつて、
遅延特性の良好なものを得ることができる。

ところが、電磁遅延線において超小型で超高速
のものを実現しようとする場合には、導線２の捲
線密度を向上させてＰの寸法を小さくするととも
に、Ｔの寸法も小さくする必要がある。

しかしながら、インダクタンス素子３の損失を
抑えて超高速性を保つために導線２の断面積を小
さくできないので、Ｔの寸法を小さくするために
はボビン１の厚みを極端に薄くしなければならな
いが、それにも限度がある。

そのため、ＰとＴの寸法を共に小さくして超小
型および超高速の電磁遅延線を実現するには限界
がある。

〔発明の目的〕

本発明はこのような状況の下になされたもの
で、インダクタンス素子における上述したＰとＴ
に相当する寸法を共に小さくすることが可能で、
超小型化および超高速化の可能な、そして構造の
簡単な電磁遅延線の提供を目的とする。

〔発明の構成と効果〕

この目的を達成するために本発明は、折れ曲が
り線路からなるインダクタンス素子と、前記折れ
曲がり線路とアース間に接続されたコンデンサと
を具備してなる電磁遅線において、前記折れ曲が
り線路のうち前記インダクタンス素子の仮想軸線
に交わる線路が、第１の線路と、この第１の線路
の厚みと異なる厚みを有する第２の線路とを規則
的に繰り返し配置してなるとともに、前記第１の
線路の中心を通る第１の仮想中心線と異なる第２
の仮想中心線上に前記第２の線路の中心を位置さ
せてなるものである。

このような本発明の構成によれば、ボビンを省
略して略平面的に形成されたインダクタンス素子
は、第１の線路とこの第１の線路の厚みと異なる
第２の線路の各中心位置がずれているので、ボビ
ンに導線を巻いた構成と同様の効果を有する。

そして、第１および第２の線路の中心を通る仮
想中心線間の距離を適当に選択することにより、
第１図の電磁遅延線のＰおよびＴに相当する寸法
を小さくすることが可能である。

そのため、インダクタンス素子の望ましい結合
係数を確保し、かつ電磁遅延線の超小型化および
超高速化を図ることが極めて容易となる。

また、インダクタンス素子が平面的に構成可能
であるので、高い精度の微細加工も容易であり、
構造が簡単で量産性も良好である。

〔発明の実施例〕

以下本発明の詳細を説明する。

第３図および第４図は本発明の一実施例を示す
正面図および一部断面図である。

両図において、セラミツク等の誘電体からなり
偏平で細長い絶縁基板７の一主面（図中上面）に
は折れ曲がり線路８が形成され、インダクタンス
素子９が構成されている。

折れ曲がり線路８は、第１の線路１０およびこ
の第１の線路１０の厚みよりも薄い第２の線路１
１を、交互に配置して矩形状に折り返して形成さ
れており、さらにこれら第１および第２の各線路
１０，１１がインダクタンス素子９の仮想軸線、
すなわち図中横方向（矢符Ａ方向）と直交するよ
うに配置されている。

絶縁基板７における折れ曲がり線路８の形成さ
れた面に対向する主面（図中下面）には、仮想軸
線に沿いかつ前記第１および第２の線路１０，１
１の各端部１０ａ，１１ａを横切るような帯状の
アース電極１２が形成されている。

これら絶縁基板７、アース電極１２および線路
の一端部１０ａ，１１ａによつてインダクタンス
素子９に接続されたコンデンサC′が形成され、複
数区間を有する集中定数型の電磁遅延線が構成さ
れている。従つて、線路１０，１１の一端部１０
ａ，１１ａがコンデンサC′の容量電極として機能
している。

なお、第４図中符号Ｐは、例えば隣合う第１の
線路１０の中心間の間隔であり、上述した第１図
の電磁遅延線のピツチＰに相当する。

また、厚みの異なる第１および第２の線路１
０，１１は、例えば次のように電気成形法によつ
て簡単に形成できる。

すなわち、スパツタリングにより絶縁基板７の
上面に上述した第２の線路１１と同じ厚みを有す
る折れ曲がり線路を形成する。その後、絶縁基板
７上における折れ曲がり線路のない部分および折
れ曲がり線路中第２の線路１１に相当する位置の
導体双方にフオトレジスト層を形成してマスキン
グし、次いで電気成形によつて第１の線路１０に
相当する位置の導体の厚みを増大して所定の厚み
に成形する。

なお、電気成形法による場合には、必ずしも絶
縁基板７を用いる必要はなく、単なる導電板から
なる折れ曲がり線路のみを用いて所定の導体部分
を厚くすることも可能である。

このように構成された電磁遅延線においては、
第４図に示すように、第１の線路１０の各中心を
通る第１の仮想中心線としての直線Ｑ−Ｑと、第
１の線路１０の厚みより薄い第２の線路１１の各
中心を通る第２の仮想中心線としての直線Ｒ−Ｒ
を描くことができる。

そして、直線Ｑ−Ｑと直線Ｒ−Ｒの間には間隔
Ｔが生じる。この間隔Ｔは上述した第１図に示す
電磁遅延線のＴに相当し、インダクタンス素子９
は等価的にボビン１に導線２を巻いたものと同様
の効果が得られる。

しかも、Ｔは、第１図のようにボビン１を介し
て得られるものではなく、第１および第２の線路
１０，１１の厚みを適当に選択することになり、
任意に、特に微小に選定可能である。

そのため、第１および第２の線路１０，１１の
厚みをある程度確保しつつ、ＰおよびＴの寸法を
極めて小さくすることが可能となり、インダクタ
ンス素子９における区間相互の望ましい結合係数
が得られるうえ、超小型で良好な遅延特性例えば
超高速の立上がり特性を得ることができる。

第５図および第６図は本発明の電磁遅延線の別
の実施例を示すものである。

絶縁基板７の上面に、上述した第２の線路１１
の厚みと同じ厚みを有する折れ曲がり線路１３を
形成し、同ピツチで導電指１４を片持ち支持した
くし型導体１５のその導電指１４を、第６図に示
すように折れ曲がり線路１３の上に重ねて電気的
に接続し、導電指１４の基部をＳ−Ｓで切断して
支持部を分離し、第１の線路１０の厚みを第２の
線路１１の厚みよりも厚く形成したものである。

なお、コンデンサC′は上述した実施例と同様で
あるのでその図示を省略した。

第７図および第８図は更に本発明の他の実施例
を示すものである。

この実施例は、くし型導体１５における各導電
指１６の両端部を折り曲げて台形状に形成すると
ともに、その導電指１６を補助線路としてその折
り曲げた両端部を第５図に示すような折れ曲がり
線路１３における第１の線路１０に相当する位置
の導体に接続し、かつ両端部間において導体上に
導電指１６を間隔をおいて重ねてインダクタンス
素子９を形成し、このインダクタンス素子９を用
いて電磁遅延線を構成したものである。なお、こ
の実施例においてもコンデンサC′の図示は省略し
た。

このような構成のインダクタンス素子９にあつ
ては、第１の線路１０は、その中心が折れ曲がり
線路１３の導体と導電指１６間の中央に位置し、
この各中心を通る第１の仮想中心線としての直線
Ｑ−Ｑと、第２の線路１１の中心を通る第２の仮
想中心線としての直線Ｒ−Ｒとが描ける。そし
て、上述した実施例と同様にこの直線Ｑ−Ｑと直
線Ｒ−Ｒの間に間隔Ｔが成形される。

このような本発明においては、インダクタンス
素子９の第１の線路１０は、導体の厚みを導電材
料にて実質的に厚くする場合に限らず、補助導体
を間隔をおいて重ねて等価的に厚みを厚くして
も、本発明の目的の達成が可能である。

なお、本発明にあつては、矩形の折れ曲がり線
路８に限らず、じぐざぐ状の折れ曲がり線路で構
成することが可能であり、インダクタンス素子９
の仮想軸線と交わる第１および第２の線路１０，
１１の厚みを異ならせればよい。

さらに、本発明は、上述した実施例のように、
第１図に示す単純な単層ソレノイド状のインダク
タンス素子３を平面的に構成する例に限らず、
種々の構成にて実施可能である。

例えば、第９図および第１０図に示すように、
その隣合う区間相互間の対向面が交互に逆方向に
開広して対向するように導線２を単層ソレノイド
状にスペース巻きしたインダクタンス素子３を、
本発明に則してボビン１を用いず平面的に構成す
ることも可能である。

すなわち、電磁遅延線を構成するインダクタン
ス素子１７が、第１１図および第１２図に示すよ
うに、絶縁基板７の上面に、インダクタンス素子
１７の仮想軸線方向に第１および第２の線路１
８，１９を交互に２個づつ連続するように、かつ
第１および第２の線路１８，１９を交互に直列接
続するように折り曲げて形成されている。

さらに換言すれば、両図中左から右方向にむか
つて、第１の線路１８に続いて第２の線路１９が
折り曲げ形成され、この第２の線路１９に続いて
左方向に間隔Ｓでもつて戻すように第１の線路１
８が折り曲げ形成され、続いて、間隔Ｓ＋Ｇで右
方向に第２の線路１９が折り曲げ形成され、これ
らが繰り返して形成されている。

なお、第１および第２の線路１８，１９が交叉
する部分は、絶縁層２０によつて電気的に分離さ
れている。また、第１および第２の線路１８，１
９各々の一方の折り曲げ部は、等容量の容量電極
１８ａ，１９ａとなつてアース電極１２に対向し
てコンデンサC′が形成され、電磁遅延線が構成さ
れている。

この構成の電磁遅延線は、上述した電機成形法
によつて簡単に形成可能である。もつとも、第１
および第２の線路１８，１９が交叉する部分にあ
つては、第１若しくは第２の線路１８，１９の一
方を途中で切断分離させ、その間を他方の線路１
８，１９が通るように形成し、この交叉部にスパ
ツタリングによつて絶縁層を形成した後、第１の
線路１８を電気成形によつて厚みを厚くする工程
で、切断分離された線路１８，１９を接続すれば
完成する。

ところで従来、厚みの均一な折れ曲がり線路か
らなるインダクタンス素子にあつては、導体部の
長さの割にはインダクタンス値が小さくなりがち
であるが、本発明に用いるようなインダクタンス
素子９、すなわち第１の線路１０およびこの第１
の線路１０と異なる厚みを有する第２の線路１１
を組み合わせか折れ曲がり線路でインダクタンス
素子を構成すれば、インダクタンス値を高めるこ
とができる。

以上説明したように本発明の電磁遅延線は、第
１の線路と、この第１の線路の厚みと異なる厚み
を有する第２の線路とを規則的に繰り返し配置す
るとともに、前記第１の線路の中心を通る第１の
仮想中心線と異なる第２の仮想中心線上に前記第
２の線路の中心を位置したので、ボビンが省略さ
れ、第１および第２の線路の断面積を大きくした
ままＰおよびＴを共に極めて小さくすることが可
能となる。

そのため、超小型化および超高速化を達成する
ことが可能であり、精密な微細加工および量産性
が向上し、構造も簡単となる。

【図面の簡単な説明】

第１図および第２図は本発明の参考となる電磁
遅延線を示す正面図（一部断面で示す）および側
面図、第３図および第４図は本発明の電磁遅延線
の一実施例を示す正面図および一部断面図、第５
図および第６図は本発明の電磁遅延線の製造方法
の一例を示す斜視図、第７図および第８図は本発
明の他の実施例を示す要部斜視図および要部断面
図、第９図および第１０図は本発明の参考となる
別の電磁遅延線を示す正面図および平面図、第１
１図および第１２図は本発明のさらに他の実施例
を示す正面図および一部断面図である。 １……ボビン、２……導体（導線）、３，９，
１７……インダクタンス素子、４，７……絶縁基
板（誘電体板）、５，１２……アース電極、６，
１０ａ，１１ａ，１８ａ，１９ａ……容量電極、
８，１３……折れ曲がり線路、１０，１８……第
１の線路、１１，１９……第２の線路、１４，１
６……導電指、１５……くし型導体、２０……絶
縁層、Ｃ，C′……コンデンサ。

Claims (1)

1. 【特許請求の範囲】 １ 折れ曲がり線路からなるインダクタンス素子
   と、 前記折れ曲がり線路とアース間に接続されたコ
   ンデンサとを具備してなる電磁遅延線において、 前記折れ曲がり線路のうち前記インダクタンス
   素子の仮想軸線に交わる線路が、 第１の線路と、この第１の線路の厚みと異なる
   厚みを有する第２の線路とを規則的に繰り返し配
   置してなるとともに、前記第１の線路の中心を通
   る第１の仮想中心線と異なる第２の仮想中心線上
   に前記第２の線路の中心を位置させてなることを
   特徴とする電磁遅延線。 ２ 第１および第２の線路が、交互に形成されて
   なる特許請求の範囲第１項記載の電磁遅延線。 ３ 第１および第２の線路が、各々複数連続して
   形成されてなる特許請求の範囲第１項記載の電磁
   遅延線。 ４ 第１の線路が、インダクタンス素子の仮想軸
   線に交わる線路に補助線路を間隔をおいて重ねる
   とともにこの補助線路の両端部を前記線路に接続
   してなり、等価的に第１の線路の厚みを第２の線
   路の厚みより厚く形成した特許請求の範囲第１項
   〜第３項いずれか１項記載の電磁遅延線。