JPH06152303A - 超小型電磁遅延線 - Google Patents

Abstract

(57)【要約】 【目的】 複数のチップ状コンデンサを用いて超小型の
電磁遅延線が得られるようにする。 【構成】 接続基板３３は一方の端部に寄せて複数の接
続電極３５を有する。偏平なインダクタンス素子２５か
ら延びる両端２９ａ、２９ｂおよび複数のタップ３１を
接続電極３５に接続する。接続基板３３を介して複数の
チップ状コンデンサ３９をインダクタンス素子２５に梯
子状に接続する。しかも、隣合うチップ状コンデンサ３
９を接続電極３５に沿った２列に交互に分散配列した状
態で接続基板３３に固定する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集中定数型の超小型電磁
遅延線に係り、特に、同一の超小型形状を保ったまま小
さい遅延量から大きな遅延量までの広範囲の遅延量が得
られる電磁遅延線の改良に関する。

【０００２】

【従来の技術】一般的に集中定数型の電磁遅延線として
は、導線を巻いたインダクタンス素子に設けた複数のタ
ップに例えばチップ状コンデンサを梯子状に接続して複
数区間を有する構成が知られており、１０区間構成が標
準となっていた。この種の電磁遅延線の主要な用途とし
てコンピュータシステムにおけるクロックのスキュー調
整があるが、電磁遅延線はこのような用途に対して遅延
量に相当する周期のパルス信号を安定的に遅延できる特
性を有することが望まれる。例えば、遅延時間２０ｎｓ
の電磁遅延線は少なくとも５０ＭＨｚのパルス信号を安
定して遅延させることが望まれている。

【０００３】ところが、上述した電磁遅延線は、通過す
るパルス信号の周波数が遮断周波数に近づくに従って群
遅延特性が変動し、遅延時間も変動する。そのため、上
述した用途に対して１０区間構成の電磁遅延線では十分
ではなく、１５区間程度の構成にすることが望ましい。
しかし、１５区間構成の電磁遅延線では、少なくとも１
４個のチップ状コンデンサが必要であるし、隣合うチッ
プ状コンデンサどうしを接触させないように間隔を置い
て配置する必要があるから、大幅に小型化することが困
難であった。

【０００４】そこで、本出願人は米国特許第４，６４
９，３５６号に示すような電磁遅延線を提案した。この
電磁遅延線では、図４に示すように、長方形の中継基板
１の片面側において、入出力電極としての１対の第１の
中継電極３、５と、これら第１の中継電極３、５間に複
数の第２の中継電極７とが間隔をおいて形成され、細長
い偏平ボビン９に導線を複数区間分巻いたインダクタン
ス素子１１が形成されている。

【０００５】このインダクタンス素子１１の両端１１
ａ、１１ｂおよびタップ１１ｃが、中継基板１の片方の
長辺部分でそれら第１の中継電極３、５および第２の中
継電極７に半田付け接続され、第１の中継電極３、５間
に渡すようにして細長いコンデンサアレー１３が第１の
中継電極３、５および第２の中継電極７に半田付け接続
されている。さらに、第１の中継電極３、５が、中継基
板１におけるインダクタンス素子１１との反対の長辺部
分まで延されるとともに近傍に接地電極１５が形成さ
れ、接地電極１５とコンデンサアレー１３が接続片１７
で接続され、それら第１の中継電極３、５および接地電
極１５に入出力端子１９、２１および接地端子２３が接
続されている。

【０００６】そして、コンデンサアレー１３は、図５Ａ
に示すように、薄く細長い誘電体板１３ａの片面全体に
共通電極（図５Ａでは裏側に位置する）１３ｂを有し、
対向面には図４の第１の中継電極３、５および第２の中
継電極７の配置ピッチで複数の分割電極１３ｃを有して
おり、分割電極１３ｃを第１の中継電極３、５および第
２の中継電極７に重ねるようにして半田付け接続し、電
磁遅延線が構成されている。このコンデンサアレー１３
は、比誘電率１００又は２００で１辺の長さ２５ｍｍの
正方形のセラミック誘電体板を０．２ｍｍの厚さまで研
磨し、片面全体に銀ペーストを印刷するとともに対向面
には簾（縞）状模様を印刷して約８００℃で焼成し、図
５Ｂに示すように、片面全体に共通電極（図５Ｂでは裏
側に隠れる）１３ｄが形成され対向面には簾状の電極１
３ｅが形成された大型の誘電体板１３ｆを用意し、破線
のように電極１３ｅを横切って細長く切断して形成され
る。

【０００７】このような電磁遅延線では、インダクタン
ス素子１１の両端１１ａ、１１ｂおよびタップ１１ｃに
接続する個々のコンデンサを１個のアレー部品で実現す
るから、コンデンサアレー１３の分割電極１３ｃの配置
ピッチを０．７ｍｍ程度にすることにより、幅４．４ｍ
ｍ×長さ１１ｍｍの小型中継基板１を用いても例えば１
５区間程度の回路構成が容易に実現でき、高密度および
高性能化を図りながら以前の電磁遅延線の構成では得ら
れないような小型化が可能となった。また、図４の電磁
遅延線は、エポキシ樹脂で全体をコーティングして製品
化しても、厚みが最大でも２．５ｍｍ以内に抑えて薄く
できるから、ＩＣ等ととともに高密度配置できる。

【０００８】

【発明が解決しようとする課題】ところが、近年におけ
る電子機器の小型化に伴い、ＩＣ等の能動部品に限らず
抵抗、コンデンサ、インダクタ等の受動部品の超小型化
が進み、電磁遅延線についても一層の小型化が要請され
ている。しかも、回路基板の片面に電子部品を表面実装
して電子機器の組立効率を向上させるべく電子部品のチ
ップ化が進んでいるが、電磁遅延線も同様にチップ化が
望まれている。

【０００９】また、そのような超小型の電磁遅延線は、
同一寸法のまま遅延量の小さいものから遅延量の大きい
ものまで製品化する方が、使用面および製造面からも好
ましいと考えられている。この点、上述した図４の電磁
遅延線において、例えば幅４．４ｍｍ×長さ１１ｍｍの
中継基板１１を用いてチップ化すると、エポキシ樹脂等
でトランスファー成型して得られる製品は幅５．４ｍｍ
×長さ１３ｍｍ程度になり、電子機器の回路基板上では
広い面積を占めることになってチップ部品として小型化
が不十分である。

【００１０】さらに、上述した電磁遅延線は遅延量が比
較的少ない範囲では有効な構成であるが、特性インビー
ダンスが５０Ωの場合に遅延量は１５ｎｓ程度までが限
界で、例えば３０ｎｓの遅延量を得ることは困難であ
り、実現できる遅延量に限度があった。もし、より一層
の小型化を図りながらそのような遅延量を得ようとする
と、次のような問題点が生じることが分った。すなわ
ち、上述した比誘電率２００のセラミック誘電体板から
コンデンサアレー１３を形成しようとすると、その厚み
を０．０７ｍｍまで研磨しないと必要な容量が得られな
くなり、コンデンサアレー１３の生産工程で破損不良が
発生し易くなり、歩留りが極めて低下して殆ど実用化で
きない。

【００１１】もっとも、比誘電率がもっと大きい誘電体
を用いれば厚みも大きくできるが、このような誘電体は
一般に比誘電率が温度によって大きく変化するので、電
磁遅延線用のコンデンサアレー１３には向かない。他
方、小さい遅延量を得る場合には必要とされる容量も小
さくてよいので、従来の０．２ｍｍの誘電体板を使用し
てコンデンサーアレー１３を形成することも物理的には
可能であるが、次のような問題があることが分った。

【００１２】すなわち、超小型化のため、図５のコンデ
ンサーアレー１３も超小型化しつつ分割電極１３ｃの面
積を必要なだけ得るには、分割電極１３ｃ間の間隔を狭
めなければならず、間隔を狭くすると分割電極１３ｃ間
の電極間容量が急速に増加し、その電極間容量が遅延特
性に及ぼす影響を無視できなくなる。図６はこの関係を
説明するための電磁遅延線の等価回路であり、縦続接続
された複数のインダクタンスＬとこれに梯子状に接続さ
れた複数のコンデンサＣが示されており、隣接するイン
ダクタンスＬ間は相互インダクタンスＭで結合してい
る。

【００１３】このような回路において、インダクタンス
Ｌに並列に挿入するように形成される並列容量Ｃａと、
隣合う２つのインダクタンスＬの間に挿入するように形
成される橋絡容量Ｃｂを考えるとき、橋絡容量Ｃｂは遅
延特性の改善に寄与するが、並列容量Ｃａは遅延特性を
劣化させることが知られている。そして、上述した図４
の超小型電磁遅延線に用いる図５のコンデンサアレー１
３では、分割電極１３ｃ間の電極間容量がその並列容量
Ｃａに相当するものの、遅延特性の改善に寄与する橋絡
容量Ｃｂは特性に影響する値では殆ど存在しない。

【００１４】そのため、図４の超小型電磁遅延線をこの
構造のまま超小型化して１５区間構成としても期待した
特性が得難い。このような理由からも上述した構成では
超小型化が困難である。本発明はこのような状況の下に
なされたもので、従来、超小型かつ超高速の実現に適さ
ないと考えられていた複数のチップ状コンデンサを用い
て、同一の超小型形状を保ったまま小さい遅延量から大
きな遅延量までの広範囲の遅延量が得られる電磁遅延線
の提供を目的とするものである。

【００１５】

【課題を解決するための手段】このような課題を解決す
るために本発明は、接続基板の一辺側に複数の接続電極
を寄せて配列し、偏平なボビンに複数のタップを設けて
導線を巻くととも両端およびタップを同一方向へ導出さ
せたインダクタンス素子を形成し、それら両端およびタ
ップを接続基板の接続電極に接続し、その接続基板に載
置した複数のチップ状コンデンサをそれら接続電極を介
してそのインダクタンス素子に梯子状に接続するととも
に、それらチップ状コンデンサをそれら接続電極の配列
方向に沿って２列に交互に分散配列したものである。ま
た、本発明は、それら両端およびタップを折返してイン
ダクタンス素子を上記チップ状コンデンサ上に直接又は
間接的に重ねる構成も可能である。

【００１６】

【作用】このような手段を備えた本発明では、インダク
タンス素子に梯子状に接続された複数のチップ状コンデ
ンサが、接続電極の配列方向に沿って２列に交互に分散
配列されているから、多数のチップ状コンデンサを一列
状態に配列した構成に比べて配列長が短くなる。しか
も、インダクタンス素子における各タップ間のインダク
タンス分に並列に挿入されるように形成される並列容量
の中、チップ状コンデンサによるものは殆どなくなる一
方、隣合う２つのインダクタンス分の間に挿入されるよ
うに形成される橋絡容量は、超小型化をすればするほど
増加し、遅延特性の改善に一層寄与する。また、インダ
クタンス素子をチップ状コンデンサ上に重ねる構成で
は、チップ状コンデンサが平面的に分散配置されるか
ら、偏平なインダクタンス素子が広い範囲で支持され
る。

【００１７】

【実施例】以下本発明の実施例を図面を参照して説明す
る。図１および図２は本発明に係る超小型電磁遅延線の
一実施例を示す概略分解斜視図および概略平面図であ
る。図１および図２において、インダクタンス素子２５
は、偏平で細長い絶縁性ボビン２７に細い絶縁被覆導線
を単層ソレノイド状に多数ターン巻いてなるもので、一
端２９ａおよび他端２９ｂ、並びに所定のターン毎に形
成した複数のタップ３１を長手方向に沿った同じ縁部か
ら導出している。

【００１８】長方形状の接続基板３３は、片面側（図１
中の上面側）における長手方向に沿った一方の端部に、
インダクタンス素子２５の両端２９ａ、２９ｂおよび複
数のタップ３１が対応して接続された接続電極３５を、
それらとほぼ同ピッチで配列するように有している。図
１では見やすいように接続電極３５とインダクタンス素
子２５とは接続しない状態で図示している。接続電極３
５のうちの両側は両端２９ａ、２９ｂが接続される入力
電極３５ａおよび出力電極３５ｂとして機能し、スルー
ホール３７ａ、３７ｂを介して接続基板３３の裏面側ま
で延びている。入出力電極３５ａ、３５ｂに挟まれた接
続電極３５は中継電極３５ｃ、３５ｄとして機能し、接
続基板３３の同じ片面側を延びている。

【００１９】中継電極３５ｃ、３５ｄは交互に長さが変
っている。すなわち、中継電極３５ｃよりも中継電極３
５ｄの方が長く延び、この中継電極３５ｄは後述するチ
ップ状コンデンサ（図２では破線で示す）３９が接続可
能な間隔を置いて中継電極３５ｃと接地電極４１ａが平
面的に対向している。中継電極３５ｄは中継電極３５ｃ
に対応する接地電極４１ａの間をこれよりも長く延びて
おり、同様にチップ状コンデンサ３９の接続可能な間隔
を置いて中継電極３５ｄと接地電極４１ｂが平面的に対
向している。

【００２０】それら接地電極４１ａおよび４１ｂは共通
接地電極４１となって接続電極３５とは反対側の他方の
端部へ延びており、スルーホール３７ｃ、３７ｄを介し
て接続基板３３の裏面側に延びている。それら中継電極
３５ｃと接地電極４１ａ間および中継電極３５ｄと接地
電極４１ｂ間には従来公知のチップ状コンデンサ３９の
両端電極（図示せず）が半田付け接続されている。これ
によってチップ状コンデンサ３９がインダクタンス素子
２５に梯子状に接続された集中定数型の電磁遅延線が構
成されている。

【００２１】しかも、中継電極３５ｃと接地電極４１ａ
間に接続されたチップ状コンデンサ３９は中継電極３５
（中継電極３５ｃ、３５ｄ）に沿って配列されるととも
に、中継電極３５ｄと接地電極４１ｂ間に接続されたチ
ップ状コンデンサ３９は中継電極３５（中継電極３５
ｃ、３５ｄ）に沿って別の位置に配列されている。換言
すれば、交互に配列された中継電極３５ｃ、３５ｄに接
続されたチップ状コンデンサ３９は接続電極３５に沿っ
て２列に交互に分散配列されている。

【００２２】そして、インダクタンス素子２５は、図３
に示すように、両端２９ａ、２９ｂおよび複数のタップ
３１を折返すように曲げてチップ状コンデンサ３９上に
エポキシ樹脂ペレットシート（図示せず）を介して重ね
られ、加熱した状態でチップ状コンデンサ３９に圧着さ
れている。接続基板３３の裏面側には、図示しないリー
ドフレームから打抜き等によって形成された入出力端子
４３、４５および接地端子４７がボンディング用の銀ペ
ーストを介して重ねられ、入力電極３５ａおよび出力電
極３５ｂや共通接地電極４１と接続されている。

【００２３】なお、実際の組立工程は、チップ状コンデ
ンサ３９が半田付け固定された接続基板３３にインダク
タンス素子２５を半田付け接続し、その後で接続基板３
３をリードフレームに固定してからトランスファー成型
し、図示しない枠部を切断して完成する。図３中の符号
４９はモールド部である。このように構成された超小型
電磁遅延線は、インダクタンス素子２５に梯子状に接続
した複数のチップ状コンデンサ３９を２列に交互に分散
配列したから、それらチップ状コンデンサ３９を一列状
態に配列した従来構成に比べて配列長が短くなり、チッ
プ状コンデンサ３９の配置ピッチを狭くできる。

【００２４】そのため、インダクタンス素子２５や接続
基板３３の長手方向の寸法を大幅に小さくできる。さら
に、上述した図６で説明したように、電磁遅延線の等価
回路を考えるとき、隣合う区間のチップ状コンデンサ３
９の電極が近接して対面せず、一つ置いた区間のチップ
状コンデンサ３９の電極が互いに近接対面するので、チ
ップ状コンデンサ３９による並列容量Ｃａは殆どなく、
代って橋絡容量Ｃｂが発生する。

【００２５】しかも、電磁遅延線を超小型化するに従っ
てチップ状コンデンサ３９の電極間距離が小さくなって
橋絡容量Ｃｂを増加させるから、一層遅延特性の改善に
寄与する。また、２列に分散配列したチップ状コンデン
サ３９上にインダクタンス素子２５を重ねたから、チッ
プ状コンデンサ３９が１列状態で配列された従来例に比
べてインダクタンス素子２５が広い範囲で支持されて接
続基板３３と並行に載置され易く、チップ状コンデンサ
とインダスタンス素子間の位置的な関係が安定し、従っ
てそれらの間で発生する分布容量も安定するので、超高
速領域における遅延特性が安定する。

【００２６】さらに、接続基板３３に対してインダクタ
ンス素子２５が少しでも傾くと、接続基板３３とインダ
クタンス素子２５を含めた厚み寸法が見掛け上大きくな
ってしまうが、上述した構成のように２列に分散配列し
たチップ状コンデンサ３９上にインダクタンス素子２５
を重ねると、均一かつ薄型化を達成できる。これに対し
て従来のように１列状態の配列構成ではインダクタンス
素子２５が傾き易く、厚み寸法が見掛け上大きくなって
好ましくない。

【００２７】本発明者の実験によれば、厚み０．２５ｍ
ｍ、幅４ｍｍ、長さ９ｍｍの偏平なボビン２７に線径
０．０６ｍｍの絶縁被覆導線を１区間当り７ターン巻線
するとともにピッチ０．５７ｍｍ毎にタップ３１を引出
して１５区間構成のインダクタンス素子２５を形成し、
長さ９．３ｍｍ、幅４．６ｍｍの接続基板３３を形成
し、インダクタンス素子２５の両端２９ａ、２９ｂおよ
びタップ３１を接続電極３５に接続してインダクタンス
素子２５を重ね、接続基板３３上に１４個のチップ状コ
ンデンサ（４７ｐＦ）３９を０．５５ｍｍの配列ピッチ
で固定して電磁遅延線を構成すると、特性インピーダン
ス５０Ωで遅延量３０ｎｓとなった。

【００２８】このように、チップ状コンデンサ３９の配
列ピッチが大幅に狭くなるうえ、接続基板３３における
長手方向寸法も大幅に小さくすることが可能となった。
しかも、１５区間で高密度構成にしながらトランスファ
ーモールドされた外形寸法は、長さ１０ｍｍ、幅５．６
ｍｍ、高さ３ｍｍと非常に小型となり、チップ状コンデ
ンサを使用した従来構成では実現できないサイズが得ら
れるし、超高速特性も確保できる。

【００２９】この点、従来の電磁遅延線のように一列状
態でチップ状コンデンサを配列した場合、隣合うチップ
状コンデンサどうしが組立て工程で半田ブリッジしない
ように約１．１ｍｍの配列ピッチが必要であり、この配
列ピッチで１４個のチップ状コンデンサを固定して１５
区間構成の電磁遅延線を構成すると、接続基板の長さ寸
法が約１８ｍｍとなって大型化するし、並列容量Ｃａに
よる遅延特性の劣化も避けられない。ところで、本発明
においては、必ずしもチップ状コンデンサ３９上にイン
ダクタンス素子２５を重ねる必要はなく、接続基板３３
からインダクタンス素子２５を突出させたような状態で
モールドして製品化することも可能である。

【００３０】しかも、インダクタンス素子２５をチップ
状コンデンサ３９上に重ねる構成では、エポキシ樹脂シ
ートを介して固定する構成に限らず、直接インダクタン
ス素子２５をチップ状コンデンサ３９上に重ね、全体を
モールド成型しても良い。さらに、インダクタンス素子
２５をチップ状コンデンサ３９上に安定して位置させる
ためのエポキシ樹脂ペレットシートとして、粉末状の誘
電体セラミックを混入配合しかつその厚みを適当に選択
したものを用いると、加熱、加圧した時、エポキシ樹脂
ペレットシートが軟化溶融してチップ状コンデンサ３９
間を埋めるので、上述した橋絡容量Ｃｂを増加させる効
果が加わる。

【００３１】なお、上述した本発明の超小型電磁遅延線
では、遅延量を大きくする必要がある場合にはボビン２
７の幅を広くすればよいであろう。さらに本発明は、表
面実装型ばかりでなく、図４のようなＳＩＰ（シングル
・インライン・パッケージ）に適用しても一層の小型化
を図ることができる等、広く適用可能である。上述した
本発明の超小型電磁遅延線では、実際の組立工程におい
て電気的特性を検査する場合、チップ状コンデンサ３９
が固定された接続基板３３にインダクタンス素子２５を
半田付けした状態で実施すると良い。リードフレームに
接続基板３３を固定してから検査すると、リードフレー
ムでは枠部によって全体の端子が連結されているから、
電気的特性の検査ができない。

【００３２】

【発明の効果】以上説明したように本発明の超小型電磁
遅延線では、接続基板に形成した接続電極を介してイン
ダクタンス素子に梯子状に接続する複数のチップ状コン
デンサを、接続基板上においてそれら接続電極の配列方
向に沿って２列に交互に分散配列したから、多数のチッ
プ状コンデンサを一列状態に配列した構成に比べて短く
配列できるし、インダクタンス素子に挿入するよう形成
される並列容量に代って橋絡容量が発生する。そのた
め、小型かつ超高速の実現に適さないと考えられていた
複数のチップ状コンデンサを用いても超小型の電磁遅延
線が得られるし、超小型によって一層の遅延特性改善を
図ることができるうえ、超小型にして同一寸法を保った
まま小さい遅延量から大きな遅延量までの広範囲の遅延
量が得られる。また、インダクタンス素子をチップ状コ
ンデンサ上に直列又は間接的に重ねる構成では、インダ
クタンス素子が接続基板に並行に載置され、特性の安定
および薄型化に寄与する。

【図面の簡単な説明】

【図１】本発明に係る超小型電磁遅延線の一実施例を示
す概略分解斜視図である。

【図２】図１の超小型電磁遅延線の概略平面図である。

【図３】図１の超小型電磁遅延線の概略側面図である。

【図４】本発明の参考となる超小型電磁遅延線の概略斜
視図である。

【図５】図４の超小型電磁遅延線に使用するコンデンサ
アレーを示す斜視図（Ａ）およびこのコンデンサアレー
を製造する過程を説明する図（Ｂ）である。

【図６】電磁遅延線の一般的な等価回路図である。

【符号の説明】

１ 中継基板 ３、５ 第１の中継電極 ７ 第２の中継電極 ９、２７ ボビン １１、２５ インダクタンス素子 １１ａ、１１ｂ、２９ａ、２９ｂ インダクタンス素子
の両端 １１ｃ、３１ インダクタンス素子のタップ １３ コンデンサアレー １３ａ、１３ｆ 誘電体板 １３ｂ、１３ｄ 共通電極 １３ｃ 分割電極 １３ｅ 電極 １５、４１ａ、４１ｂ 接地電極 １７ 接続片 １９、２１、４３、４５ 入出力端子 ２３、４７ 接地端子 ３３ 接続基板 ３５ 接続電極 ３５ａ、３５ｂ 入出力電極 ３５ｃ、３５ｄ 中継電極（接続電極） ３７ａ、３７ｂ、３７ｃ、３７ｄ スルーホール ３９ チップ状コンデンサ ４１ 共通接地電極 ４９ モールド部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 一辺側に寄せて配列された複数の接続電
   極を有する接続基板と、 偏平なボビンに複数のタップを設けて導線を巻くととも
   両端および前記タップを同一方向へ導出させて前記接続
   電極に接続したインダクタンス素子と、 前記接続電極を介して前記インダクタンス素子に梯子状
   に接続するようにして前記接続基板に固定された複数の
   チップ状コンデンサと、 を具備する超小型電磁遅延線において、 前記チップ状コンデンサを前記接続電極の配列方向に沿
   って２列に交互に分散配列したことを特徴とする超小型
   電磁遅延線。
2. 【請求項２】 前記両端およびタップを折返して前記イ
   ンダクタンス素子が前記チップ状コンデンサ上に直接又
   は間接的に重ねられてなる請求項１記載の超小型電磁遅
   延線。