JPH0277931A - マルチウィンド表示制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［概要］ 本発明はマルチウィンド表示制御回路に藺し、アドレス
単位で任意の形状のマルチウィンド表示を、デイスプレ
ィ・コントローラのＬＳＩの機能に拘らず行うことがで
きるようにすることを目的とし、 表示装置に表示するドツトイメージを格納する表示メモ
リと、該表示メモリに与えるアドレスを発生する描画・
表示アドレス発生部と、アドレス単位で表示アドレスを
変換する表示アドレス変換部と、表示アドレス変換部及
び描画・表示アドレス発生部の出力を受け、描画・表示
アドレスを選択する描画・表示アドレス選択部を具備し
て構成する。

［産業上の利用分野］ 本発明はマルチウィンド表示制御回路に関する。

近年、表示装置上に複数個の窓（ウィンド）を設け、そ
のウィンド内に別々の情報を表示する所謂マルチウィン
ド表示方式が多く用いられるようになってきている。そ
れに伴い、複雑な機能を有するマルチウィンド表示制御
回路が必要となってきている。

［従来の技術Ｊ 第６図、第７図は従来回路の構成例を示す図である。第
６図において、表示出力は、表示装置（図示せず）に対
する表示信号を示す。表示メモリ（ビデオＲＡＭ）１は
表示装置に表示するグラフィック画面を格納する部分で
あり、表示出力生成部２は表示メモリ１から表示のため
に読み出されたデータにより表示出力を生成する部分で
ある。

３は表示メモリ１に表示用データ出力用のアドレスを発
生する描画・表示アドレス発生部である。

該描画・表示アドレス発生部３としては、通常デイスプ
レィ・コントローラＬＳＩが用いられる。

ＣＰ（Ｊ４は、このＬＳＩをｉ制御するプログラムを実
行する。５は該ＣＰＵ４で実行されるプログラムが格納
されるＲＯＭ、６はプログラムの実行中においてデータ
の一時保存用の作業領域として用いられるＲＡＭである
。１０は各要素を接続するバスである。表示制御方式と
しては、この他にもＣＭＪ４により描画・表示アドレス
を制御する方式等があるが、描画・表示アドレスの発生
や、表示メモリ１に対しての描画機能を持つデイスプレ
ィ・コントローラＬＳＩの発達に伴い、このＬＳＩを描
画・表示アドレス発生部３に用いた図に示す構成が一般
的である。

第７図に示す構成では、マルチウィンド表示の高速化を
図ったものである。図の構成では、各マルチウィンド面
に対応してレジスタ群７が具備され、各レジスタに各ウ
ィンドの切り出し情報、即ち各ウィンドを表示メモリ１
のどのアドレスからどのくらいの大きさで読出して、表
示画面のどこに表示するかを書き込んでおく。具体的に
は、アドレスをオフセットの形で格納しておくことが考
えられる。そしてこれら情報に従い、マルチウィンド表
示を行う時には、アドレス制御部８が描画・表示アドレ
ス発生部３の出力とレジスタ群７の出力を受けて、演算
処理による表示アドレスの操作を行って高速の表示アド
レスを出力して表示メモリ１をアクセスするようになっ
ている。

［発明が解決しようとする課題１ 第６図の構成では、マルチウィンドの表示を行おうとす
ると、ウィンドの切り出しはデイスプレィ・コントロー
ラ用ＬＳＩ、つまり描画・表示アドレス発生部３の機能
に任せることになり、ＬＳＩが高度のマルチウィンド制
御機能を持たない場合には、マルチウィンド表示機能が
大幅に制限される。一方、第７図に示す構成では、ウィ
ンドの表示開始点９表示終了点等の位置で制御を行うた
め、矩形以外の任意の形をしたウィンド表示を行　５う
のが困難である。

本発明はこのような課題に鑑みてなされたものであって
、アドレス単位で任意の形状のマルチウィンド表示を、
デイスプレィ・コントローラのＬＳＩの機能に拘らず行
うことができるようにすることができるマルチウィンド
表示制御回路を提供することを目的としている。

［１１題を解決するための手段］ 第１図は本発明の原理ブロック図である。第６図、第７
図と同一のものは、同一の符号を付して示す。１１は描
画・表示アドレス発生部３から発生される表示アドレス
を表示メモリ１に与える際にアドレスを適宜変換する表
示アドレス変換部である。１２は表示メモリ１への書き
込み期間０表示期間のタイミングにより表示メモリ１に
与えるアドレスを描画・表示アドレス発生部３からのも
のと、表示アドレス変換部１１からのものとを切換える
描画・表示ナトレス選択部である。

［作用］ ＣＰＵ４により表示アドレス変換部１１のアドレス変換
制御を行い、描画・表示アドレス選択部１２の切換え制
御は、描画・表示アドレス発生部３に書込み期間１表示
期間を表すｌ１ｌＩＩＩ信号を発生させ、その制御Ｉ低
信号より行う。これにより、アドレス単位で任意の形状
のマルチウィンド表示を、デイスプレィ・コントローラ
のＬＳＩの機能に拘らず行うことができるようにするこ
とができるマルチウィンド表示制御回路を提供すること
ができる。

［実施例］ 以下、図面を参照して本発明の実施例を詳細に説明する
。

第２図は本発明の一実施例を示す構成ブロック図である
。第１図と同一のものは、同一の符号を付して示す。表
示メモリ１は、具体的にはビデオＲＡＭ　（ＶＲＡＭ）
により構成されており、表示出力生成部２はパラレル・
シリアル変換器（Ｐ／Ｓ）により構成されている。描画
・表示アドレス発生部３は、ＣＲＴコントローラ（ＣＲ
ＴＣ）３ａ及び該ＣＲＴＣ３ａと接続される双方向バッ
ファ３ｂより構成されている。

表示アドレス変換部１１は、バス１０からのデータ／ア
ドレス及びＣＲＴＣ３ａの２つの出力を受ける２ボ一ト
ＲＡＭ１１ａ及び該２ボートＲＡＭ１１ａ及びＣＲＴＣ
３ａの出力を受ける加算器１１ｂより構成されている。

２ポ一トＲΔＭ１１ａの１ボートはＣＰＵ４によりバス
１０を介して直接書き込まれ、残りのボートは描画・表
示アドレス発生部３より発生されるアドレスによりアク
セスされる。この２ボ一トＲＡＭ１１　ａの描画・表示
アドレス発生部３より発生されるアドレスによりアクセ
スされるボートは読出し専用として用いられ、読み出さ
れたデータは読み出すアドレスの値と加算器１１ｂによ
り加算され、該加算器１１ｂの出力が変換後のアドレス
として描画・表示アドレス選択部１２に入力される。１
３はウィンド表示を行う表示装置である。

描画・表示アドレス選択部１２はＣＲＴＣ３ａからのセ
レクタ制御信号を受けて描画・表示アドレス発生部３及
び表示アドレス変換部１１の出力のうちの何れか一方を
セレクトするセレクタより構成されている。該セレクタ
１２は、描画・表示アドレス発生部３から出力される描
画期間と表示期間を示す信号により、描画耐量（データ
書込み期間）には描画・表示アドレス発生部３から出力
されるアドレスが直接選択されるように、また表示期間
（データ読出し期間）には表示アドレス変換部１１から
出力されるアドレスが選択されるようにＭＩＤされる。

そして、選択されたアドレスは表示メモリ１のＶＲＡＭ
のアドレスとなる。このように構成された回路の動作を
説明すれば、以下のとおりである。

表示期間のウィンド表示の制御を第３図から第５図を用
いて説明する。第３図はＶＲＡＭ１内に書き込まれたパ
ターン例を示す図である。表示装置１３の表示容量は６
４０Ｘ４００ドツトとし、説明の便宜上モノクロとしで
ある。カラー表示装置の場合でも、ＶＲＡＭの面数を増
やすことにより同様の処理を行うことができる。ＶＲＡ
Ｍ１の容量は６４にバイトとし、表示画面２面分の表示
データを書き込めるものとしである。このＶＲＡＭ１の
中にアドレス００００番地から７ＦＦＦ番地までの領域
にアルファベットのパターンが、８０００番地からＦＦ
ＦＦ番地までの領域にはアラビア数字のパターンが書き
込まれている。なお、アドレスの表現は全て１６進で示
している。

第４図は２ボ一トＲＡＭ１１　ａに書かれている内容例
を示す図である。ＶＲＡＭ１及び２ボ一トＲＡＭ１１ａ
はワード単位のアクセスとし、偶数バイトのアドレスを
与えることで１６ドツト幅のデータが出力されるものと
する。２ボ一トＲＡＭ１１ａには表示アドレスに加える
オフセットアドレスが書き込まれる。

２ボ一トＲＡＭ１１ａのＣＲＴＣ３ａ側のボートからオ
フセットアドレスのデータを読み出すと、そのデータは
読出したアドレスの値と加算器１１ｂによって加算され
る。表示期間中は、描画・表示アドレス選択部１２のセ
レクタが表示アドレス変換部１１からのアドレスをＶＲ
ＡＭ１に与えるように選択する。ここで、描画・表示ア
トドレス選択部１２の制御は、描画・表示アドレス発生
部３より与えられる表示期間・描画期間を示す信号（第
２図中のセレクタ制御信号）により行われる。

なお、表示期間・描画期間を示す信号はＣＲＴＣ３ａが
出力するので、これを利用すればよい。

ＶＲＡＭＩに表示アドレスが与えられると、当該ＶＲＡ
Ｍから表示データが読み出され、表示出力生成部２でパ
ラレル・シリアル変換され、ｃＲＴＣ３ａから出力され
る同期信号と共に表示装置１３に出力される。この時、
表示アドレス変換部１１の２ボ一トＲＡＭ１１ａ内に第
４図に示すようなパターンでオフセットが白き込まれて
いるものとする。即ち、画面中央の矩形内ではオフセッ
トとして８０００番地が、それ以外の領域では００００
番地（オフセットなし）が書き込まれているものとする
。

ＶＲＡＭ１に与えられる表示アドレスは、ＣＲＴ０３ａ
が出力する表示アドレスにこのオフセット値が加算され
たものとなるので、実際の表示装ｆｔ１３の表示は第５
図に示すように画面中央の矩形内はＶＲＡＭＩの８００
０番地以降のアラビア数字のパターンが、それ以外の領
域はＶＲＡＭＩの０ＯＯＯ番地から７ＦＦＦ番地までの
アルファベットのパターンが表示されることになる。本
実施例では、表示アドレスの変換をアドレス単位で行う
ものであるが、ウィンドの切り出し形状を表示アドレス
単位より粗くした単位で行うと、ウィンドの形状の自由
度は小さくなるが、表示アドレス変換部１１の２ボ一ト
ＲＡＭ１１ａの縮小、２ボ一トＲＡＭ１１ａへのＣＰＵ
４の書込みの高速化を図ることができる。

上述の説明では、主に表示メモリからのデータを読出し
てマルチウィンド表示を行う場合について説明したが、
表示メモリにデータを書き込む場合については、描画・
表示アドレス選択部１２が常時描画・表示アドレス発生
部３の出力をセレクチし、その出力により表示メモリが
アクセスされるように制御される。

［発明の効果］ 以上詳細に説明したように、本発明によれ番ｆアドレス
単位で任意の形状のウィンド表示を行うことができるの
で、アドレス単位で任意の形状のマルチウィンド表示を
、デイスプレィ・コントローラのＬＳＩの機能に拘らず
行うことができるマルチウィンド表示制御回路を提供す
ることができる。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、 第２図は本発明の一実施例を示す構成ブロック図、 第３図はＶＲＡＭ内に書き込まれたパターン例を示す図
、 第４図は２ボ一トＲＡＭ内に書かれている内容例を示す
図、 第５図は実際の表示例を示す図、 第６図、第７図は従来回路の構成例を示す図である。 第１図において、 １は表示メモリ、 ２は表示出力生成部、 ３は描画・表示アドレス発生部、 ４はｃｐｕ。 ５はＲＯＭ１ ６はＲＡＭ。 １１は表示アドレス変換部、 １２は描画・表示アドレス選択部である。 特許出願人　　　富　　士　　通　　株　　式　　会　
　礼式　　理　　人　　　　　弁理士　　　井　　島　
　藤　　治外１名

Claims (1)

1. 【特許請求の範囲】 表示装置に表示するドットイメージを格納する表示メモ
   リ（１）と、 該表示メモリ（１）に与えるアドレスを発生する描画・
   表示アドレス発生部（３）と、 アドレス単位で表示アドレスを変換する表示アドレス変
   換部（１１）と、 表示アドレス変換部（１１）及び描画・表示アドレス発
   生部（３）の出力を受け、描画・表示アドレスを選択す
   る描画・表示アドレス選択部（１２）を具備してなるマ
   ルチウィンド表示制御回路。