JPH0276351A - 通信制御装置 - Google Patents
通信制御装置Info
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- JPH0276351A JPH0276351A JP63227707A JP22770788A JPH0276351A JP H0276351 A JPH0276351 A JP H0276351A JP 63227707 A JP63227707 A JP 63227707A JP 22770788 A JP22770788 A JP 22770788A JP H0276351 A JPH0276351 A JP H0276351A
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- 238000004891 communication Methods 0.000 title claims abstract description 30
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 abstract 1
- 238000012423 maintenance Methods 0.000 abstract 1
- 238000011084 recovery Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 230000005540 biological transmission Effects 0.000 description 2
- 210000004899 c-terminal region Anatomy 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
Landscapes
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプロセッサを用いた通信制御装置
に関するものである。
に関するものである。
第３図は、従来のこの種の通信制御装置を示すもので、
図中、（１）は通信制御装置、（２）、はマイクロプロ
セッサ、（３）は上記通信制御装置（１）の内部バス、
（４） は上記通信制御装置（１）を制御するプログラ
ムを格納するＲＯＭ、（５）は通信制御プログラムがプ
ログラムエリアに格納されるとともに回線トレース情報
がトレースエリアに格納されるＲＡＭ、（８）はチャネ
ル制御部、（７） は回線制御部、（８）はチャネル・
インターフェース、（９）は回線インターフェースであ
る。
図中、（１）は通信制御装置、（２）、はマイクロプロ
セッサ、（３）は上記通信制御装置（１）の内部バス、
（４） は上記通信制御装置（１）を制御するプログラ
ムを格納するＲＯＭ、（５）は通信制御プログラムがプ
ログラムエリアに格納されるとともに回線トレース情報
がトレースエリアに格納されるＲＡＭ、（８）はチャネ
ル制御部、（７） は回線制御部、（８）はチャネル・
インターフェース、（９）は回線インターフェースであ
る。
従来の通信制御装置は、上記のように構成され、電源Ｏ
Ｎ又はリセット後に、ＲＯＭ （４）に記憶されている
プログラムにより、ＲＡ Ｍ （５）のプログラムエリ
アにチャネル・インターフェース（８）およびチャネル
制御部（６）を介して通信制御プログラムがダウン・ロ
ードされる。
Ｎ又はリセット後に、ＲＯＭ （４）に記憶されている
プログラムにより、ＲＡ Ｍ （５）のプログラムエリ
アにチャネル・インターフェース（８）およびチャネル
制御部（６）を介して通信制御プログラムがダウン・ロ
ードされる。
ダウン・ロードが完了すると、ＲＯＭ （４）からＲＡ
Ｍ （５）に制御が移り、ダウン・ロードされた通信
制御プログラムが動作を開始する。
Ｍ （５）に制御が移り、ダウン・ロードされた通信
制御プログラムが動作を開始する。
データの送受信は、回線制御部（７）および回線インタ
ーフェース（９）を介し、ＲＡ Ｍ （５）の通信制御
プログラムにより行なわれる。ＲＡ Ｍ （５）の通信
制御プログラムは、回線インターフェース（９）上のや
りとりを、ＲＡ Ｍ （５）のトレースエリアにトレー
ス情報として記録する。
ーフェース（９）を介し、ＲＡ Ｍ （５）の通信制御
プログラムにより行なわれる。ＲＡ Ｍ （５）の通信
制御プログラムは、回線インターフェース（９）上のや
りとりを、ＲＡ Ｍ （５）のトレースエリアにトレー
ス情報として記録する。
（発明が解決しようとする課題）
上記のような従来の通信制御装置では、電源ＯＦＦ時に
は、ＲＡ Ｍ （５）内のトレースエリアが破壊された
り、リセット時には、再立上り時にトレースエリアが上
書きされて以前の情報が残らず、そのため電源ＯＦ Ｆ
ｌｏ Ｎ又はリセットによってしか復旧できないような
重大な回線トラブルが発生した場合には、トレース情報
等をセーブしてから復旧処置を行なわなければならず、
復旧に時間がかかったり、トレース情報等がとれないと
いう課題があった。
は、ＲＡ Ｍ （５）内のトレースエリアが破壊された
り、リセット時には、再立上り時にトレースエリアが上
書きされて以前の情報が残らず、そのため電源ＯＦ Ｆ
ｌｏ Ｎ又はリセットによってしか復旧できないような
重大な回線トラブルが発生した場合には、トレース情報
等をセーブしてから復旧処置を行なわなければならず、
復旧に時間がかかったり、トレース情報等がとれないと
いう課題があった。
この発明は、かかる課題を解決するためになされたもの
で、電源ＯＦ Ｆｌｏ Ｎ又はリセット後に復旧処置を
行なった後でも、電源ＯＦ Ｆｌｏ Ｎ又はリセット以
前のトレース情報等を読み込むことができる通信制御装
置を得ることを目的とする。
で、電源ＯＦ Ｆｌｏ Ｎ又はリセット後に復旧処置を
行なった後でも、電源ＯＦ Ｆｌｏ Ｎ又はリセット以
前のトレース情報等を読み込むことができる通信制御装
置を得ることを目的とする。
この発明に係る通信制御装置は、電源ＯＮ又はリセット
後に、チャネル制御部を介し記憶部のプログラムエリア
に読込まれる通信制御プログラムに基づき、回線インタ
ーフェースおよび回線制御部を介してデータの送受信を
行なうとともに、回線トレース情報あるいはログ情報等
の情報を、上記記憶部の情報エリアに格納する通信制御
装置において、上記回線トレース情報あるいはログ情報
等の情報を上記記憶部とは別に記憶する第１記憶部と、
電源ＯＦ Ｆｌｏ Ｎ又はリセット後の新たな情報を記
憶する第２記憶部と、これら両記憶部のバックアップ電
源とをそれぞれ設けるようにしたものである。
後に、チャネル制御部を介し記憶部のプログラムエリア
に読込まれる通信制御プログラムに基づき、回線インタ
ーフェースおよび回線制御部を介してデータの送受信を
行なうとともに、回線トレース情報あるいはログ情報等
の情報を、上記記憶部の情報エリアに格納する通信制御
装置において、上記回線トレース情報あるいはログ情報
等の情報を上記記憶部とは別に記憶する第１記憶部と、
電源ＯＦ Ｆｌｏ Ｎ又はリセット後の新たな情報を記
憶する第２記憶部と、これら両記憶部のバックアップ電
源とをそれぞれ設けるようにしたものである。
（作 用）
この発明においては、通信制御プログラムが読込まれる
記憶部とは別に、第１記憶部を有しているので、回線ト
レース情報あるいはログ情報等の。
記憶部とは別に、第１記憶部を有しているので、回線ト
レース情報あるいはログ情報等の。
情報は上記記憶部の情報エリアに格納されるとともに、
第１記憶部にも格納される。そしてこの第１記憶部は、
電源によりバックアップされているので、電源を０ＦＦ
Ｌ／ても、以前の回線トレース情報あるいはログ情報等
の情報をそのまま保存しておくことができる。また、第
２記憶部には、復旧処置後の新たな情報を格納すること
ができる。
第１記憶部にも格納される。そしてこの第１記憶部は、
電源によりバックアップされているので、電源を０ＦＦ
Ｌ／ても、以前の回線トレース情報あるいはログ情報等
の情報をそのまま保存しておくことができる。また、第
２記憶部には、復旧処置後の新たな情報を格納すること
ができる。
第１図は、この発明の一実施例を示すもので、図中、第
３図と同一符号は同−又は相当部分を示す。（２１）は
トレースメモリ制御部、（２２ａ）はトレースメモリＡ
、 （２２ｂ） はトレースメモリＢ１（２３）
は上記トレースメモリ制御部（２１）、トレースメモリ
Ａ （２２ａ）およびトレースメモリＢ （２２ｂ）の
電源をバックアップするためのバッテリ、 （２４）は
上記両トレースメモリＡ （２２ａ） 、 Ｂ （２２
ｂ）を内部バス（３）に接続するための内部バス・イン
ターフェース、（２５ａ）はトレースメモリＡ （２２
ａ）のメモリバスＡ 、 （２５ｂ）はトレースメモ
リＢ （２２ｂ）のメモリバスＢである。
３図と同一符号は同−又は相当部分を示す。（２１）は
トレースメモリ制御部、（２２ａ）はトレースメモリＡ
、 （２２ｂ） はトレースメモリＢ１（２３）
は上記トレースメモリ制御部（２１）、トレースメモリ
Ａ （２２ａ）およびトレースメモリＢ （２２ｂ）の
電源をバックアップするためのバッテリ、 （２４）は
上記両トレースメモリＡ （２２ａ） 、 Ｂ （２２
ｂ）を内部バス（３）に接続するための内部バス・イン
ターフェース、（２５ａ）はトレースメモリＡ （２２
ａ）のメモリバスＡ 、 （２５ｂ）はトレースメモ
リＢ （２２ｂ）のメモリバスＢである。
第２図は、第１図中のトレースメモリ制御部（２１）の
回路構成を示すもので、図中、（２６ａ）はトレースメ
モリＡ （２２ａ）を駆動するためのメモリバスドライ
バＡ、（２８ｂ）はトレースメモリＢ （２２ｂ）を駆
動するためのメモリバスドライバＢ、 （２７）はトレ
ースメモリＡ （２２ａ） とトレースメモリＢ（２
２ｂ） とを選択するためのフリップ・フロップ、（
２８）はこのフリップ・フロップ（２７）を反転させる
ためのＲＥＳＥＴ信号、（２９）はフリップ・フロップ
（２７）を反転させるため（７）ＰＯＷＥＲ−ＯＮ信号
、（３０）はＲＥＳＥＴ信号（２８）とＰＯＷＥＲ−Ｏ
Ｎ信号（２９）をＯＲするためのＯＲゲート、（３１）
、 （３２）はエクスクル−シブＯＲゲート、（３３
）はＲＥＡＤゲート信号である。
回路構成を示すもので、図中、（２６ａ）はトレースメ
モリＡ （２２ａ）を駆動するためのメモリバスドライ
バＡ、（２８ｂ）はトレースメモリＢ （２２ｂ）を駆
動するためのメモリバスドライバＢ、 （２７）はトレ
ースメモリＡ （２２ａ） とトレースメモリＢ（２
２ｂ） とを選択するためのフリップ・フロップ、（
２８）はこのフリップ・フロップ（２７）を反転させる
ためのＲＥＳＥＴ信号、（２９）はフリップ・フロップ
（２７）を反転させるため（７）ＰＯＷＥＲ−ＯＮ信号
、（３０）はＲＥＳＥＴ信号（２８）とＰＯＷＥＲ−Ｏ
Ｎ信号（２９）をＯＲするためのＯＲゲート、（３１）
、 （３２）はエクスクル−シブＯＲゲート、（３３
）はＲＥＡＤゲート信号である。
上記のように構成された通信制御装置においては、従来
と同様、電源ＯＮ又はリセットでＲＡＭ（５）に通信制
御プログラムがダウン・ロードされ、制御がＲＯＭ （
４）からＲＡ Ｍ （５）に穆り、ダウン・ロードされ
た通信制御プログラムが動作を開始する。また、データ
送受信も、従来と同様、ＲＡ Ｍ （５）の通信制御プ
ログラムにより行なわれる。
と同様、電源ＯＮ又はリセットでＲＡＭ（５）に通信制
御プログラムがダウン・ロードされ、制御がＲＯＭ （
４）からＲＡ Ｍ （５）に穆り、ダウン・ロードされ
た通信制御プログラムが動作を開始する。また、データ
送受信も、従来と同様、ＲＡ Ｍ （５）の通信制御プ
ログラムにより行なわれる。
ＲＡ Ｍ （５）の通信制御プログラムは、回線インタ
ーフェース（９）上のやりとりをトレースメモリＡ （
２２ａ）又はトレースメモリＢ （２２ｂ） にトレー
ス情報として記録する。
ーフェース（９）上のやりとりをトレースメモリＡ （
２２ａ）又はトレースメモリＢ （２２ｂ） にトレー
ス情報として記録する。
ここで、例えば、フリップ・フロップ（２７）の状態が
、最初Ｃ端子が“Ｌ”であったとする、この状態で、ト
レース情報をライトする場合は、ＲＥＡＤゲート信号（
３３）はＬ”であるから、エクスクル−シブＯＲゲート
（３１）の出力は“Ｌ”となり、メモリバスドライバＡ
（２６ａ）のゲートが開き、トレースメモリＡ （２
２ａ）が選択され、トレース情報がトレースメモリＡ
（２２ａ）に書かれる。
、最初Ｃ端子が“Ｌ”であったとする、この状態で、ト
レース情報をライトする場合は、ＲＥＡＤゲート信号（
３３）はＬ”であるから、エクスクル−シブＯＲゲート
（３１）の出力は“Ｌ”となり、メモリバスドライバＡ
（２６ａ）のゲートが開き、トレースメモリＡ （２
２ａ）が選択され、トレース情報がトレースメモリＡ
（２２ａ）に書かれる。
次に、リセットされると、ＲＥＳＥＴ信号（２８）が“
Ｈ″となり、フリップ・フロップ（２７）の出力が反転
し、Ｎ端子が“Ｌ”となる、この状態で、トレース情報
をライトすると、ＲＥＡＤゲート信号（３３）はＬ″で
あるから、エクスクル−シブＯＲゲート（３２）の出力
がＬ″′となり、メモリノ（スドライバＢ （２６ｂ）
のゲートが開き、トレースメモリＢ （２２ｂ）が選択
されてトレース情報がトレースメモリＢ （２２ｂ）に
書かれる。
Ｈ″となり、フリップ・フロップ（２７）の出力が反転
し、Ｎ端子が“Ｌ”となる、この状態で、トレース情報
をライトすると、ＲＥＡＤゲート信号（３３）はＬ″で
あるから、エクスクル−シブＯＲゲート（３２）の出力
がＬ″′となり、メモリノ（スドライバＢ （２６ｂ）
のゲートが開き、トレースメモリＢ （２２ｂ）が選択
されてトレース情報がトレースメモリＢ （２２ｂ）に
書かれる。
このとき、トレース情報をリードしようとすると、ＲＥ
ＡＤゲート信号（３３）が“Ｈ”となり、フリップ・フ
ロップ（２７）のＣ端子が“Ｈ”であるから、エフスル
クルーシブＯＲゲート（３１）の出力が“Ｌ”となり、
メモリバスドライバＡ （２６ａ）のゲートが開いてト
レースメモリＡ （２２ａ）が選択され、トレースメモ
リＡ （２２ａ）に書かれているリセット前のトレース
情報がリードできる。
ＡＤゲート信号（３３）が“Ｈ”となり、フリップ・フ
ロップ（２７）のＣ端子が“Ｈ”であるから、エフスル
クルーシブＯＲゲート（３１）の出力が“Ｌ”となり、
メモリバスドライバＡ （２６ａ）のゲートが開いてト
レースメモリＡ （２２ａ）が選択され、トレースメモ
リＡ （２２ａ）に書かれているリセット前のトレース
情報がリードできる。
電源ＯＦ Ｆｌｏ Ｎされたときも、ＰＯＷＥＲ−ＯＮ
信号（２９）により、リセットされたときと全く同じよ
うに動作する。そして、電源ＯＦＦされた場合でも、ト
レースメモリ制御部（２１）、トレースメモリＡ （２
２ａ）およびトレースメモリＢ （２２ｂ）は、バッテ
リ（２３）により電源がバックアップされているので、
トレースメモリＡ （２２ａ） 、 ）レースメモリ
Ｂ （２２ｂ）およびフリップ・フロップ（２７）は電
源ＯＦＦ時あ状態が保存されており、電源再投入時に正
常に動作する。
信号（２９）により、リセットされたときと全く同じよ
うに動作する。そして、電源ＯＦＦされた場合でも、ト
レースメモリ制御部（２１）、トレースメモリＡ （２
２ａ）およびトレースメモリＢ （２２ｂ）は、バッテ
リ（２３）により電源がバックアップされているので、
トレースメモリＡ （２２ａ） 、 ）レースメモリ
Ｂ （２２ｂ）およびフリップ・フロップ（２７）は電
源ＯＦＦ時あ状態が保存されており、電源再投入時に正
常に動作する。
なお、上記実施例では、トレース情報について説明した
が、これに限らずログ情報等以前の情報を残しておく場
合に汎く適用でき、上記実施例と同様の効果が期待でき
る。
が、これに限らずログ情報等以前の情報を残しておく場
合に汎く適用でき、上記実施例と同様の効果が期待でき
る。
この発明は以上説明したとおり、トレース情報等の情報
を格納する第１記憶部と、新たな情報を格納する第２記
憶部とを有し、これら両記憶部を、電源でバックアップ
するようにしているので、トラブル発生時に、復旧処理
が終った後でも以前のトレース情報等をセーブすること
ができる。このため、復旧処理時間を短くすることがで
き、メンテナンス性を向上させることができる等の効果
がある。
を格納する第１記憶部と、新たな情報を格納する第２記
憶部とを有し、これら両記憶部を、電源でバックアップ
するようにしているので、トラブル発生時に、復旧処理
が終った後でも以前のトレース情報等をセーブすること
ができる。このため、復旧処理時間を短くすることがで
き、メンテナンス性を向上させることができる等の効果
がある。
第１図はこの発明の一実施例を示す通信制御装置のブロ
ック図、第２図は第１図中のトレース制御部の構成を示
す回路図、第３図は従来の通信制御装置を示す第１図相
当図である。 （１）・・・通信制御装置、（２）・・・マイクロプロ
セッサ、（５）・・・ＲＡＭ、（６）・・・チャネル制
御部、（７）・・・回線制御部、（９）・・・回線イン
ターフェース、（２１）・・・トレースメモリ制御部、
（２２ａ ）・・・トレースメモリＡ 、 （２２ｂ
）・・・トレースメモリＢ１（２３）・・・バッテリ。 なお、各図中同一符号は同−又は相当部分を示すものと
する。 第１因 第２図 ２７ ： ７＝１−／１７つ一ノデ ３０：ＯＲサード
ック図、第２図は第１図中のトレース制御部の構成を示
す回路図、第３図は従来の通信制御装置を示す第１図相
当図である。 （１）・・・通信制御装置、（２）・・・マイクロプロ
セッサ、（５）・・・ＲＡＭ、（６）・・・チャネル制
御部、（７）・・・回線制御部、（９）・・・回線イン
ターフェース、（２１）・・・トレースメモリ制御部、
（２２ａ ）・・・トレースメモリＡ 、 （２２ｂ
）・・・トレースメモリＢ１（２３）・・・バッテリ。 なお、各図中同一符号は同−又は相当部分を示すものと
する。 第１因 第２図 ２７ ： ７＝１−／１７つ一ノデ ３０：ＯＲサード
Claims (1)
- 電源オン又はリセット後に、チャネル制御部を介し記憶
部のプログラムエリアに読込まれる通信制御プログラム
に基づき、回線インターフェースおよび回線制御部を介
してデータの送受信を行なうとともに、回線トレース情
報あるいはログ情報等の情報を、上記記憶部の情報エリ
アに格納する通信制御装置において、上記回線トレース
情報あるいはログ情報等の情報を上記記憶部とは別に記
憶する第１記憶部と、電源オフ／オン又はリセット後の
新たな情報を記憶する第２記憶部と、これら両記憶部の
バックアップ電源とを備えたことを特徴とする通信制御
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227707A JPH0276351A (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63227707A JPH0276351A (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0276351A true JPH0276351A (ja) | 1990-03-15 |
Family
ID=16865091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63227707A Pending JPH0276351A (ja) | 1988-09-12 | 1988-09-12 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0276351A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154445A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | データ通信装置の電源制御装置 |
-
1988
- 1988-09-12 JP JP63227707A patent/JPH0276351A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07154445A (ja) * | 1993-11-29 | 1995-06-16 | Nec Corp | データ通信装置の電源制御装置 |
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