JPH0273654A - Lsi chip carrier - Google Patents
Lsi chip carrierInfo
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- JPH0273654A JPH0273654A JP22465788A JP22465788A JPH0273654A JP H0273654 A JPH0273654 A JP H0273654A JP 22465788 A JP22465788 A JP 22465788A JP 22465788 A JP22465788 A JP 22465788A JP H0273654 A JPH0273654 A JP H0273654A
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Landscapes
- Wire Bonding (AREA)
Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩを応用する電子計算機、制御装置などに
好適なＬＳＩチップキャリアに関する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to an LSI chip carrier suitable for electronic computers, control devices, etc. to which LSI is applied.
従来のＬＳＩチップキャリアを、村野他１２：Ｓｘシス
テムの実装・冷却技術：エヌ・イー・シー （ＮＥＣ）
技報、（Ｖｏ１２．３９．Ｎａ１（１９８６）により説
明する。ここで用いられるＬＳＩチップはＴＡＢ方式と
いう接続方式で基板に電気接続されている。第３図はこ
の方式のＬＳＩチップを示したもので、シリコンチップ
１は金属リード２によって電気接続される。第４図は第
２図で示したＴＡＢ方式でシリコンチップを電気接続し
たＬＳＩチップキャリアを示したものである。金属リー
ド２がシリコン（Ｓｉ）チップ１と配線基板３の間を電
気接続している。キャップ４は配線基板３とろう材５で
接続されており、キャップ４と配線基板によりシリコン
チップ１に水分、異物などが付着しない気密構造を形成
している。また、シリコンチップ１はキャップ４へろう
材６で接続されている。このろう材はシリコンチップが
通電時に発生する熱をキャップ４を通してＬＳＩチップ
キャリア外へ逃がすために伝熱径路として用いられてい
る。Murano et al. 12: Mounting and cooling technology for Sx system: NEC (NEC)
This is explained in Technical Report, (Vo12.39.Na1 (1986)).The LSI chip used here is electrically connected to the board using a connection method called the TAB method.Figure 3 shows an LSI chip using this method. The silicon chips 1 are electrically connected by metal leads 2. FIG. 4 shows an LSI chip carrier in which silicon chips are electrically connected using the TAB method shown in FIG. Si) Electrically connects the chip 1 and the wiring board 3. The cap 4 is connected to the wiring board 3 with a brazing material 5, and the cap 4 and the wiring board prevent moisture, foreign matter, etc. from adhering to the silicon chip 1. The silicon chip 1 is connected to the cap 4 with a brazing material 6. This brazing material is used to release the heat generated when the silicon chip is energized to the outside of the LSI chip carrier through the cap 4. It is used as a heat transfer path.
上記従来技術ではＴＡＢ方式によりシリコンチップの電
気接続を行っている。この方式ではシリコンチップ１の
周囲の金属リード２による電気接続であるため第５図に
示すシリコンチップ１の表面全面に配置されたはんだポ
ールウにより電気接続をするＣＣＢ方式に比べ電極数が
不十分であるという欠点を持っている。In the above-mentioned conventional technology, electrical connections of silicon chips are made by the TAB method. In this method, electrical connection is made using metal leads 2 around the silicon chip 1, so the number of electrodes is insufficient compared to the CCB method, which uses solder wires placed over the entire surface of the silicon chip 1 as shown in FIG. It has the disadvantage of being.
第４図に示したＬＳＩチップキャリアのＴ Ａ Ｂ方式
のシリコンチップをＣＣＢ方式に単純に置きかえること
はできない。なぜなら第４図に示した構造では温度変化
によりキャップ４とシリコンウェハされるので熱応力に
よる破壊の問題は生じないが、ＣＣＢ方式ではこの反り
によりはんだポールにひずみが生じ、はんだポールが破
壊するという問題が生じるからである。The TAB type silicon chip of the LSI chip carrier shown in FIG. 4 cannot be simply replaced with a CCB type. This is because in the structure shown in Figure 4, the cap 4 and the silicon wafer are bonded to each other due to temperature changes, so there is no problem of destruction due to thermal stress, but in the CCB method, this warping causes strain on the solder poles, causing them to break. This is because problems will arise.
することにある。It's about doing.
上記目的を達成するために、キャップ４に開口孔を開け
、この孔の内縁にシリコンチップをろう付したものであ
る。In order to achieve the above object, a hole is made in the cap 4, and a silicon chip is brazed to the inner edge of the hole.
シリコンチップとキャップは異なる線膨張係数を持つた
め、温度変化が生じた時に互いに異なる伸び（または縮
み）を生じるが、キャップの孔によりシリコンチップと
キャップのろう付は面積が少なく線膨張係数差による反
りを少なくできる。Since the silicon chip and the cap have different coefficients of linear expansion, they will expand (or contract) differently when the temperature changes, but due to the hole in the cap, the soldering area between the silicon chip and the cap is small and due to the difference in coefficient of linear expansion. Warpage can be reduced.
以下、本発明の実施例につき図面に従って説明する。 Embodiments of the present invention will be described below with reference to the drawings.
第１図および第２図は本発明の一実施例によるＬＳＩチ
ップキャリアの基本的な応用構造を示したものである。1 and 2 show the basic applied structure of an LSI chip carrier according to an embodiment of the present invention.
シリコンチップ１は配線基板３へはんだポール７で電気
接続されており、シリコンチップ１の寸法よりわずかに
大きい寸法で開口したキャップ４は配線基板３へろう材
５でろう付けされている。シリコンチップ１とキャップ
４とは両端をろう材６でろう付けされている。よって、
シリコンチップ１とキャップ４の線膨張係数差による伸
び差はシリコンチップ１とキャップ４に水平方向のひず
みを生じるがシリコンチップ１に反りが生じることは無
い、このためはんだポール７が破壊することは無い。The silicon chip 1 is electrically connected to the wiring board 3 by a solder pole 7, and a cap 4 having an opening slightly larger than the size of the silicon chip 1 is brazed to the wiring board 3 with a brazing material 5. The silicon chip 1 and the cap 4 are brazed at both ends with a brazing material 6. Therefore,
The difference in elongation due to the difference in linear expansion coefficient between the silicon chip 1 and the cap 4 causes horizontal strain in the silicon chip 1 and the cap 4, but the silicon chip 1 does not warp, so the solder pole 7 does not break. None.
第１図のシリコンチップ１とキャップ４の両端のろう付
けにはシリコンチップの端面のメタライズを必要とする
ため製造方法がやや複雑になるおそれがある。第６図お
よび第７図は本発明の別の実施例によるＬＳＩチップキ
ャリアの構造を示したものであり、キャップ４は、シリ
コンチップ１の外周寸法より小さい寸法で開口孔を設け
ている。Brazing the ends of the silicon chip 1 and the cap 4 shown in FIG. 1 requires metallization of the end surfaces of the silicon chip, which may make the manufacturing method somewhat complicated. 6 and 7 show the structure of an LSI chip carrier according to another embodiment of the present invention, in which the cap 4 is provided with an opening having a size smaller than the outer circumference of the silicon chip 1. FIG.
この構造ではシリコンチップ１のメタライズは裏面に施
せばよい、このメタライズはシリコンチップへの切断前
のシリコンウェハの裏面へのメタライズ形成により容易
に作成できる。シリコンチップ１は配線基板３へはんだ
ポール７で接続されており、キャップ４は配線基板３へ
ろう材５でろう付けされている。シリコンチップ１の裏
面の縁部とキャップ４の下面の縁部はろう材６でろう付
けされている。シリコンチップ１とキャップ４の線膨張
係数差による伸び差はシリコンチップ１に水平方向のひ
ずみを生じるが反りは小さい。このためはんだポール７
が破壊することは無い。In this structure, the metallization of the silicon chip 1 only needs to be applied to the back surface, and this metallization can be easily created by forming metallization on the back surface of the silicon wafer before cutting it into silicon chips. The silicon chip 1 is connected to the wiring board 3 with a solder pole 7, and the cap 4 is brazed to the wiring board 3 with a brazing material 5. The back edge of the silicon chip 1 and the bottom edge of the cap 4 are brazed with a brazing material 6. The difference in elongation due to the difference in linear expansion coefficient between the silicon chip 1 and the cap 4 causes horizontal strain in the silicon chip 1, but the warpage is small. For this reason, solder pole 7
cannot be destroyed.
本発明によればＬＳＩチップキャリアのシリコンチップ
の反りを防止し、シリコンチップを基板へ接続するはん
だポールのひずみを低減し破壊を防止できる。According to the present invention, it is possible to prevent warpage of the silicon chip of an LSI chip carrier, reduce strain on the solder poles that connect the silicon chip to the substrate, and prevent breakage.
第１図は本発明のチップキャリアの一実施例を示す平面
図、第２図はその縦断面図、第３図は従来のＬＳＩチッ
プキャリアに用いるシリコンチップの正面図、第４図は
従来のＬＳＩチップキャリアの断面図、第５図は従来の
ＬＳＩチップキャリアに用いるシリコンチップのはんだ
ポール配置を示す平面図、第６図は本発明の他の実施例
を示す平面図、第７図はその縦断面図である。
１・・・シリコンチップ、２・・・金属リード、３・・
・配線基板、４・・・キャップ、５・・・ろう材、６・
・・ろう材、７・・・はんだポール。
第
乎
・ シ１）〕 〕ン＋−２フ
３・・配惺壬仄
４・・・へマー、ア
５ ・ うつり
第
乙 ・うゲ杯
７・パＩＪんｈれ゛−ル
レリクン子、ヮプ
１−コ［）ｌ ７．ミ：ノに；−ル
゛うフ行FIG. 1 is a plan view showing an embodiment of the chip carrier of the present invention, FIG. 2 is a longitudinal sectional view thereof, FIG. 3 is a front view of a silicon chip used in a conventional LSI chip carrier, and FIG. A cross-sectional view of an LSI chip carrier, FIG. 5 is a plan view showing the solder pole arrangement of a silicon chip used in a conventional LSI chip carrier, FIG. 6 is a plan view showing another embodiment of the present invention, and FIG. FIG. 1... Silicon chip, 2... Metal lead, 3...
・Wiring board, 4... Cap, 5... Brazing material, 6.
...brazing metal, 7...solder pole. 1)〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕〕゜゜゜゜゜゜゜P1-ko[)l 7. Mi: ノに; - Rufu line
Claims (1)
基板とキャップが互いにろう付けされ、シリコンチップ
が配線基板に複数個のはんだポールにより電気接続され
た構造を持つＬＳＩチップキャリアにおいてキャップに
孔を開け、この孔の内縁または内縁近くにシリコンチッ
プをろう付けしたことを特徴とするＬＳＩチップキャリ
ア。1. In an LSI chip carrier consisting of a silicon chip, a wiring board, and a cap, the wiring board and the cap are brazed to each other, and the silicon chip is electrically connected to the wiring board by multiple solder poles. An LSI chip carrier characterized in that a silicon chip is brazed to the inner edge of the hole or near the inner edge.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22465788A JPH0273654A (en) | 1988-09-09 | 1988-09-09 | Lsi chip carrier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22465788A JPH0273654A (en) | 1988-09-09 | 1988-09-09 | Lsi chip carrier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0273654A true JPH0273654A (en) | 1990-03-13 |
Family
ID=16817160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22465788A Pending JPH0273654A (en) | 1988-09-09 | 1988-09-09 | Lsi chip carrier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0273654A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442043B1 (en) | 1999-08-11 | 2002-08-27 | Fujikura Limited | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
| KR100478202B1 (en) * | 2001-12-27 | 2005-03-23 | 동부아남반도체 주식회사 | ultra semiconductor package |
-
1988
- 1988-09-09 JP JP22465788A patent/JPH0273654A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6442043B1 (en) | 1999-08-11 | 2002-08-27 | Fujikura Limited | Chip assembly module of bump connection type using a multi-layer printed circuit substrate |
| KR100478202B1 (en) * | 2001-12-27 | 2005-03-23 | 동부아남반도체 주식회사 | ultra semiconductor package |
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