JPH0272637A

JPH0272637A - 電荷結合素子

Info

Publication number: JPH0272637A
Application number: JP63224206A
Authority: JP
Inventors: Masafumi Ueno; 雅史上野
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1988-09-07
Filing date: 1988-09-07
Publication date: 1990-03-12
Anticipated expiration: 2010-03-29
Also published as: JPH0728030B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、電荷結合素子（以下、ＣＣＤとも呼ぶ）に
関し、さらに詳しくは、並列に人力される電荷を直列に
振り分けて出力する電荷結合素子の改良に係るものであ
る。

〔従来の技術〕

近年、アナログメモリ、固体撮像素子、遅延線などにＣ
ＣＤを用いた素子構成が盛んに開発されており、これら
の素子構成については、比較的小さなチップ上にあって
、いかに多くの段数をもったＣＣＤを組み込むかＸ設計
上の重要な課題とされ、特に、転送する電荷を並列に入
力して、直列に出力する。いわゆるパラレル／シリアル
変換部の構成が、高集積化に際しての問題点になってい
る。

しかして、このような構成上の問題点を解決するために
、最近に至って、直列転送用ＣＣＤ　（以下、シリアル
ＣＣＤとも呼ぶ）の複数本を設けることにより、そのピ
ッチ間隔を緩和し、結果的に素子構成の高集積化を図る
ようにしたものが提案されている。

第８図はこの構成をインターライン転送方式による固体
撮像素子に適用した場合でのＣＣＤの平面パターン図で
ある。

こＳで、この種の固体撮像素子においては、般に、シリ
アルＣＣＤを水平ＣＣＤ、パラレル転送用ＣＣＤを垂直
ＣＣＤと呼ぶので、次の説明では、この名称を用いるこ
と工し、また、ＣＣＤの種類は、全て埋め込みチャネル
型とする。

この第８図従来例構成において、符号ｌは２次元的に配
列されたフォトダイオード、２は垂直ＣＣＤチャネル３
にフォトダイオード１から電荷を転送するための転送ゲ
ート、４は垂直ＣＣＤチャネル３の最終電極であって、
端子φＶＬに接続されている。なお、前記垂直ＣＣＤチ
ャネル３には、最終電極４以外に転送電極か設けられて
いるが、この図では省略した。

また、５は第１の水平チャネルにあたる水平〇ＣＤチャ
ネル、６は第２の水平チャネルにあたる水平ＣＣＤチャ
ネル、７〜ｌＯは水平ＣＣＤの転送電極であって、電極
７，８および電極９．Ｉｆ］は、各々端子旧および■２
に接続されており、かつ電極８．ＩＯ上のポテンシャル
は、電極７．９のそれよりも浅く設定され、これらの水
平ＣＣＤチャネル５．６によって、いわゆる、２相駆動
方式のＣＣＤを形成している。

さらに、１１は水平ＣＣＤチャネル５から水平ＣＣＤチ
ャネル６への電荷転送を制御するための制御ゲート電極
であって、端子）ＩＴに接続されており、１５は制御ゲ
ート電極１１の下層の転送チャネルを示している。

すなわち、この第８図に示す固体撮像素子の例では、垂
直ＣＣＤチャネル３から転送されてくる電荷を、１列お
きに各水平ＣＣＤチャネル５．６に振り分けることによ
って、水平ＣＣＤのピッチ間隔Ｐｃを画素ピッチ間隔Ｐ
ｘの２倍程度とし、画素数の増加に伴なう水平ＣＣＤの
ピッチ間隔の減少を緩和するようにしているのである。

次に、前記第８図構成による固体撮像素子において、そ
の電荷の振り分は動作を、第９図および第１０図につい
て述べる。

第９図は電荷の振り分は時に、前記第８図構成での各端
子に印加されるクロックパルスのタイムチャートを示し
ており、同図中、（ａ）〜（ｄ）として示すパルスは、
各々端子φＶＬ＋旧、ＨＴ、Ｈ２に印加される。

また、第１０図は前記第８図構成のｘ−ｘ断面での各時
刻におけるポテンシャルの変化と信号電荷（図中斜線で
表示）の動きとを模式的に示した説明図である。

こきてまず、時刻ｔ、において、各端子φ、い旧。

■２に印加されるクロックパルスは、全て“Ｈ”レベル
となり、垂直ＣＣＤチャネル３から水平ＣＯＤチャネル
５の電極７，９下に電荷が転送され、これらの各電荷は
、電極８．ＩＯで形成されるポテンシャルバリアのため
に、水平ＣＣＤチャネル５の中で分離状態になる。つい
で、時刻ｔ２になると、端子ＨＴが“Ｈ”レベルとなり
、水平ＣＣＤチャネル５の電極９に転送された電荷が、
制御ゲート電極１１下の転送チャネル１５に転送される
。さらに、時刻Ｌ３には、各端子Ｉ１１．）１２が“し
”レベルとなり、この電荷が、制御ゲート電極ｌｌ下に
保持される。

そして、時刻Ｌ４になると、再度、端子旧が“Ｈ”レベ
ルとなり、制御ゲート電極１１下の転送チャネルＩ５内
の電荷が、水平ＣＣＤチャネル６の電極７下に転送され
、時刻ｔ５には、その転送が完了する。この間、水平Ｃ
ＣＤチャネル５の電極７下に転送された電荷は、その場
所から移動することがない。

すなわち、このようにして、前記第８図に示す実施例構
成では、垂直ＣＯＤチャネル３から転送されてくる電荷
を、１列おきに水平ＣＣＤチャネル５，６の電極７下へ
振り分は得るのである。

なお、転送が完了した電荷は、時刻１１．以降に水平Ｃ
ＣＤチャネル５，６の電極に印加される２相クロツクに
より、水平ＣＣＤチャネル５，６内で左方向に転送され
て、図示しない出力部から出力される。

（発明が解決しようとする課題〕しかして、前記第８図従来例構成の場合にあって、各電
極７〜１１を形成する手順は、次のようにしてなされる
。

すなわち、まず、制御ゲート電極１１を形成し、その後
、各電極７，９を形成する。ついで、水平ＣＣＤチャネ
ル５，６におけるチャネル領域内に、ポテンシャルを浅
く設定するためのイオン注入を、各電極７，９に対して
セルファラインで行なう。そして、最後に電極８，１０
を形成するのである。

従って、この第８図従来例構成にあっては、各電極構成
が、制御ゲート電極１１と電極７，９と電極８．１０と
の３層電極構造となっており、このために制御ゲート電
極１１と各電極７〜１０とが直交する領域では、各電極
相互間での段差が大きくされることから、個々の電極の
断線、電極間のショートなどの不良を発生し易くなり、
この点が、これらの各電極７〜ｌＯの形成時におけるＣ
ＣＤの製造歩留りを低下させる要因となるものであった
。

この発明は、従来のこのような問題点を解消するために
なされたもので、その目的とするところは、制御ゲート
電極を省略した２層電極構造によって、水平ＣＣＤ間で
の電荷の振り分けを可能にし得るようにした。この種の
電荷結合素子を提供することである。

（課題を解決するための手段〕前記目的を達成するために、この発明に係る電荷結合素
子は、第１．および第２の水平チャネルを接続する転送
チャネルの上層に、半導体基板と同−導電形、同一電位
の不純物層を設けて、転送チャネルのチャネルポテンシ
ャルを水平チャネルのピンニングポテンシャルよりも浅
く設定させ、かつ電気的に共通でない少なくとも３個以
上の電極を単位として周期的に配置されるゲート電極を
、水平チャネル上に設けたものである。

すなわち、この発明は、第１導電形の半導体基板上に形
成された第２導電形の垂直チャネルと、この垂直チャネ
ルに接続された第２導電形の第１の水平チャネルと、こ
の第１の水平チャネルに対して一定の間隔で設けられた
第２導電形の第２の水平チャネルと、これらの第１．お
よび第２の水平チャネルを接続する第２導電形の転送チ
ャネルとを有し、前記第１．および第２の水平チャネル
上に設けられるゲート電極群に、クロックパルスを印加
させて、第１の水平チャネル内の電荷を第２の水平チャ
ネルに転送させるようにした電荷結合素子において、前
記転送チャネルの上層に、前記半導体基板と同−導電形
、同一電位の不純物層を形成して、そのチャネルポテン
シャルを前記第１の水平チャネルのピンニングポテンシ
ャルよりも深く設定させ、また、前記ゲート電極群につ
いては、電気的に共通でない少なくとも３個以上の電極
を単位として周期的に配置させたことを特徴とする電荷
結合素子である。

〔作　　　用〕

従って、この発明の場合、転送チャネル内には、その上
層に設けられた不純物層によってピンニングポテンシャ
ルが形成され、その値は、ゲート電極に印加されるクロ
ックによって変化しないため、水平チャネル上に設けら
れたゲート電極に印加するクロックにより、第１の水平
チャネルから第２の水平チャネルに電荷を転送できるの
である。

〔実　施　例〕

以下、この発明に係る電荷結合素子につき、実施例を挙
げて詳細に説明する。

まず、この発明による電荷結合素子の実施例を説明する
のに先立ち、この種の電荷結合素子における表面チャネ
ルピンニング現象について詳細に述べる。

第５図（ａ）　、　（ｂ）は、ゲート電極に印加する電
圧と、埋め込みチャネル型ＣＣＤ　（以下、ＢＣＣＤと
も呼ぶ）の深さ方向のバンドとの関係を示した説明図で
あり、また、第６図は、ゲート電圧と、第５図のバンド
が示すポテンシャルの極小点との関係を示した特性図で
ある。

ＢＣＣＤは、空乏化した埋め込みチャネル層に作られる
ポテンシャル分布を、ゲート電極に印加するクロックパ
ルスにより変化させ、これによつて多数キャリアを転送
させる素子であり、前記した表面チャネルピンニングは
、このＢＣＣＤに見られる特徴的な現象である。

しかして、第５図（ａ）はゲート電極に印加される電圧
ｖＧが“０”の場合でのＢＣＣＤの深さ方向のバンドを
示しており、ＥＣおよびＥＶは、それぞれに伝導帯９価
電子帯の端を示し、ＥＦＰは、Ｐ形シリコン基板のフェ
ルミ準位で、基板が接地されているために、この値はＯ
Ｖに相当する。なお、同図中、ハツチング部は、電子の
存在する領域を示している。

こさで、ＢＣＣＤにおける埋め込みチャネル層は、外部
から完全に空乏化されており、この部分に存在するドナ
ー形固定電荷によって、バンドが下方に曲げられてポテ
ンシャルの極小値ψ０．。０を生ずる。この極小値は、
ゲート電圧■６に依存しており、この依存性をグラフに
示したのが、第６図に見られる直線である。そしてこの
場合、ゲート電圧ｖＧを増せば、この極小値も増すこと
になるが、ゲート電圧Ｖ。に負電圧を印加させてゆくと
、あるゲート電圧ｖＰ以下では、そのポテンシャル極小
値ψ、。２から変化しなくなる。これは、ゲート電圧ｖ
６を負にもってゆくと、ある電圧において、第５図（ｂ
）で示したように、酸化膜と埋め込みチャネル界面にお
ける埋め込みチャネルの価電子帯の位置が、ｐ形シリコ
ン基板中のそれと等しくなるためである。従って、これ
以上、ゲートに負電圧を印加して、バンドを上方に曲げ
ようとしても、埋め込みチャネルと酸化膜界面には、Ｂ
ＣＣＤ周辺に存在するｐ形基板と同電位のチャネルスト
ップ層から正孔が補給されて、バンドの曲がりが固定さ
れることになる。すなわち、これが、いわゆる９表面チ
ャネルピンニングと呼ばれる現象である。

しかして、この表面チャネルピンニングは、埋め込みチ
ャネルのゲート電極側の端が、基板電位に固定されるた
めに生ずる現象であるから、ゲート電極に負電圧を印加
しなくても、ｎ形埋め込みチャネル層の表面にｎ形層を
設け、その電位をｐ形基板と同電位にすることによって
も、同様な現象を実現できる。すなわち、このように構
成させることで、ゲート電位にか＼わりなく、バンドの
曲がりが固定されているため、結果的には、ゲート電極
が不要になる。

第７図はこの状態の一例を表わしたＢＣＣＤにおけると
ころの、電荷転送方向と垂直な方向の概略断面図である
。この場合は、ｎ形半導体基板２１でのｎ形埋め込みチ
ャネル層２２の周囲にあって、信号電荷をこの埋め込み
チャネル内に閉じ込めるためのチャネルストップ領域２
３を形成したものであり、同チャネルストップ領域２３
は、高濃度のｐ＋領領域らなり、ｎ形半導体基板２１と
同電位にされている。従って、このようにｎ形埋め込み
チャネル層２２の表面に、ｎ形の不純物領域２４を設け
るだけの構成により、チャネルストップ領域２３を介し
てその電位をｎ形半導体基板２１と同電位にすることが
できるのである。

次に、この発明の一実施例を適用した電荷結合素子につ
き、第１図ないし第４図を参照して詳細に述べる。

この実施例は、シリアル転送用ＣＣＤ間の接続構成を、
インターライン転送方式による固体撮像素子に適用した
場合である。

第１図はこの実施例によるＣＣＤの概要構成を示す平面
パターン図、第２図は同上第１図のＹＹ線部における概
要構成を模式的に示した断面図であって、第１図中、前
記第８図と同一符号は同または相当部分を示している。

これらの第１図および第２図においても、符号１は２次
元的に配列されたフォトダイオード、２は垂直ＣＣＤチ
ャネル３にフォトダイオード１から電荷を転送するため
の転送ゲート、４は垂直ＣＣＤチャネル３の最終電極で
、端子φＶＬに接続されている。また、５，６は第１．
および第２の水平ＣＣＤチャネル、５ａ、６ａはこれら
の各水平ＣＣＤチャネル５，６を形成するｎ形の埋め込
み層、７〜１０は水平ＣＯＤの転送電極であって、この
実施例では、２相駆動ＣＣＤの電極を構成する電極７．
８が、前記従来例の場合とは異なり電気的に独立されて
、それぞれに端子口、旧゛に接続され、かつ電極９，１
０が、端子Ｈ２に接続されている。さらに、１２は前記
第１の水平ＣＣＤチャネル５と第２の水平ＣＣＤチャネ
ル６とを接続する転送チャネル、１２ａは前記した不純
物層にあたるｐ形の半導体層、１２ｂは前記埋め込み層
５ａ、６ａよりも不純物濃度を高くして形成したｎ＋形
の半導体層であり、１３はｐ形のシリコン半導体基板、
１４はｐ形の高濃度半導体層によって形成したチャネル
ストップ層である。

そして、前記ｐ形半導体層１２ａは、第２図での紙面に
垂直な方向に存在するチャネルストップ層（図示せず）
を介してｐ形シリコン半導体基板１３と電気的に接続さ
れており、このために前記転送チャネル１２は、前記し
た表面チャネルビンニンダの状態にあって、その内部の
ポテンシャルは、電極７〜１０の影響を受けることがな
い。

また、第３図は電荷の振り分は時に、前記第１図構成で
の各端子に印加されるクロックパルスのタイムチャート
を示しており、同図中、（ａ）〜（ｄ）として示すパル
スは、各々端子φ、い旧、旧“、Ｈ２に印加される。さ
らに、第４図は前記第１図構成でのＹ−Ｙ断面における
各時刻のポテンシャルの変化と信号電荷（図中斜線で表
示）の動きとを模式的に示した説明図であり、同図中、
Δｖ２は電極８下のポテンシャルと電極９下のポテンシ
ャルとの差を示し、Δｖ３は電極８下のポテンシャルと
電極７下のポテンシャルとの差を示している。

続いて、前記第１図実施例構成による固体撮像素子にお
いて、その電荷の振り分は動作を、これらの第３図およ
び第４図について述べる。

この実施例の場合、クロックパルスは、前記従来例の場
合とは異なって、３値のパルスが印加される。すなわち
、第３図において、まず、時刻ｔ１で各端子φ、い旧、
Ｈ２に印加されるクロックパルスは、全て“Ｈ”レベル
となり、垂直ＣＣＤチャネル３から水平ＣＣＤチャネル
５の電極７，９下のポテンシャルウェルに電荷が転送さ
れ、かつ時刻ｔ２になると、端子φＶＬが最低レベル“
ＬＬ”となって、この垂直ＣＣＤチャネル３から水平Ｃ
ＣＤチャネル５への電荷の転送が終了する。

ついで、時刻ｔ３になると、端子器に印加されるクロッ
クパルスが“Ｈ”レベルのまＳで、各端子器°、Ｈ２に
印加されるクロックパルスが最低レベル“ＬＬ”となる
。先にも述べたように、ＢＣＣＤ内でのポテンシャルミ
ニマムは、とンニングポテンシャルを越えて浅くなるこ
とはないが、しかし、転送チャネル１２に形成されてい
るｎ＋形半導体層１２ｂでのポテンシャルが、水平ＣＣ
Ｄチャネル５のとンニングポテンシャルよりも深くなっ
ているため、第４図に示したポテンシャル差Δｖ４が生
ずることになる。そして、これにより水平ｃｃＤチャネ
ル５の電極９下にあった信号電荷が、転送チャネル１２
を経て水平ＣＣＤチャネル６の電極７下のポテンシャル
ウェルに転送される。なお、この時、電極８には、電極
９，１０と同じく最低レベル“ＬＬ”のクロックパルス
が印加されているので、水平ＣＣＤチャネル５の電極９
下の電荷は、水平ＣＣＤチャネル６の電極７下のポテン
シャルウェルに対しては、そのポテンシャルバリアΔ■
２のために転送されることがない。

そして、時刻Ｌ４になると、前記各端子器°、Ｈ２が“
Ｌ”レベルとなって電荷の振り分けが完了するが、この
時、水平ＣＣＤチャネル５の電極７下のポテンシャルウ
ェルに転送されてきた電荷は、端子器が“Ｌ”レベル、
端子■２が“Ｈ”レベルとなることがないので移動せず
、その後９時刻ｔ５に至って、前記各端子器、Ｈ１“、
Ｈ２が“Ｌ”レベルとなり、以後、前記第９図の時刻ｔ
６以降と全く同様な動作がなされるのである。

なお、前記実施例構成においては、電子を信号電荷とし
て扱う場合について述べたが、正孔を信号電荷として扱
うようにしてもよく、この時は、半導体の形を全て反転
させ、かつクロックパルスの極性もまた反転させればよ
い。

〔発明の効果〕

以上詳述したように、この発明によれば、第１導電形の
半導体基板上に形成された第２導電形の垂直チャネルと
、この垂直チャネルに接続された第２導電形の第１の水
平チャネルと、この第１の水平チャネルに対して一定の
間隔で設けられた第２導電形の第２の水平チャネルと、
これらの第１．および第２の水平チャネルを接続する第
２導電形の転送チャネルとを有し、第１．および第２の
水平チャネル上に設けられるゲート電極群に、クロック
パルスを印加させて、第１の水平チャネル内の電荷を第
２の水平チャネルに転送させるようにした電荷結合素子
において、転送チャネルの上層に、半導体基板と同一導
電形、同一電位の不純物層を設け、この不純物層によっ
てピンニングポテンシャルを形成させるようにしたので
、従来構成で必要とされた転送チャネル上の制御ゲート
電極を省略し得るもので、この結果、装置内部構成での
各電極相互間の段差が解消されて、個々の電極の断線、
電極間のショートなどの不良を防止できて、高密度のＣ
ＣＤを製造歩留りよく提供し得るなどの優れた特長を有
するものである。

【図面の簡単な説明】

第１図はこの発明に係る電荷結合素子の一実施例をイン
ターライン転送方式による固体撮像素子に適用した場合
でのＣＣＤの概要構成を示す平面パターン図、第２図は
同■第１図のＹ−Ｙ線部における概要構成を模式的に示
した断面図、第３図は同上第１図構成での各端子に印加
されるクロックパルスのタイムチャート、第４図−一林
は同上第１図構成のＹ−Ｘ断面での各時刻におけるポテ
ンシャルの変化と信号電荷の動きとを模式的に示した動
作説明図、第５図（ａ）　、　（ｂ）はＢＣＣＤにおけ
るゲート電極に印加する電圧と深さ方向のバンドとの関
係を示した説明図、第６図は同上ゲート電圧とポテンシ
ャルの極小点との関係を示した特性図、第７図は同上Ｂ
ＣＣＤにおける電荷転送方向と垂直な方向の概略断面図
であり、また、第８図は従来例での電荷結合素子をイン
ターライン転送方式による固体撮像素子に適用した場合
でのＣＣＤの概要構成を示す平面パターン図、第９図は
同上第８図構成での各端子に印加されるクロックパルス
のタイムチャート、第１０図は同上第８図構成のＸ−Ｘ
断面での各時刻におけるポテンシャルの変化と信号電荷
の動きとを模式的に示した動作説明図である。１・・・・フォトダイオード、２・・・・転送ゲート、
３・・・・垂直ＣＣＤチャネル、４・・・・最終電極、
５゜６・・・・水平ＣＣＤチャネル、５ａ、６ａ・・・
・同−Ｌｎ形埋め込み層、７〜１０・・・・電極、１２
・・・・転送チャネル、１２ａ・・・・ｐ形半導体層、
１２ｂ・・・・ｎ＋形半導体層、１３・・・・Ｐ形シリ
コン半導体基板、１４・・・・チャネルストップ領域。代理人　　大　　音　　増　　雄

Claims

【特許請求の範囲】

第１導電形の半導体基板上に形成された第２導電形の垂
直チャネルと、この垂直チャネルに接続された第２導電
形の第１の水平チャネルと、この第１の水平チャネルに
対して一定の間隔で設けられた第２導電形の第２の水平
チャネルと、これらの第１、および第２の水平チャネル
を接続する第２導電形の転送チャネルとを有し、前記第
１、および第２の水平チャネル上に設けられるゲート電
極群に、クロックパルスを印加させて、第１の水平チャ
ネル内の電荷を第２の水平チャネルに転送させるように
した電荷結合素子において、前記転送チャネルの上層に
、前記半導体基板と同一導電形、同一電位の不純物層を
形成して、そのチャネルポテンシャルを前記第１の水平
チャネルのピンニングポテンシャルよりも深く設定させ
、また、前記ゲート電極群については、電気的に共通で
ない少なくとも３個以上の電極を単位として周期的に配
置させたことを特徴とする電荷結合素子。