JPH0268798A - 画像メモリ素子 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、光電変換機能とメモリｉ能を有する画像メ
モリ素子に関するものである。

〔従来の技術〕

第２図はエレクトロニクス誌、昭和５７年７月号（１１
，６８１−７１３）の坂本氏の論文［次世代産業基板技
術研究開発制度にみるわが国の最先端エレクトロニクス
技術１に記載された従来の３次元回路素子構造をした画
像処理ブＯｔ？ツサを示す構成図である。同図に示すよ
うに、＠Ｅ層に各画素を走査する走査回路を含むＣＣＤ
型崖像素子等の光電変換部１を形成しており、この光電
変換部１の下層に前処理回路としてのＡ／Ｄ変換部２、
その下層にＳＲＡＭ等の半導体メモリより構成されるメ
モリ３、その下層に画像処理を行う演算部４、その下層
に電源・駆動部５が形成されでいる。これらの能動回路
１〜５は個別の単結晶層６に形成され、各単結晶層６，
６・・・間に絶縁膜７を設けることで層間分離されてい
る。

このような構成において、第３図のブロック構成図に示
すように、充電変換部１のイメージセンサ１ａにより光
電変換された光信号電荷は、走査回路１ｂを介してＡ／
Ｄ変換回路２に転送され、このＡ／Ｄ変換回路２により
Ａ／Ｄ変換され、ティジタル信号としてメモリ３に記憶
される。また、読出し時に演算部４が、メモリ３から記
憶内容を取出し、映像信号を出力する。

第４図（ａ）は、第２図で示した光電変換回路１の−例
どじでＳｏｌ構造をした固体撮像素子の一画素分を示す
断面図、第４図（ｂ）はその等両回路を複数画素弁につ
いて示す図て・ある。なお、ここで示した光電変換回路
はＶＩＳＩデクノロジ−シンポジウムの講演集［５月、
＋９８５］にＪ３りるＳ、ヒロ廿氏他の論文［２層の活
性領域に作成された１０ピツ］・・リニア・イメージレ
ン沓す１に開示されている１゜ 同図（ａ）に示すように、半導体基板１０上に８０２１
１Ｕ１１が形成され、この３ｉ０２膜１１上にｎ型シリ
コン領域１２が形成されている（ＳＯＩ構造）。ｐｌシ
リコン領域１２の上層部にはｎ型シリコン領域１３．１
４が形成されており、ｎ型シリコン領域１３．１４間の
ｎ型シリコン領域１２上にＳ　ｉ　Ｏ２膜１５を介して
ポリシリコンゲート１６が形成されている。また、ｎ型
シリコン領域１３上にＡｌ配線１アが、ｎ型シリコン領
域１２上の端部にＡＩ配線１８がそれぞれ５ＩＯ２膜１
５を貫通して形成されている。Ｓ　ｉ　Ｏ２膜１５は、
ポリシリコンゲート１６、及びｎ型シリコン領域１２を
覆っている。なお、２０は入）ｊ光である。

第４図（ａ）のｎ型シリコン領域１２とｎ型シリコン領
域１４とのｐｎ接合により、第４図（ｂ）で示したフォ
トダイオードＰ　ｌ）を形成し、ｎ型シリコン領域１２
．ｎ型シリコン領域１３．１４及びポリシリコンゲート
１６により第４図（ｂ）で示したトランジスタＴを形成
している。また、ポリシリコンゲート１６が水平信号線
、Ａｌ配線層１７が垂直信号線として機能する。

このような構成において、光２０がフ第１・ダイオード
ＰＤに照射すると、フォトダイオードＰＤにおいて電荷
が発生し、ポリシリコンゲート１６に所定電圧が印加さ
れることでオン状態となったトランジスタＴを介してＡ
ｌ配線層１７に電流が流れることで光電変換及び信号走
査が行われる。

第５図は積層構造の光電変換回路である従来の固体＠機
素子の基本的構成を示す回路構成図である。同図に示す
ように、最上Ｆ［Ｗｌ　１にフォトダイオードＰＤアレ
イが、最上１ｆｆｌ　１．１下のＩ　＋−２に走査用ス
イッチングトランジスタＳＴ等により走査回路が設けら
れている。なお、１１は走査用信号線である。

しかしながら、第４図及び第５図で示した光電変換回路
では、最上層に、光電変換を行う）ＡトダイオードＰＤ
に加え、△ｌ配線層１７．走査用信号線１１等が設けら
れるため、その弁開口率が低下し、光電変換感度が損わ
れるどい・う問題点を含んでいる。

一方、最上層全てに光′市変換機能をｂだせ、その下層
に走査部を設’＝ｊ、ＩＡＩ口率を１００％に上げるこ
とで光電変換感度を向上させた固体搬像素子がある。第
６図はその一例を示す断面図である。

この図は１画素の固体搬像素子を示している。この固体
撮像素子は、テレビジョン学会技術報告（Ｖｏｌ、５．
Ｎｏ、２９　ＥＤ６０６１９８１年）における馬路氏他
の論文［非晶質３ｉを用いた単板カラー固体撮像素子の
設計、試作、特性評価］に開示されている。

第６図に示すように、光電変換面として、上層部仝而に
アモルファスｓ＋：Ｈ膜３１が形成されたイメージセン
ナ部１ａと、その−１・層に形成されている走査回路部
１ｂより構成されている。

イメージセンナ部１ａは最り層からガラス板３２、色フ
ィルタ３３．接着剤３４．透明電極３５アモルファスＳ
　ｌ　：　ｌ−１膜３１が形成されている。

一方、走査回路部１ｂは０層２１の上層部に形成された
ｎ＋ソース、ドレイン拡散層２２．２３と、これらのｎ
＋ソース、ドレイン拡散ｍ２２．２３間のｐ層２１上に
周囲を絶縁膜２４で覆われて形成されているポリシリコ
ンゲート２５とにより走査回路用のスイッチングトラン
ジスタを形成している。またポリシリコンゲート２５は
水平信号線として機能している。

ｎ＋ソース拡散層２２は第１のＡ１層２６及び第２のＡ
Ｉ層２７を介して、光電変換を行うアモルファスＳｉニ
ド１膜３１と電気的接続される。

方、ｎ＋ドレイン拡散層２３上にはＡＩ垂直信号線２８
が形成されている。なお、２９は層間絶縁膜、３０はｎ
型３ｉ基板である。

このように上層部仝而に光電変換機能をもたせること−
（：　１ｉｉｌ　１．１率を１００％にし充電変換感度
の向上を図っている。しかしながら、このように光電変
換感度をトげた場合で６、第２図、第３図で示したよう
に光゛層変換されたアナログ電気信号はＡ／Ｄ変換回路
２によりディジタル化したあと、メモリ３に記憶する必
要がある。このため、時系列な信号変換手続が必要とな
り、さらにＡ／Ｄ変換器を設ける分だけ構成が複雑にな
るという問題点があった。

上記した問題を回避するための画像メモリ素子どして、
ｆ　Ｅ　Ｅ　Ｅエレクトロンデバイス、ＫＥｔ）３２　
（１９８５年）にお（プる１」、ヤマサキ氏他の論文ｒ
ＭＮＯｓＭＮＯＳメモリゲートる固体搬像素子」に開示
されたものがある。

第７図　（ａ）及び（ｂ）はこの画像メモリ素子の塁本
構成を示す回路構成図及び１画素の断面構造を示す断面
図である。

第７図（ａ）において、４１は水平走査回路、４２は垂
直走査回路、４３は読出し／書込み切換回路、４４は水
平スイッチＭｏＳトランジスタ、４５は読出し信号検出
用の積分回路、ＶＳは映像信号出力線、■　　は映像出
力、ＰｏｏはオーバーフＵＴ ロードレイン端子、ＰＯＧはオーバーフローケート端子
、１２はＡＩ水平選択線、ｆ！３はＡｉ垂直信号線であ
る。また、４６は１画素分の画像メモリ構成部を示１ノ
、フォトダイオードＰＤ及び、転送ゲート、ＭＮＯＳメ
モリゲート及びオーバーフローゲートをそれぞれ有する
トランジスタＴ１〜１−３より構成されている。

第７図（ｂ）に示り−ように各画ｉ　４６　＋、、ｌ、
ｐ型Ｓｊ基板５０上層部に４つのｎ＋拡散層５１〜５４
を形成している。ｎ＋拡散層５１．５２間のｐ型Ｓ　ｉ
　Ｍ板５０上に５ｉ０２膜５５を介してポリシリコンか
らなるオーバーフローゲートＯＧが形成されている。ま
た、ｎ＋拡散層５２．５３間のｐ型Ｓ１基板５０上にポ
リシリコンからなるＭＮＯＳメモリゲートＭＧＳＳ　ｉ
　Ｏ２膜５５及びＳ３Ｎ４膜５６を介して形成され、ｎ
＋拡散層５３゜５４間のｐ型Ｓｉ基板５０上にポリシリ
コンからなる転送ゲートＴＧが５ｉｎ２膜５５を介して
形成されている。そして、ｎ＋拡散層５１．５２とオー
バーフローゲートＯＧによりトランジスタＴ１を、ｎ＋
拡散層５２．５３とＭＮＯＳメモリゲートＭＧによりメ
モリトランジスタＴ２を、ｎ＋拡散層５３．５４と転送
ゲートＴＧによりトランジスタＴ３を、ｎ＋拡散層５２
とｐ型Ｓ１基板５０とのｐｎ接合によりフォトダイオー
ドＰＤを形成している。上記したトランジスター’２．
Ｔ３によりデュアルゲートトランジスタを構成している
。

また、ｎ＋拡散層５４−ＦにＳｉＯ２膜５５．Ｓ３Ｎ４
膜５６を貫通してＡＩ垂直信＠ＦＡＡ３が形成され、ｎ
１拡散層５１上にＳ　ｉ　Ｏ２膜５５．Ｓ３Ｎ４膜５６
を貫通して△ｌ水平選択線λ２が形成されている。

メモリトランジスタＦ２におけるＭ　Ｎ　ＯＳメモリゲ
ートＭＧはＳ　＋　０２膜５５と５１３Ｎ４膜５〔５と
により構成された複合膜により、信号を書き込みたい時
に、信号の記憶を行っている。すなわち、光励起電荷の
一部を、Ｓｉ３Ｎ４膜５６内及びＳｉｏ　膜５５とＳｉ
３Ｎ４膜５６との界面にあるトラップに捕獲してフラッ
トバンド電圧ＶＨを変更ツることで画像情報をアナログ
記憶する。

また、転送ゲート−「Ｇを有するトランジスタＴ３は、
オフ状態となることでメモリトランジスタＴ２に蓄積さ
れた電荷がＡＩ垂直信号線１３に流出するのをを防ぐ働
きをする。１〜ランシスター「１のオーバーフローゲー
トＯＧ、ｎ“拡散層５１はそれぞれオーバーフローケー
ト端子Ｐ。０．オーバーフロードレイン端子Ｐｏｏに接
続されることで、書込み時には後述するようにフォトダ
イオードＰ　ｔ）のブリレット動作を行う。さらに搬像
時には、強い光がフォトダイオードＰＤに照射した場合
にフォトダイオードＰＤよりあふれる電荷を掃きだしブ
ルーミングを抑制覆るオーバーフロードレインとしての
役目も果たす。また、オーバーフローケート端子Ｐ。６
及びオーバーフ［１−ドレイン端子Ｐ。、は読出し時に
おいて、後）ホするように一定量の電荷の発生源となる
。

読出し／書込み切換回路４３により、正の書込み電圧、
あるいは負の消去パルス電圧をメモリ１−ランジスタＴ
２のＭＮＯＳメ七リゲーｌすＭＧに与えることでメ［リ
トランジスタＪ２への占込み及び消去が行える１、一方
、画素４６の記憶内容の読出しく層像時ら含む）は、水
平走査回路４１及び垂直走査回路４２によりそれぞれへ
β垂直信号線１３及びＡＩ水平選択線ｆ１２を介して走
査パルスを与え各画素４６を走査し情報を読出すことで
行える。

第８３図は第７図で示した画像メ七りへの書込み動作を
説明するためのポテンシャル分布図であり、特に、フォ
トダイオードＰＤを形成するｎ＋拡散層５２とＭＮＯＳ
メモリゲートＭＧ下のｐ型シリコン基板１表面（以下「
基板表面」と言う。）のポテンシャル分イ５を示す。同
図において、下方が正の電位方向である。以下、同図を
参照しつつ書込み原理について説明する。

まず、オーバーフローゲート端子Ｐ。６より１〜ランジ
スタＴ１のＡ−−バーフローゲートＯＧにリセットパル
スを与え、同図（ａ）に示すように、全画素４６のフォ
トダイオードＰＤを形成するｎ＋拡散層５２の電位をプ
リセット市位ｖ８ｏに設定し、プリセラ］・状態の電荷
１ｉ　Ｅ　Ｏを決定する。

この状態で光を一定の積分期間Ｔｉの間フォトダイオー
ドＰＤに入射すると、光励起した光信号電荷がｎ＋拡ｒ
ｌｉ層５２中に蓄積され、同図（ｂ）に示すように電位
がＶ８に下降する。なお、Ｅ２は光信号電荷量を示す。

この動作はＩＥＥＥ　Ｊ、５ｏｌｉｄ−３ｔａｔｅ　Ｃ
１ｒｃｕｉｔｓ、Ｖｏｌ　５Ｃ−２，ｎｏｉ２　ｐ、６
５−７３５ｅＤｔ　１９６１にｊ３けるＧ、　Ｐ、　Ｗ
ｃｃｋｋｅ氏の論文”０ｐｅｒａｔｉｏｎ　ｏｒ　ｐ−
ｎ　ｊｕｎｃｔｉｏｎ　ｐｈｏｔｏｄｅｔｅｃｔｏｒｓ
　ｉｎ　ａ　ｐｈｏｔｏｎ　ｆｌｕｘｎｔｅｏｒａｔｉ
ｏｎ　ｍｏｄｅ”に開示された、通常のＭＯ８型固体撤
像素子におけるＰ　Ｆ　Ｉ　（Ｐｈｏｔｏｎ−Ｆｌｕｘ
　［ｎｔｃａｒａｔｉｏｎ）モードと等価Ｃある。

この後、メモリトランジスタ゛「２のＭＮＯＳメモリゲ
ートＭＧに正の占込みパルス電圧を印加すると、ＭＮＯ
ＳメモリゲートＭＧ″Ｆの基板表面電位φＨＧが上昇し
、ｎ＋拡散層５２に蓄積された電荷が同図（Ｃ）に示す
ように、ＭＮＯＳメモリゲートＭＧ下にＢＢＤモードで
転送される。そして、ｎ＋拡散層５２とＭＮＯＳメモリ
ゲートＭＧ下に蓄積された電荷が釣り合った平衡電位ｖ
ＳＦで平衡状態となり、同図（ｄ）に示すように電荷の
転送が終了する。なお、Ｅｌはプリセット電荷量ＥＯの
一部が転送されたバイアス電荷Ｍである。

その後、同図ｆｃ）に示すようにＭＮＯＳメモリゲート
ＭＧ下の基板表面の電荷の一部が簿い３ｉ０　膜５５を
トンネル注入し、ＳｉＯ２膜５５゜８１３Ｎ４膜５６界
面のトラップに捕獲される。

その結果、メモリトランジスタＴ２におけるＭＮＯＳメ
モリゲートＭＧのフラットバンド電圧ｖＦＢが上昇する
。このフラットバンド電圧ＶＦＢはＭＮＯＳメモリゲー
トＭＧ下の基板表面電位φＨ６どの負の相関があり、Ｍ
ＮＯＳメモリゲー１−　Ｍ　Ｇに与える電圧が同じであ
れば、フラットバンド電圧ＶＦＢが高い程基板表面ｍ位
φＨ６は低くなる。この上うに、フォトダイオードＰＤ
で光電変換された光情報がフラットバンド電圧ｖ、Ｂの
変位としてメモリトランジスタＴ２のＭＮＯＳメモリゲ
ートＭＧにアナログ情報としで記憶されることになる。

このため、Ａ／Ｄ変換部を別途の設ける必要はない。

このとき、プリセット電圧ＶＳＯが低い程、同一光信号
電荷量Ｅ２でも、プリセット電荷ＩＥＯが多いため、信
号電荷Ｍ植接のｎ＋拡散層５２の電位と正の書込みパレ
ス印加時のＭＮＯＳメモリゲートＭＧ下の基板表面電位
φＨ６どの差が大きくなる。その結果、バイアス電荷ｆ
ｆ１Ｅ１が増加することで平衡電位ＶＳＦが−Ｆ昇し、
ＭＮＯＳメモリゲートＭＧ下に蓄積される電荷量は増加
する。このため、ＭＮＯＳメモリゲートＭＧとトンネル
絶縁膜であるＳｉｎ、、ｌｌ５５との電位差が大きくな
り、微細な入射光量でもＳｉＯ２膜５５への電荷のトン
ネル注入が起こり短時間で書込みが行える１、シかしな
がら、プリセット電圧Ｖ３ｏを下げすぎると、バイアス
電荷ｆｉＥ１が増大しすぎ、光信号電荷量Ｆ２の増減に
もかかわらずフラットバンド電圧ＶＦＲが大きく変化し
てしまい、書込み可能な光信号電荷ｆｆ１Ｅ２の範囲が
減少してしまうため、この点を考慮する必要がある。

第９図は第７図で示した画像メモリからの読出し動作を
説明するためのボランシャル分布図であリ、特にｎ＋拡
散層５２．メＥリゲートＭＧ、下の基板表面、転送ゲー
トＴＧ下の表面基板及びｎ＋拡散層５３のポテンシャル
分布を示す。以下、同図を参照しつつ読出し原理につい
て説明する。なお、読出し中は、転送ゲートＴＧ下の基
板表面電位φ１６が、トランジスタＴ２のＭＮＯＳメモ
リゲートＭＧに走査パルスが与えられた時の最大レベル
の基板表面電位φ　　よりも高くなるようにトＧＩ ランジスタＴ３の転送ゲートＴＧに電圧が印加されてい
る。

まず、各画素４６におけるメモリトランジスタＴ２のＭ
ＮＯＳメモリゲートＭＧに、水平走査回路４１により、
Ａｆｌ水平走査線ｆ！２を介して順次水平走査パルスを
加える。すると、トランジスタＴ１のソースであるｎ゛
拡散層５２の電位Ｖｓは、トランジスタＴ３のドレイン
であるｎ＋拡散層５４へ与える電圧が十分大きな場合、
同図（ａ）に示ずＪ、うにＭＮＯＳメモリゲートＭＧ下
の基板表面電位φ　　に固定される。なおφ　　は消去
状態、ＨＧＩ　　　　　　　　　　　　ＨＧｌすなわち
アナログ情報としてのＯ１込み状態におけるＭＮＯＳメ
モリゲートＭＧ下のＬｔ板表面電位、φ　　は光信号電
荷の書込み状態におけるＭＮＯＧ２ ＳメモリゲートＭＧ下の基板表面電位を示している。以
下、基板表面電位φ　　における読出し動Ｇ１ 作の説明を行う。このとき、ＭＮＯＳメモリゲートＭＧ
への印加電圧は書込みが生じない程度に充分小さいもの
とする。

メモリゲートＭＧへの走査パルスが終了すると、トラン
ジスタＴ１のソースであるｎ＋拡散層５２は逆バイアス
され、同図（ｂ）に示すようにポテンシャルウェルが形
成される。このポテンシャルウェルの深さは走査パルス
印加時のＭＮＯＳメモリゲ−１−ＭＧ下の基板表面電位
φ　　により決定さＧ１ れる。

そして、水平走査の各帰線期間に相当する時間にオーバ
ーフローゲート端子Ｐ。６より所定の電圧を与えること
でトランジスタＴ１のオーバーフローゲートＯＧをオン
させ、オーバーフロードレイン端子Ｐ。Ｄより所定の電
圧を１ヘランジスタＴ１のドレインであるｎ＋拡散層５
１に供給することで、同図（Ｃ）に示すように、トラン
ジスタＴ１のソースでありかつフォトダイオードＰ（′
）をも形成しているｎ＋拡散層５２の全部のものに電荷
を注入する。

その後、各画素４６のメモリトランジスタＴ２のＭＮＯ
ＳメモリゲートＭＧに順次走査パルスを加え、同図（ｄ
）に示づようにＭＮＯＳメモリゲートＭＧの基板表面電
位φ　　レベルを越えて蓄積Ｇ１ された電荷が転送ゲートＴＧを介してｎ＋拡散層５４に
転送される。つまり、基板表面電位φＨＧ１が低い程、
少量の電荷がｎ＋拡散層５４に転送されることになる。

このｎ＋拡ｆｌＩ層５４に転送された電荷はＡＡ垂直信
号線１３．トランジスタ４４゜積分回路４５を介して映
像出力Ｖ　　として出力ＵＴ される。すなわち、この映像出力Ｖ　　よりＭＮＵＴ ＯＳメモリゲートＭＧの記憶内容がアナログ情報として
読出せる。この動作では、ＭＮＯＳメモリゲートＭＧが
オ“ンしたとき、ｎ＋拡散層５２から［１＋拡散層５４
に流れる電荷量はＭＮＯＳメモリゲ−１〜ＭＧ下の基板
表面電位φＨＧが小さい程、小さくなる。また、前述し
たよう基板表面電位φ８６はフラットバンド電圧■ＦＢ
と負の相関があることから、フラットバンド電圧ＶＦＢ
が大きい稈ｎ＋拡ｒ１．層５４に流れる電荷量は少なく
なる。従って、書込み時にＭＮＯＳメモリゲートＭＧに
蓄積された電荷量が多い程、つまり、光信号電荷量Ｅ２
が多い稈、読出し時の映像出力ＶｏＵ１は小さくなる。

一方、メモリトランジスタＴ２に記憶した情報を消去す
るには、全画素４６のメモリトランジスタＴ２のメモリ
ゲートＭＧに大きな負の消去パルス電圧を同時に一定時
間与え、ＳｉＯ２膜５５から電荷をトンネル放出させフ
ラットバンド電圧Ｖ、８を下げることで行われる。この
消去動作によりフラットバンド電圧ｖ、Ｂは初期状態に
戻る。

次にＲ像動作について説明する。まず、全画素４６のト
ランジスタＴ３の転送ゲートＴ　Ｇに一定電圧を与え、
書込みが生じない程度の小さな電圧でメモリトランジス
タＴ２のＭＮＯＳメモリゲートＭＧを周期的にオンさせ
、ｎ＋拡散層５２に蓄積された光信号電荷をｎ＋拡散層
５４から映像出力Ｖ　　として出力する。このときｎ１
拡散層５ｊＯＵ１ ４の電位をＶ　とするとφ　＜Ｖ　　、φＨ６＜φ１６
Ｄ　　　　　　　　　　　ＨＧ　　　　Ｄに設定する必
要がある。これは、ＭＮＯＳメモリゲートＭＧに記憶さ
れたフラットバンド電圧ＶＩＢの変位による基板表面電
位φＨＧの違いが映像出力Ｖ　　に影響を及ぼさなくす
るためである。

００丁 （発明が解決しようとする課題） 従来の画像メモリ素子は以上のように構成されており、
第７図に示したようなアナ【コグ光情報を直接記憶する
構成では、同一平面上に光゛ＬＩＩ変換部。

記憶部並びに走査回路が設けられるため間口率が制限さ
れ、光電変換感度が劣化するという問題点があった。

また、第６図に示づような固体搬像索子を用いれば、開
口率は１００％となるが、光信号電荷量をＡ／Ｄ変換し
てデジタル信号としてメモリに記憶させるため、前述し
た通りΔ／Ｄ変換部が別途に必要となり構成が複雑にな
る。また、光信号電荷量を時系列信号に一旦変更した侵
に、ざらにＡ／Ｄ変換してメモリに記憶するため処理速
度が遅くなるという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、光信号電荷をＡ／［）変換器を用いずアナロ
グ情報としてメモリに記憶することができ、かつ光電変
換に要する開口率を１００％とすることが可能な画像メ
モリ素子を得ることを目的とする。

〔課題を解決するための手段〕

この発明にかかる画像メモリ素子は、光電変換部を有す
る第１の層と、前記第１の層下に形成されており、前記
光電変換部と一方電極が電気的に接続され、前記光電変
換部により変換された電荷量に応じてトランジスタ特性
が変化することで前記電荷量をアナログ記憶するメモリ
トランジスタを有する第２の層とを備えている。

〔作用〕

この発明における第１の層は、光電変換機能以外の機能
を有する必要がないため、全面を光電変換部とすること
ができる。

〔実施例〕

第１図はこの発明の一実施例である画像メモリ素子の１
画素分を示す断面図である。なお、この画像メ七り素子
の基本構成は第７図（ａ）とほぼ同じである。但し充電
変換手段としてフォトダイオードＰＤを用いず、アモル
ファス３　ｉ　：　）−１膜３１を用いている。

同図に示すように、下層部ＬＤに第７図で示したＭＮＯ
ＳメモリゲートＭＧを内蔵した画像メｅりを形成し、上
層部ＬＵに第６図で示したアモルファスＳ　ｉ　：　Ｈ
膜３１から成る光電変換部を形成している。そして、Ａ
Ｉ層２７とｎ＋拡散層５２との間にＡＩ層６０がＳｉＯ
２膜５５及びＳｉ３Ｎ４膜５６を突き扱けて形成され、
アモルファスＳ　ｉ　：　Ｉ−１膜３１とｎ＋拡散層５
２との電気的接続を図っている。また上層部ＬＵと下層
部［−１〕間の他の領域はポリイミド等からなる居間絶
縁膜６１により絶縁される。この層間絶縁膜６１は下層
部−Ｄの平坦化の役割も兼ねている。なお、他の構成に
ついては、従来例で示した第６図、第７図（ｂの同一符
号で示したものと同じであるので説明は省略する。

このように構成覆ることで、全面に形成された上層部Ｌ
ＵのアモルファスＳｉ：Ｈ膜３１により光電変換された
電荷量に基づぎ、ＭＮＯＳメモリゲートＭＧのフラット
バンド電圧ＶＦＢを変更することで光情報のアナログ記
憶が行える。その結果、開口率１００％を維持しつつ、
Ａ／Ｄの変換部を必要としない画像メモリ素子を得るこ
とができる。

従って、このメモリ素子を用いることで、高性能。

高集積度な３次元画像プロセッサを得ることができる。

なお、この画像メモリ素子における書込み。

読出し及び躍像動作は光電変換手段がフォトダイオード
からアモルファスＳｉ：Ｈ膜に変わったのみで、他は第
７図で示した画像メモリ素子と同じである。

なお、この実施例では、不揮発性トランジスタとして、
５１３Ｎ４膜よりなるＭＮＯ８構造のものを示したが、
フローティングゲートＭＯ３ＦＥＴ構造、　Ｍ　ＯＮ　
Ｏ３（Ｍｅｔａｌ　０ｘｉｄｅ　Ｎ１ｔｒｉｄｅ　Ｏｘ
ｉｄｅＳｅｍｅｃｏｎｄｕｃｔｏｒ）等の他の不揮発性
トランジスタを用いてもよい。づ゛なわち、光信号電荷
量に応じてフラットバンド電圧ＶＦＲ等のトランジスタ
特性が変化することで、光信号型／ｌ？ｉ量をアノ−ロ
グ記憶できるトランジスタであれば代用できる。

また、この実施例では、光電変換手段としてアモルファ
スＳ　ｉ　：　ｌ−１膜を示したが、ニュービコン膜（
Ｚｎ　　　ＣｄｘＴｅ）等の他の光電変換膜を１−× 用いてもよい。

〔発明の効果〕

以上説明したように、この発明によれば、第１１００％
にすることができる。

また、第２の層のメモリ１〜ランジスタは、第１の層の
光電変換部により光電変換された電荷量に応じてトラン
ジスタ特性を変化させることで、電荷量をアナログ記憶
するため別途にＡ／Ｄ変換部を設ける必要はない。

【図面の簡単な説明】

第１図はこの発明の一実施例である画像メモリ素子を示
す断面図、第２図（９上従来の画像処理プロセッサを示
す構成図、第３図は第２図で示した画像処理プロセッサ
のブロック構成図、第４図　（ａ）及び（ｂ）は従来の
光電変換回路を示した断面図及びその等価回路図、第５
図は積層構造の従来の固体陽像素子を示す回路構成図、
第６図は従来の光電変換回路水した断面図、′；ＸＳ７
図（ａ）及び（ｂ）は従来の画像メモリ素子の基本構成
を示す回路構成図及びその１画素の断面構造を示す断面
図、第８図　（ａ）〜（ｅ）はそれぞれ第７図で示した
画（９メ−しり素子の書込み動作を示すポテンシャル分
布の模式図、第９図（ａ）〜（ｄ）はそれぞれ第７図で
示した画像メモリ素子の読出し動作を示すポテンシャル
分布の模式図である。 図において、３１はアモルファス３　ｉ　：　Ｈ膜、２
７．６０はＡｉｍ、５１〜５４はｎ＋拡散層、ＭＧはＭ
ＮＯＳメモリゲート、５５は５ｉ０２膜、５６は＄１３
Ｎ４膜である。 なお、各図中同一符号ｔよ同一または相当部分をボす。 第　１　図 第２図 第３図 土か 第 図 第 国 第 図 第 図 第 図 第 図 持許庁長官殿 １、事件の表示 特願昭６３ ２２１１６７号 ２、発明の名称 画像メモリ素子 ３、補正をする者 代表者 ５、補正の対象 明細書の［発明の詳細な説明の欄」及び図面の第８図 ６、補正の内容 （１）　　明ｍ書第２頁第１６行ないし第１７行の［デ
ィジタル］を、「ディジタル」に訂正する。 （２）　　明［ｌ占用１４頁第２０行の「ボランシャル
」を、「ポテンシャル」に訂正する。 （３）　　明ａ書第１６頁第１０行ないし第１１行及び
第１１行ないし第１２行の［ポテンシャルウェル］を、
「ポテンシャルウェル」に訂正する。 （４）　　図面の第８図を別紙の通り補正する。 以上

Claims (1)

【特許請求の範囲】
1. （１）光電変換部を有する第１の層と、 前記第１の層下に形成されており、前記光電変換部に電
   気的に接続され、前記光電変換部により変換された電荷
   量に応じてトランジスタ特性が変化することで前記電荷
   量をアナログ記憶するメモリトランジスタを有する第２
   の層とを備えた画像メモリ素子。