JPH0267653A - ポインタ制御方式 - Google Patents
ポインタ制御方式Info
- Publication number
- JPH0267653A JPH0267653A JP21914788A JP21914788A JPH0267653A JP H0267653 A JPH0267653 A JP H0267653A JP 21914788 A JP21914788 A JP 21914788A JP 21914788 A JP21914788 A JP 21914788A JP H0267653 A JPH0267653 A JP H0267653A
- Authority
- JP
- Japan
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- pointer
- counter
- processing device
- bit
- main memory
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- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 11
- 230000007704 transition Effects 0.000 description 5
- 230000005540 biological transmission Effects 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
ポインタの状態によって処理装置の主記憶アクセス権の
順位が決定される記憶制御装置におけるポインタ制御方
式に関し、 この種の記憶制御装置において、デッドロックを防止し
、各処理装置が均等に主記憶装置をアクセスできるよう
にポインタの状態を遷移させることを目的とし、 複数個の処理装置と、主記憶装置と、記憶制御装置とを
具備し、且つ記憶制御装置が、各処理装置からの主記憶
アクセス要求を格納するポートと、複数のポインタと、
ポートの主記憶アドレス及びポインタを内容を参照して
ポートに格納されている主記憶アクセス要求の発信制御
を行う優先順位決定回路を有する所の計算機システムに
おいて、複数のポインタを制御するためのｍビットのカ
ウタを設け、ｍビットのカウンタのビットを各ポインタ
の値に割り当てたことを構成要件としている。
順位が決定される記憶制御装置におけるポインタ制御方
式に関し、 この種の記憶制御装置において、デッドロックを防止し
、各処理装置が均等に主記憶装置をアクセスできるよう
にポインタの状態を遷移させることを目的とし、 複数個の処理装置と、主記憶装置と、記憶制御装置とを
具備し、且つ記憶制御装置が、各処理装置からの主記憶
アクセス要求を格納するポートと、複数のポインタと、
ポートの主記憶アドレス及びポインタを内容を参照して
ポートに格納されている主記憶アクセス要求の発信制御
を行う優先順位決定回路を有する所の計算機システムに
おいて、複数のポインタを制御するためのｍビットのカ
ウタを設け、ｍビットのカウンタのビットを各ポインタ
の値に割り当てたことを構成要件としている。
本発明は、ポインタの状態によって処理装置の主記憶ア
クセス権の順位が決定される記憶制御装置において、処
理装置が均等に主記憶をアクセスできるようにポインタ
の状態を遷移させるポインタ制御方式に関するものであ
る。
クセス権の順位が決定される記憶制御装置において、処
理装置が均等に主記憶をアクセスできるようにポインタ
の状態を遷移させるポインタ制御方式に関するものであ
る。
〔従来の技術］
第３図は従来の記憶制御装置の構成例を示す図である。
同図において、１００ないじ１０３は処理装置、２００
は記憶制御装置、２１０ないし２１３はポート、２２０
は優先順位決定回路、２３０はアライン回路、２４０な
いし２４２はフリップ・フロップ、２５０ないし２５２
は反転回路、ＰｏないしＰ２はポインタ、３００は主記
憶装置をそれぞれ示している。
は記憶制御装置、２１０ないし２１３はポート、２２０
は優先順位決定回路、２３０はアライン回路、２４０な
いし２４２はフリップ・フロップ、２５０ないし２５２
は反転回路、ＰｏないしＰ２はポインタ、３００は主記
憶装置をそれぞれ示している。
処理装置１００から発行された主記憶アクセス要求は、
ポート２１０にセットされる。同様に、他の処理装置の
発行した主記憶アクセス要求は対応するポートにセット
される。各ボー） ２１０，２１１，２１２゜２１３に
セットされたアドレスの上位部分は、優先順位決定回路
２２０に入力される。優先順位決定回路２２０が成るポ
ートに対してアクセス許可信号を送ると、当該ポートの
主記憶アクセス要求がアライン回路２３０を経由して主
記憶装置３００に送られる。フリップ・フロップ２４０
の状態は、反転回路２５０により１クロツク毎に反転さ
れる。他のフリップ・フロップ２４Ｌ２４２についても
同様である。
ポート２１０にセットされる。同様に、他の処理装置の
発行した主記憶アクセス要求は対応するポートにセット
される。各ボー） ２１０，２１１，２１２゜２１３に
セットされたアドレスの上位部分は、優先順位決定回路
２２０に入力される。優先順位決定回路２２０が成るポ
ートに対してアクセス許可信号を送ると、当該ポートの
主記憶アクセス要求がアライン回路２３０を経由して主
記憶装置３００に送られる。フリップ・フロップ２４０
の状態は、反転回路２５０により１クロツク毎に反転さ
れる。他のフリップ・フロップ２４Ｌ２４２についても
同様である。
フリップ・フロップ２４０の出力がポインタＰ０になり
、フリップ・フロップ２４１の出力がポインタＰ、にな
り、フリップ・フロップ２４２の出力がポインタＰ２に
なる。ポインタＰ。は処理装置１００の主記憶アクセス
要求と処理装置１０１の主記憶アクセス要求とが競合し
たときに何方の主記憶アクセス要求を優先すべきかを決
定するものであり、ポインタＰ。の値がＨ（高レベル）
の場合には処理装置１００の主記憶アクセス要求が優先
され、ポインタＰ。の値がＬ（低レベル）の場合には処
理装置１０１の主記憶アクセス要求が優先される。ポイ
ンタＰ１は処理装置１０２の主記憶アクセス要求と処理
装置１０３の主記憶アクセス要求とが競合したときに何
方の主記憶アクセス要求を優先すべきかを決定するもの
であり、ポインタＰ１の値がＨの場合には処理装置１０
２の主記憶アクセス要求が優先され、ポインタＰ、の値
がＬの場合には処理装置１０３の主記憶アクセス要求が
優先される。ポインタＰ２はポインタＰ０に基づいて選
択された主記憶アクセス要求とポインタＰ１に基づいて
選択された主記憶アクセス要求とが競合するとき何方の
主記憶アクセス要求を選択すべきかを定めるものであり
、ポインタＰ２の値がＨの場合にはポインタＰ０に基づ
いて選択された主記憶アクセス要求が選択され、ポイン
タＰ２の値がＬの場合にはポインタＰ、に基づいて選択
された主記憶アクセス要求が選択される。優先順位決定
回路２２０にはポインタＰ０ないしＰ２及びポート２１
０ないし２１３にセットされたアドレスの上位部分が入
力され、優先順位決定回路２２０はこれらの情報に基づ
いて１個のポートに対してアクセス許可信号を出力する
。
、フリップ・フロップ２４１の出力がポインタＰ、にな
り、フリップ・フロップ２４２の出力がポインタＰ２に
なる。ポインタＰ。は処理装置１００の主記憶アクセス
要求と処理装置１０１の主記憶アクセス要求とが競合し
たときに何方の主記憶アクセス要求を優先すべきかを決
定するものであり、ポインタＰ。の値がＨ（高レベル）
の場合には処理装置１００の主記憶アクセス要求が優先
され、ポインタＰ。の値がＬ（低レベル）の場合には処
理装置１０１の主記憶アクセス要求が優先される。ポイ
ンタＰ１は処理装置１０２の主記憶アクセス要求と処理
装置１０３の主記憶アクセス要求とが競合したときに何
方の主記憶アクセス要求を優先すべきかを決定するもの
であり、ポインタＰ１の値がＨの場合には処理装置１０
２の主記憶アクセス要求が優先され、ポインタＰ、の値
がＬの場合には処理装置１０３の主記憶アクセス要求が
優先される。ポインタＰ２はポインタＰ０に基づいて選
択された主記憶アクセス要求とポインタＰ１に基づいて
選択された主記憶アクセス要求とが競合するとき何方の
主記憶アクセス要求を選択すべきかを定めるものであり
、ポインタＰ２の値がＨの場合にはポインタＰ０に基づ
いて選択された主記憶アクセス要求が選択され、ポイン
タＰ２の値がＬの場合にはポインタＰ、に基づいて選択
された主記憶アクセス要求が選択される。優先順位決定
回路２２０にはポインタＰ０ないしＰ２及びポート２１
０ないし２１３にセットされたアドレスの上位部分が入
力され、優先順位決定回路２２０はこれらの情報に基づ
いて１個のポートに対してアクセス許可信号を出力する
。
主記憶装置には各処理装置によって共有される領域があ
る。第４図はこのような共有領域の例を示す図である。
る。第４図はこのような共有領域の例を示す図である。
この共有領域は、個々の処理装置によりアクセスされ、
そこには各処理装置に対する制御テーブル（例えばチャ
ネルのパス制御情報など）が作成される。この共通領域
は性格上、２つ以上の処理装置により同時にアクセスす
ることはできない。従って、この共通領域のアクセス権
の帰属をはっきりさせなければならない。それは以下の
方法によって行われる。即ち、制御テーブルの先頭の固
定領域にアクセスＩＤフラグなるものを設け、これをア
クセスしてそのアクセス権の帰属を各処理装置が知る方
法である。例えば、ｏ＝ｏｏｏｏ→任意の処理装置にア
クセス権有りＤ＝ＯＯ０１→処理装置１００にアクセス
権有りＤ＝ＯＯ１０→処理装置１０１にアクセス権有り
Ｄ＝０１００→処理装置１０２にアクセス権有りＤ＝１
０００→処理装置１０３にアクセス権有りとする方法で
ある。
そこには各処理装置に対する制御テーブル（例えばチャ
ネルのパス制御情報など）が作成される。この共通領域
は性格上、２つ以上の処理装置により同時にアクセスす
ることはできない。従って、この共通領域のアクセス権
の帰属をはっきりさせなければならない。それは以下の
方法によって行われる。即ち、制御テーブルの先頭の固
定領域にアクセスＩＤフラグなるものを設け、これをア
クセスしてそのアクセス権の帰属を各処理装置が知る方
法である。例えば、ｏ＝ｏｏｏｏ→任意の処理装置にア
クセス権有りＤ＝ＯＯ０１→処理装置１００にアクセス
権有りＤ＝ＯＯ１０→処理装置１０１にアクセス権有り
Ｄ＝０１００→処理装置１０２にアクセス権有りＤ＝１
０００→処理装置１０３にアクセス権有りとする方法で
ある。
第５図は共有領域に対するアクセス処理の例を示す図で
ある。先ず、処理装置１０２が制御テープルの作成を行
うためにアクセスＩＤフラグに”′０１００”をセット
してアクセス権を確保する。この後、制御テーブルをア
クセスし、情報をセットする。
ある。先ず、処理装置１０２が制御テープルの作成を行
うためにアクセスＩＤフラグに”′０１００”をセット
してアクセス権を確保する。この後、制御テーブルをア
クセスし、情報をセットする。
この間、他の処理装置もアクセス・フラグをアクセスし
、制御テーブルを参照しようとするが、アクセス１０フ
ラグに“０１００”がセントされているので、アクセス
することが出来ない。他の処理装置はこれを繰り返し行
う。そして、処理装置１０２が制御テーブルの作成を完
了し、アクセスＩＤフラグに値“’ｏｏｏｏ”をセット
しにいこうとし、これが完了すると、他の処理装置にア
クセス権が移る。
、制御テーブルを参照しようとするが、アクセス１０フ
ラグに“０１００”がセントされているので、アクセス
することが出来ない。他の処理装置はこれを繰り返し行
う。そして、処理装置１０２が制御テーブルの作成を完
了し、アクセスＩＤフラグに値“’ｏｏｏｏ”をセット
しにいこうとし、これが完了すると、他の処理装置にア
クセス権が移る。
次に、他の処理装置（例えば処理装置１００）がアクセ
スＩＤフラグに“０００１″をセントし、処理装置１０
０が制御テーブルのアクセス権を得る。
スＩＤフラグに“０００１″をセントし、処理装置１０
０が制御テーブルのアクセス権を得る。
ここで問題となるのは何れの処理装置が制御テーブルの
更新を行うか判らない点にある。結論から言うと、各処
理装置間の優先順位は均一でなければならない。そこで
、第３図のような１ビットの反転ランチを設けた従来の
記憶制御装置の問題点を挙げてみる。例えば、処理装置
１０２が制御テーブルの作成を完了し、アクセスＩＤフ
ラグにセットしに行くサイクルをサイクルＯとし、サイ
クルＯにおける各ポインタＰ０、Ｐ１、Ｐ２の状態をサ
イクル０〔Ｐ０→Ｈ，Ｐ、−＋Ｈ，Ｐ、→Ｈ］であって
たとし、各処理装置が全て制御テーブルの参照を行おう
としたとする。サイクル０．サイクル１．サイクル２．
サイクル３におけるポインタの状態は、 サイクルＯ（Ｐｏ→Ｈ，Ｐ、→Ｈ，Ｐ２→Ｈ〕処理装置
１００に最高優先順位 ↓ サイクル１ （Ｐ、−＋Ｌ、Ｐ、−Ｌ、Ｐ、 →Ｌ）
処理装置１０３に最高優先順位 ↓ サイ’）ル２ （ｐｏ−＊）（、ＰＩ−＋Ｈ，Ｐ、−＋
Ｈ）処理装置１００に最高優先順位 ↓ サイクル３〔Ｐ０→Ｌ、Ｐ、→Ｌ、Ｐ２→Ｌ〕処理装置
１０３に最高優先順位 ↓ のように遷移する。以下、同じような状態遷移が繰り返
される。この間、処理装置１００と処理装置１０３に対
しては主記憶アクセス権が与えられるが、アクセスＩＤ
フラグに“０１００″がセットされている（“００００
”ではない）ので、再び同一領域に対する主記憶要求を
発信していると言う状態は変化せず、処理装置１０２に
対する優先順位は低いままである。
更新を行うか判らない点にある。結論から言うと、各処
理装置間の優先順位は均一でなければならない。そこで
、第３図のような１ビットの反転ランチを設けた従来の
記憶制御装置の問題点を挙げてみる。例えば、処理装置
１０２が制御テーブルの作成を完了し、アクセスＩＤフ
ラグにセットしに行くサイクルをサイクルＯとし、サイ
クルＯにおける各ポインタＰ０、Ｐ１、Ｐ２の状態をサ
イクル０〔Ｐ０→Ｈ，Ｐ、−＋Ｈ，Ｐ、→Ｈ］であって
たとし、各処理装置が全て制御テーブルの参照を行おう
としたとする。サイクル０．サイクル１．サイクル２．
サイクル３におけるポインタの状態は、 サイクルＯ（Ｐｏ→Ｈ，Ｐ、→Ｈ，Ｐ２→Ｈ〕処理装置
１００に最高優先順位 ↓ サイクル１ （Ｐ、−＋Ｌ、Ｐ、−Ｌ、Ｐ、 →Ｌ）
処理装置１０３に最高優先順位 ↓ サイ’）ル２ （ｐｏ−＊）（、ＰＩ−＋Ｈ，Ｐ、−＋
Ｈ）処理装置１００に最高優先順位 ↓ サイクル３〔Ｐ０→Ｌ、Ｐ、→Ｌ、Ｐ２→Ｌ〕処理装置
１０３に最高優先順位 ↓ のように遷移する。以下、同じような状態遷移が繰り返
される。この間、処理装置１００と処理装置１０３に対
しては主記憶アクセス権が与えられるが、アクセスＩＤ
フラグに“０１００″がセットされている（“００００
”ではない）ので、再び同一領域に対する主記憶要求を
発信していると言う状態は変化せず、処理装置１０２に
対する優先順位は低いままである。
この状態が続けば、処理装置１０２は永久にアクセスＩ
Ｄフラグに“００００”をセントすることが出来ず、ま
た、他の処理装置も永久に制御テーブルを参照できない
。制御テーブルを参照できないと、各処理装置の処理を
進めることが出来ず、−切の処理はストップしてしまう
。これを「デッドロック」と言う。完全に上述のように
な状態になることは少ないかもしれないが、類似したケ
ースはままある。
Ｄフラグに“００００”をセントすることが出来ず、ま
た、他の処理装置も永久に制御テーブルを参照できない
。制御テーブルを参照できないと、各処理装置の処理を
進めることが出来ず、−切の処理はストップしてしまう
。これを「デッドロック」と言う。完全に上述のように
な状態になることは少ないかもしれないが、類似したケ
ースはままある。
本発明は、この点に鑑みて創作されたものであって、ポ
インタの状態によって処理装置の主記１．＠アクセス権
の順位が決定されるように構成された記憶制御装置にお
いて、上述のようなデンドロ。
インタの状態によって処理装置の主記１．＠アクセス権
の順位が決定されるように構成された記憶制御装置にお
いて、上述のようなデンドロ。
りを防止し、各処理装置が均等に主記憶装置をアクセス
できるようにポインタの状態を遷移させるポインタ制御
方式を提供することを目的としている。
できるようにポインタの状態を遷移させるポインタ制御
方式を提供することを目的としている。
（課題を解決するための手段〕
第１図は本発明の原理図である。本発明の計算機システ
ムは、複数個の処理装置１００，１０１．・・・と、主
記憶装置３００と、記憶制御装置２００とを具備してい
る。記憶制御装置２００は、各処理装置からの主記憶ア
クセス要求を格納するポート２１０，２１１．・・・と
、複数のポインタＰ０、Ｐ１、 ・・・と、ポートの
主記憶アドレス及びポインタを内容を参照してポートに
格納されている主記憶アクセス要求の発信制御を行う優
先順位決定回路２２０とを有している。
ムは、複数個の処理装置１００，１０１．・・・と、主
記憶装置３００と、記憶制御装置２００とを具備してい
る。記憶制御装置２００は、各処理装置からの主記憶ア
クセス要求を格納するポート２１０，２１１．・・・と
、複数のポインタＰ０、Ｐ１、 ・・・と、ポートの
主記憶アドレス及びポインタを内容を参照してポートに
格納されている主記憶アクセス要求の発信制御を行う優
先順位決定回路２２０とを有している。
本発明は、この種の計算機システムにおいて、複数のポ
インタＰ０．Ｐｌ、・・・を制御するためのｍビットの
カウタ２６０を設けると共に、ｍビットのカウンタ２６
０のビットを各ポインタの値に割り当てたものである。
インタＰ０．Ｐｌ、・・・を制御するためのｍビットの
カウタ２６０を設けると共に、ｍビットのカウンタ２６
０のビットを各ポインタの値に割り当てたものである。
〔実施例］
第２図は本発明の実施例のブロック図である。
同図において、２６０はカウンタ、２６１は＋１加算回
路をそれぞれ示している。なお、第３図と同一符号は同
一物を示している。
路をそれぞれ示している。なお、第３図と同一符号は同
一物を示している。
カウンタ２６０は３ビツトのカウンタであり、■サイク
ル毎に＋１回路２６１によりカウンタ２６０の内容は＋
１される。カウンタ２６０のビット０がポインタＰ。と
なり、ビット１がポインタＰ１ となり、ビット２がポ
インタＰ２となる。その他の点については、第２図の実
施例は第３図の従来例と同じである。
ル毎に＋１回路２６１によりカウンタ２６０の内容は＋
１される。カウンタ２６０のビット０がポインタＰ。と
なり、ビット１がポインタＰ１ となり、ビット２がポ
インタＰ２となる。その他の点については、第２図の実
施例は第３図の従来例と同じである。
第２図の実施例では、３ビツトのカウンタ２６０を持っ
て各１ビットをポインタに割り当てることにより、従来
では２通りの状態の繰り返しだったものが８通りの状態
の繰り返しになる。この結果、８サイクルに２回は各処
理装置に最高の優先順位が与えられることになる。第２
図の実施例におけるポインタの状態は、 サイクルＱ （Ｐ、−Ｈ，Ｐ、→Ｈ，Ｐｚ→Ｈ）処理袋
Ｗ１００に最高優先順位 サイクル１ 〔Ｐ０→Ｈ，Ｐ、→Ｈ，Ｐ２→Ｌ］処理装
置１０２に最高優先順位 ↓ サイクル２ ＣＰ、−＋Ｈ，Ｐ、→Ｌ、Ｐ２−Ｈ］処理
装置１００に最高優先順位 ↓ サイクル３ （Ｐ、−＋Ｈ，Ｐ、→Ｌ、Ｐ、 →Ｌ）処
理装置１０３に最高優先順位 ↓ のように遷移する。以下、同じような状態遷移が繰り返
される。この例では、サイクル１において処理装置１０
２に最高優先順位が与えられる。
て各１ビットをポインタに割り当てることにより、従来
では２通りの状態の繰り返しだったものが８通りの状態
の繰り返しになる。この結果、８サイクルに２回は各処
理装置に最高の優先順位が与えられることになる。第２
図の実施例におけるポインタの状態は、 サイクルＱ （Ｐ、−Ｈ，Ｐ、→Ｈ，Ｐｚ→Ｈ）処理袋
Ｗ１００に最高優先順位 サイクル１ 〔Ｐ０→Ｈ，Ｐ、→Ｈ，Ｐ２→Ｌ］処理装
置１０２に最高優先順位 ↓ サイクル２ ＣＰ、−＋Ｈ，Ｐ、→Ｌ、Ｐ２−Ｈ］処理
装置１００に最高優先順位 ↓ サイクル３ （Ｐ、−＋Ｈ，Ｐ、→Ｌ、Ｐ、 →Ｌ）処
理装置１０３に最高優先順位 ↓ のように遷移する。以下、同じような状態遷移が繰り返
される。この例では、サイクル１において処理装置１０
２に最高優先順位が与えられる。
以上の説明から明らかなように、本発明によれば、複数
の処理装置間の優先順位の均等化と共に、デッドロンク
状態を防止することが出来、しかも、カウンタと言う非
常に単純なハードウェアによりこれを達成することがで
きる。
の処理装置間の優先順位の均等化と共に、デッドロンク
状態を防止することが出来、しかも、カウンタと言う非
常に単純なハードウェアによりこれを達成することがで
きる。
４、図面の簡単説明
第１図は本発明の原理図、第２図は本発明の実施例のブ
ロック図、第３図は従来の記憶制御装置のブロック図、
第４図は共通領域の例を示す図、第５図は共通領域に対
するアクセス処理を示す図である。
ロック図、第３図は従来の記憶制御装置のブロック図、
第４図は共通領域の例を示す図、第５図は共通領域に対
するアクセス処理を示す図である。
１００ないし１０３・・・処理装置、２００・・・記憶
制御装置、２１０ないし２１３・・・ポート、２２０・
・・優先順位決定回路、２３０・・・アライン回路、２
４０ないし２４２・・・フリンゾ・フロップ、２５０な
いし２５２・・・反転回路、２６０・・・カウンタ、２
６１・・・＋１加算回路、Ｐ、ないしＰ２・・・ポイン
タ、３００・・・主記憶装置。
制御装置、２１０ないし２１３・・・ポート、２２０・
・・優先順位決定回路、２３０・・・アライン回路、２
４０ないし２４２・・・フリンゾ・フロップ、２５０な
いし２５２・・・反転回路、２６０・・・カウンタ、２
６１・・・＋１加算回路、Ｐ、ないしＰ２・・・ポイン
タ、３００・・・主記憶装置。
特許出願人 冨士通株式会社
代理人弁理士 京 谷 四 部
本９０月の原工里−図
第１図
本発明の尖施徽す
１記・煮
共ノド令餞丁プ（の府り
第４図
従来の記ｌ）ｔ＊ｌｑ卸友ｌの不匙氏府す第５図
Claims (1)
- 【特許請求の範囲】 複数個の処理装置（１００、１０１、・・・）と、主記
憶装置（３００）と、 各処理装置からの主記憶アクセス要求を格納するポート
（２１０、２１１、・・・）と、複数のポインタ（Ｐ＿
０、Ｐ＿１、・・・）と、ポートの主記憶アドレス及び
ポインタの内容を参照してポートに格納されている主記
憶アクセス要求の発信制御を行う優先順位決定回路（２
２０）とを有する記憶制御装置（２００）とを具備する
計算機システムにおいて、 複数のポインタ（Ｐ＿０、Ｐ＿１、・・・）を制御する
ためのｍビットのカウタ（２６０）を設け、 ｍビットのカウンタ（２６０）のビットを各ポインタの
値に割り当てた ことを特徴とするポインタ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21914788A JPH0267653A (ja) | 1988-09-01 | 1988-09-01 | ポインタ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21914788A JPH0267653A (ja) | 1988-09-01 | 1988-09-01 | ポインタ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0267653A true JPH0267653A (ja) | 1990-03-07 |
Family
ID=16730950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21914788A Pending JPH0267653A (ja) | 1988-09-01 | 1988-09-01 | ポインタ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0267653A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781800A (en) * | 1994-09-01 | 1998-07-14 | Fujitsu Limited | System for processing activation request of port by counting number of busy response for activation request and response of busy end association with another port |
| US9297057B2 (en) | 2003-11-10 | 2016-03-29 | Posco | Cold rolled steel sheet having aging resistance and superior formability, and process for producing the same |
-
1988
- 1988-09-01 JP JP21914788A patent/JPH0267653A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781800A (en) * | 1994-09-01 | 1998-07-14 | Fujitsu Limited | System for processing activation request of port by counting number of busy response for activation request and response of busy end association with another port |
| US9297057B2 (en) | 2003-11-10 | 2016-03-29 | Posco | Cold rolled steel sheet having aging resistance and superior formability, and process for producing the same |
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