JPH0262833U - - Google Patents

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JPH0262833U
JPH0262833U JP1988140737U JP14073788U JPH0262833U JP H0262833 U JPH0262833 U JP H0262833U JP 1988140737 U JP1988140737 U JP 1988140737U JP 14073788 U JP14073788 U JP 14073788U JP H0262833 U JPH0262833 U JP H0262833U
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JP
Japan
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terminal
flop
flip
pulse
output terminal
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Application number
JP1988140737U
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Description

【図面の簡単な説明】
第1図は本考案によるワンシヨツトマルチを用
いたパルス遅延回路の実施例を示す回路図、第2
図は第1図の動作を説明するためのタイミングチ
ヤート、第3図は従来のワンシヨツトマルチを用
いたパルス遅延回路の回路図、第4図は第3図の
動作を説明するためのタイミングチヤートである
。 1,2……ワンシヨツトマルチ、3,4……コ
ンデンサ、5,6……可変抵抗、7〜9……フリ
ツプフロツプ、10……NOTゲート、21,2
2……ワンシヨツトマルチ、23,24……コン
デンサ、25,26……抵抗、27……ANDゲ
ート、28……NOTゲート。

Claims (1)

    【実用新案登録請求の範囲】
  1. 遅延させるべきパルスを立上がり動作端子に入
    力し、第1のコンデンサと第1の抵抗で決定され
    る時間の幅を持つパルスを作る第1のワンシヨツ
    トマルチと、前記遅延させるべきパルスを反転さ
    せるNOTゲートと、前記NOTゲート出力を立
    上がり動作端子に入力し、第2のコンデンサと第
    2の抵抗で決定される時間の幅を持つパルスを作
    る第2のワンシヨツトマルチと、前記第1のワン
    シヨツトマルチの出力端子がクロツク入力端子
    に接続された第1のフリツプフロツプと、前記第
    2のワンシヨツトマルチの出力端子がクロツク
    入力端子に接続された第2のフリツプフロツプと
    、前記第1のフリツプフロツプの出力端子がセ
    ツト端子に、前記第2のフリツプフロツプの出
    力端子がリセツト端子にそれぞれ接続され、Q出
    力端子が前記第2のフリツプフロツプのリセツト
    端子に、出力端子が前記第1のフリツプフロツ
    プのリセツト端子にそれぞれ接続された第3のフ
    リツプロフツプとから構成されたことを特徴とす
    るワンシヨツトマルチを用いたパルス遅延回路。
JP1988140737U 1988-10-28 1988-10-28 Pending JPH0262833U (ja)

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JP1988140737U JPH0262833U (ja) 1988-10-28 1988-10-28

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JPH0262833U true JPH0262833U (ja) 1990-05-10

Family

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