JPH0260372A - 画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は画像処理装置に関し、特に、アナログの画素デ
ータを精度よく、かつ、安価にディジタル変換する画像
処理装置に関する。

（従来の技術） スキャナ装置やファクシミリ装置等においては、ＣＣＤ
　（Ｃｈａｒｇｅ　Ｃｏｕｐｌｅｄ　Ｄｅｖｉｃｅ）等
の光電変換素子により光源から原稿に照射された光の反
射光を有効画素期間に画素毎に分割した後光電変換して
アナログの画素データに変換し、このアナログの画素デ
ータを画像処理装置で多値データに変換したり、種々の
画像処理を施す。

ところが、アナログの画素データは、光源の不均一性や
光電変換素子の感度の不均一性、レンズ等の光学系の特
性等により主走査方向における不均−やムラが発生し、
また、光源や光電変換素子の経時変化、ざらには原稿の
地色の変化等により経時的な変化を生じる。

そこで、従来、このような画素データの不均一や経時変
化による画質の悪化を防止するため、アナログの画素デ
ータを多値データに変換するに際し、画素毎のピーク値
をホールドし、そのピーク値に基づいて多値変換したり
、基準の白原稿を読み取ったときのデータに基づいてい
わゆるシェーディング補正を施している。

このような従来の画像処理装置は、例えば、第８図に示
すような回路構成により多値変換していた。すなわち、
画像処理装置１はＡ／Ｄ変換器２とコンパレータ３で構
成されている。Ａ／Ｄ変換器２にはその入力端子（ＩＮ
端子）にアナログの画素データが入力され、その比較端
子（ＲＥＦ端子）にコンパレータ３の出力が比較基準値
として入力さている。コンパレータ３はアナログの画素
データのピーク値をホールドして比較基準値としてＡ／
Ｄ変換器２に出力し、Ａ／Ｄ変換器２は画素データをコ
ンパレータ３からの比較基準値と比較して多値データに
変換する。

しかし、この従来の画像処理装置１はコンバレタ３にア
ナログの画素データが入力されているため、画素データ
にノイズが乗ると、小さなノイズであっても比較基準値
の値に影響し、ノイズの影響を受けやすいという欠点が
あった。

そこで、従来、第９図に示すようなディジタル方式の基
準値回路を用いた画像処理装置が提案されている。

第９図の画像処理装置１１は、Ａ／Ｄ変換器１２と基準
値回路１３を備えており、基準値回路１３は、Ａ／Ｄ変
換器１４、ピーク値検出回路１５およびラッチ１６を有
している。Ａ／Ｄ変換器１２およびＡ／Ｄ変換器１４に
はアナログの画素データが入力されており、Ａ／Ｄ変換
器１２およびＡ／Ｄ変換器１４は画素データを多値デー
タにディジタル変換する。ピーク検出回路１５はＡ／Ｄ
変換器１４の出力する多値データのピーク値を検出し、
アナログに変換してラッチ１６に出力する。ラッチ１６
はこのピーク値をラッチして画素毎にリアルタイムでＡ
／Ｄ変換器１２に比較基準値として出力する。したがっ
て、基準値回路１３はノイズの影響を受けにくく、Ａ／
Ｄ変換器１２は精度よく画素データを多値変換すること
ができる。

（発明が解決しようとする課題） しかしながら、このような従来の画像処理装置にあって
は、比較基準値を安定させるのに画素データのピーク値
をディジタル化し、かつ、各画素毎にリアルタイムで処
理して比較基準値を設定しているため、ピーク値にある
程度の高精度なものを求めようとすると、基準値回路１
３に高精度で、かつ、高速のＡ／Ｄ変換器１４を必要と
し、画像処理装置が高価なものとなる。すなわち、いま
、画素データをＡ／Ｄ変換器１２で多値変換した多値デ
データが８ビツト（１／２５６）とすると、Ａ／Ｄ変換
器１４で多値変換するピーク値の精度としては１　／２
５６の４倍の１　／１０２４、すなわち１０ビツトは必
要となり、これを各画素毎に高速で処理して、次の画素
データの比較基準値としてＡ／Ｄ変換器１２に出力する
必要がある。その結果、Ａ／Ｄ変換器１４として、高速
で、高精度のものが必要となり、画像処理装置１１が高
価なものとなる。

（発明の目的） そこで、本発明は、比較基準値設定手段が、Ａ／Ｄ変換
手段とシェーディング補正手段から有効画素期間に出力
されるオーバーフローの数に基づいて帰線期間に比較基
準値を設定し、Ａ／Ｄ変換手段に出力するようにするこ
とにより、比較基準値設定手段として高速処理の要求さ
れない素子を使用できるようにするとともに、ノイズ等
の影響を小さくして、画像処理装置を安価なものとする
とともに、画質を向上させることを目的としている。

（発明の構成） 本発明は、上記目的を達成するため、所定の有効画素期
間に読み取られたアナログの画素データが帰線期間を挟
んで１ライン毎に入力される画像処理装置において、ア
ナログの画素データを所定の比較基準値に基づいて多値
データに変換するとともに、画素データが比較基準値を
超えるると、その毎にオーバーフロービットを出力する
Ａ／Ｄ変換手段と、該Ａ／Ｄ変換手段の出力する多値ブ
タに所定のシェーディング補正を施すとともに、多値デ
ータが所定値を超えると、その毎にオーバーフロービッ
トを出力するシェーディング補正手段と、Ａ／Ｄ変換手
段およびシェーディング補正手段からのオーバーフロー
ビットを検出し、該オーバーフロービットの数に比例し
た比較基準値を前記Ａ／Ｄ変換手段に出力する比較基準
値設定手段と、を設け、該比較基準値設定手段が、前記
有効期間内に入力されるオーバーフロービット数に基づ
いて比較基準値を設定し、前記帰線期間内にＡ／Ｄ変換
手段に出力することを特徴とするものである。

以下、本発明の実施例に基づいて具体的に説明する。

第１図〜第７図は本発明の一実施例を示す図である。

第１図は画像処理装置２１を示す回路ブロック図であり
、画像処理装置２１は、Ａ／Ｄ変換器（Ａ／Ｄ変換手段
）２２、シェーディング補正回路（シェーディング補正
手段）２３、ＲＡＭ２４、ＣＰＵ２５、ピークホールド
回路２６および積分器２７等を備えている。

Ａ／Ｄ変換器２２にはその入力端子（ＩＮ端子）にアナ
ログの画素データＤ、が入力されており、その比較端子
（ＲＥＦ端子）には積分器２７からの比較基準値ＤＲが
入力されている。画素データＤａは図外の画像読取手段
、例えばＣＣＤ　（ＣｈａｒｇｅＣｏｕｐｌｅｄ　Ｄｅ
ｖｉｃｅ）等で原稿を主走査および副走査して読み取っ
たアナログデータであり、副走査する帰線期間を挟んで
ライン毎に主走査する有効画素期間に画素毎にシリアル
に入力される。Ａ／Ｄ変換器２２は画素データＤ３を比
較基準値ＤＲと比較し、８ビツトの多値データＤ、、と
してシェーディング補正回路２３に出力する。また、Ａ
／Ｄ変換器２２は、比較基準値ＤＲを超える大きさの画
素データＤ、が入力されると、比較基準値ＤＲを超える
画素データＤ３が入力される毎にオーバーフローピッ）
Ｄｂをピークホールド回路２６に出力する。

シェーディング補正回路２３は原稿読取前に設定したシ
ェーディング補正データＳＤ、、をＡ／Ｄ変換器２２か
ら入力される多値データＤ７に乗算してシェーディング
補正を施し、処理データＳＤ、、を出力する。すなわち
、画像処理装置２１は、原稿の画素データを処理する前
に、まず、歪検出モードに設定され、基準の白原稿を読
み取る。この基準の白原稿を読み取った画素データＤつ
がＡ／Ｄ変換器２２に入力され、Ａ／Ｄ変換器２２で多
値変換されて多値データＤｎとしてシェーディング補正
回路２３に人力される。シェーディング補正回路２３は
この多値データＤ７のピーク値を画素毎に１ライン分ホ
ールドし、ＣＰＵ２５の制御下でＲＡＭ２４に書き込む
。このＲＡＭ２４に書き込まれる処理データＳＤ、、は
、例えば、第２図に示すように、１ラインに亘っての各
画素毎のピーク値であり、第２図にはアナログ的に示し
であるが、Ａ／Ｄ変換器２２で多値変換されたディジタ
ルデータである。次に、プログラムモードに設定され、
ＣＰＵ２５がＲＡＭ２４より処理データＳＤ、を順次読
み出して、第３図に示すように、処理データＳＤ、、の
逆変換に相当するシェーディング補正データＳＤｏ、、
に変換し、再びＣＰＵ２５に書き込む。

シェーディング補正回路２３は、原稿読取時、Ａ／Ｄ変
換器２２から入力される多値データＤ。にその多値デー
タＤ、、の画素に相当するシェーディング補正データＳ
Ｄ、、を乗算してシェーディング補正を施し、処理デー
タＳＤ、を出力する。すなわち、第４図（ａ）に示す多
値データＤ０に第３図に示すシェーディング補正データ
ＳＤｏ、、を乗算し、第４図（ｂ）に示すような処理デ
ータＳＤ、を得る。このとき、シェーディング補正回路
２３は、第４図（ｂ）に示すように、処理データＳＤ、
、が歪検出モード時に検出されたピーク値を超えるとき
、ピーク値を超える画素毎にオーバーフロービットＤＣ
をピークホールド回路２６に出力する。

ピークホールド回路２６は、第５図に示すように構成さ
れており、ＯＲ回路３１．３２、ＮＯＲ回路３３、ＡＮ
Ｄ回路３４．３５．３６、ＮＡＮＤ回路３７、インハ−
タ３８、アップ／ダウンカウンタ３９およびフリップフ
ロップ４０．４１等を備えている。

ＯＲ回路３１にはＡ／Ｄ変換器２２からのオーバーフロ
ービットＤ、およびシェーディング補正回路２３からの
オーバーフロービットＤＣが入力されており、ＡＮＤ回
路３４は有効画素範囲信号Ｓ８およびＮＡＮＤ回路３７
の出力により条件付けられてＯＲ回路３１から入力され
るオーバーフロービットＤ。

あるいはオーバーフローピントＤＣをア・ンブ／ダウン
カウンタ３９のＵＰ端子に出力する。ＡＮＤ３５はイン
バータ３８を介して入力される有効画素範囲信号Ｓ３お
よびフリップフロップ４０の出力（後述するピークホー
ルド信号Ｓｐ）に条件付けられて画素カウンタの下位２
ビツトＰ。、Ｐｌをアップ／ダウンカウンタ３９のＤＯ
ＷＮ端子に出力し、ＡＮＤ回路３６は有効画素範囲信号
Ｓ３に条件付けられて画素カウンタの下位２ビツトＰ。

、ＰＩが０になるタイミングを検出してサンプリング信
号Ｓｓをフリップフロップ４０に出力する。アップ／ダ
ウンカウンタ３９は６ビツトをカウントアツプおよびカ
ウントダウンし、ライン開始信号ＳＬによりリセットさ
れる。このアップ／ダウンカウンタ３９の全６ビツト出
力はＮＡＮＤ回路３７に入力され、また、０Ｒ３２を介
してフリップフロップ４０に人力される。また、アップ
／ダウンカウンタ３９の上位４ビツトはＮＯＲ回路３３
を介してフリップフロップ４１に入力され、フリップフ
ロップ４１はアップ／ダウンカウンタ３９の出力が“３
゛以上のとき、有効画素範囲信号Ｓ８の立ち下がりでロ
ーレベルの白安定化信号ＳいをＣＰＵ２５に出力する。

フリップフロップ４０はアップ／ダウンカウンタ３９の
出力が“′０″゛以外のとき、サンプリング信号Ｓ、の
立ち上がりでピークホールド信号ＳＰをハイレベルにセ
ットする。ここで、ライン開始信号ＳＬは、第６図に示
すように、１ライン毎にそのライン開始を示す信号であ
り、有効画素範囲信号Ｓ３はｌライン中で主走査して読
み取った画素データの有効範囲を示す信号である。この
有効画素範囲信号Ｓ８の立ち下がりからライン開始信号
ＳＬの立ち下がりまでの期間が、第６図に示すように、
ラインの切換期間（副走査期間に相当）に当たる帰線期
間である。

ピークホールド回路２６は、第６図に示すように、有効
画素範囲信号Ｓａがオンの期間に入力されるオーバーフ
ロービットＤｂとオーバーフロービットＤＣの数を検出
し、帰線期間にピークホールド信号Ｓｌ、として積分器
２７に出力するものである。

さらに、ピークホールド回路２６の動作を第６．７図に
基づいて以下、詳しく説明する。ライン開始信号ＳＬが
ローレベルになると、アップ／ダウンカウンタ３９の出
力は全てローになり、さらに、有効画素範囲信号Ｓａが
ハイレベルに切り換わると、ＡＮＤ回路３４がオーバー
フロービットＤ１、ＤＣのカウント待機状態になる。こ
の状態で、オーバーフロービットＤ、あるいはオーバー
フローピッＩ−ＤＣが入力されると、ＯＲ回路３１およ
びＡＮＤ回路３４を通してアップ／ダウンカウンタ３９
に人力され、アップ／ダウンカウンタ３９はオーバーフ
ロービットＤｂ、ＤＣのカウントアツプを開始する。有
効画素範囲信号８つのハイレベル期間内でのアップ／ダ
ウンカウンタ３９のカウント数が６３に達すると、ＮＡ
ＮＤ回路３７がオンし、ＡＮＤ回路３４が閉じてオーバ
ーフロービットＤｂ、ＤＣのカウントを停止する。

次いで、有効画素範囲信号Ｓ、がローレベルに切り換わ
ると、ＡＮＤ回路３４が閉じて、ＡＮＤ３６は画素カウ
ンタの下位２ビットＰ、、Ｐ、が“０”の間ハイレベル
になるサンプリング信号Ｓｃをフリップフロップ４０に
出力する。このとき、アップ／ダウンカウンタ３９の出
力が“０゛′であると、フリップフロップ４０はハイレ
ベルのピークホールド（Ｋ　号Ｓ　ｐを出力し、このピ
ークホールド信号ＳＰによりＡＮＤ３５が開いて、画素
カウンタの下位２ビツトＰｏ、Ｐ＋が１１１１＋になる
と、アップ／ダウンカウンタ３９はカウントダウンを行
う。いま、有効画素範囲信号Ｓ３のハイレベル期間内に
入力されたオーバーフロービットＤｂ、ＤＣの数が“２
°°、すなわち、アップ／ダウンカウンタ３９のカウン
トアツプ値が“′２゛′であるとすると、第７図に示す
ように、ピークホールド信号Ｓｐは有効画素範囲信号Ｓ
ａがローレベルになって最初の画素カウンタの下位２ビ
ツトＰ。、ＰＩの０゛で立ち上がり、アップ／ダウンカ
ウンタ３９のカウント値がＯ”になったときの画素カウ
ンタの下位２ビツトＰ。、ＰＩの”　ｏ　”と同期して
ローレベルに切り換わる。したがって、ピークホールド
信号ＳＰはオーバーフロービットＤ１、ＤＣの数に画素
カウンタの４画素分を乗じたパルス幅となり、このパル
ス幅のピークホールド信号Ｓｐが積分器２７に出力され
る。

また、いま、オーバーフロービットＤ１、ＤＣが′２゛
であると、ファクシミリ装置４１は有効画素範囲信号Ｓ
３の立ち下がりと同期して、白安定化（Ｋ　号Ｓ　、１
をハイレベルにし、白レベルが安定していることを示す
。もし、オーバーフロービットＤ１、ＤＣが＋＋　３　
＋＋以上であると、有効画素範囲信号Ｓａの立ち下がり
と同期して白安定化信号Ｓ、ｌがローレベルとなる。白
安定化信号Ｓいがローレベルになると、ＣＰＵ２５はシ
ェーディング補正値の設定のやりなおしを行う。

再び、第１図において、積分器２７は充分大きな放電時
定数を有し、ピークホールド回路２６から入力されるピ
ークホールド信号Ｓｐを積分してＡ／Ｄ変換器２２に比
較基準値ＤＲとして出力する。したがって、ピークホー
ルド回路２６と積分器２７は全体としてオーバーフロー
ビットの数に基づいて帰線期間に比較基準値を出力する
比較基準値設定手段４２を構成する。

次に、作用を説明する。

画像処理装置２１は画像処理（画像読取）に先立って、
まず、基準の白原稿を読み取り、前述のように、そのと
きの各画素毎のピーク値に基づいてシェーディング補正
データ５Ｄｏｎを作成してＲＡＭ２４に格納する。

次いで、原稿の画像を図外の光電変換素子で１ラインづ
つ主走査して読み取り、アナログの画素データ列り、と
じてＡ／Ｄ変換器２２に入力する。

Ａ／Ｄ変換器２２は画素データＤ、を比較基準値り、ｌ
に基づいて多値データＤ、ｌに変換してシェーディング
補正回路２３に出力し、シェーディング補正口路２３は
多値データＤ。にその画素に対応するシェーディング補
正データＳＤＯ，，を乗算してシェーディング補正を施
す。このとき、光源の輝度変化等により、光電変換素子
の出力が大きくなったり、積分器２７の放電により比較
基準値ＤＲの値が下がり、画素データＤ、が比較基準値
ＤＲよりも大きくなることがあり、また、多値データＤ
、、がシェーディング補正データＳＤ、□作製時のピー
ク値よりも大きくなることがある。このような場合、Ａ
／Ｄ変換器２２およびシェーディング補正回路２３はオ
ーバーフロービットＤ、およびオーバーフロービットＤ
Ｃをピークホールド回路２６に出力する。

このＡ／Ｄ変換器２２およびシェーディング補正回路２
３は前記有効画素範囲信号Ｓ、のハイレベル期間、すな
わち有効画素期間にオーバーフローピッ）Ｄｂ　、ＤＣ
を出力し、ピークホールド回路２６はこのオーバーフロ
ービットＤ１、ＤＣの数を検出する。ピークホールド回
路２６はこのオーバーフロービットＤ、　、ＤＣの数を
１オーバーフロービツト当たり画素カウンタの４画素分
のパルス幅に引き延ばし、帰線期間にピークホールド信
号ｓ２を積分器２７に出力する。積分器２７はピークホ
ールド信号Ｓｐを積分して比較基準値ＤＲとしてＡ／Ｄ
変換器２２に出力する。したがって、有効画素期間のオ
ーバーフロービットＤｂ、ＤＣに基づいてディジタル処
理し、帰線期間にパルス幅を引き延ばしてピークホール
ド信号ＳＰとして出力処理することができる。その結果
、画素データＤ、中のノイズがピークホールド信号Ｓｐ
に影響して比較基準値ＤＲに変動を生じることを防止す
ることができ、画質を向上させることができる。また、
従来のようにリアルタイムに処理せず、帰線期間にピー
クホールド信号Ｓｐを出力しているため、回路素子に高
速性が要求されず、画像処理装置２１を安価なものとす
ることができる。

また、オーバーフロービットＤｂ、ＤＣの数が３“″以
上であると、白安定化信号Ｓ、１がローレベルとなり、
ＣＰＵ２５は再度シェーディング補正値の設定のやり直
しを行う。したがって、光源の急激な変化や原稿の地肌
の急激な変化等による異常画像の発生を防止することが
でき、画質をより一層向上させることができる。

（効果） 本発明によれば、比較基準値設定手段として高速処理の
要求されない素子を使用することができるとともに、ノ
イズ等の影響を小さくすることができ、画像処理装置を
安価なものとすることができるとともに、画質を向上さ
せることができる。

【図面の簡単な説明】

第１図〜第７図は本発明の画像処理装置の一実施例を示
す図であり、第１図はその画像処理装置の回路ブロック
図、第２図はその処理データＳＤ、。 を示す図、第３図はそのシェーディング補正データＳＤ
、、を示す図、第４図（ａ）（ｂ）はその多値データＤ
、（ａ）とその多値データＤ０にシェーディング補正デ
ータＳＤｏ、、を乗算した処理データＳＤＩ、（ｂ）を
示す図、第５図はそのピークホールド回路の回路図、第
６．７図はそれぞれその画像処理装置の各部の信号のタ
イミングチャートである。 第８．９図はそれぞれ従来の画像処理装置を示す図であ
り、第８図はアナログ方式の画像処理装置の回路図、第
９図はディジタル方式の画像処理装置の回路図である。 ２１・・・・・・画像処理装置、 ２２・・・・・・Ａ／Ｄ変換器（Ａ／Ｄ変換手段）、２
３・・・・・・シェーディング補正回路（シェーディン
グ補正手段）、 ２４・・・・・・ＲＡＭ、 ２５・・・・・・ＣＰＵ。 ２６・・・・・・ピークホールド回路、２７・・・・・
・積分器、 ３１．３２・・・・・・ＯＲ回路、 ３３・・・・・・ＮＯＲ回路、 ３４．３５．３６・・・・・・ＡＮＤ回路、３７・・・
・・・ＮＡＮＤＡＮＤ 回路・・・・・・インバータ、 ４０．４１・・・・・・フリップフロップ、４２・・・
・・・比較基準値設定手段（比較基準値設定手段）。 第 図 第 図 第 図 （ａ） （ｂ） ｌ−１ラインー１ ｔ、−１ライン一一

Claims (1)

【特許請求の範囲】
1. 所定の有効画素期間に読み取られたアナログの画素デー
   タが帰線期間を挟んで１ライン毎に入力される画像処理
   装置において、アナログの画素データを所定の比較基準
   値に基づいて多値データに変換するとともに、画素デー
   タが比較基準値を超えるると、その毎にオーバーフロー
   ビットを出力するＡ／Ｄ変換手段と、該Ａ／Ｄ変換手段
   の出力する多値データに所定のシェーディング補正を施
   すとともに、多値データが所定値を超えると、その毎に
   オーバーフロービットを出力するシェーディング補正手
   段と、Ａ／Ｄ変換手段およびシェーディング補正手段か
   らのオーバーフロービットを検出し、該オーバーフロー
   ビットの数に比例した比較基準値を前記Ａ／Ｄ変換手段
   に出力する比較基準値設定手段と、を設け、該比較基準
   値設定手段が、前記有効期間内に入力されるオーバーフ
   ロービット数に基づいて比較基準値を設定し、前記帰線
   期間内にＡ／Ｄ変換手段に出力することを特徴とする画
   像処理装置。