JPH0258410A - 信号処理方法とその装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、映像信号などの信号を所望の周波数特性を有
する信号に変換する装置に傑わり、特に伝送系における
信号のＳ／Ｎと波形ひずみを改善するの（＝好適な信号
の処理方法とその装置に関する。

〔従来の技術〕

映像信号を記録再生するビデオテープレコーダやビデオ
ディスクプレーヤなどの記録再生装置、あるいは衛星放
送などの信号伝送媒体においては映像信号を周波数変調
（ＦＭ）して伝送（ないしは記録再生）する方法が一般
的に用いられている。

こうした！’Ｍ伝送系で受ける信号のＳ／Ｈの低下を防
ぐため、あらかじめ変調信号の高域成分を強調する、い
わゆるプリエンファシスを施し、ＦＭ信号の復調後に高
域成分を抑圧する、いわゆるデイエンファシスを施す信
号処理方法が従来から一般（＝用いられている。

このような信号処理方法（二おいて、信号を忠実に伝送
するためには、上記の信号の高域成分を強調するプリエ
ンファシス回路の伝達関数をＧ、（ｓ）それとは逆に信
号の高域成分を抑圧するデイエンファシス回路の伝達関
数を０２（８）としたとき、周波数と無関数に次式が満
足されなければならない。

Ｇ、　（ｓ）Ｘ　Ｇ２（８）　Ｗ　ｋ　　　　　　　　
　・・−・−・・・−・−（１）但し、ｓ−ｊωであり
、ωは信号の角周波数、ｋは定数である。

この（１）式が満足されないと、伝送（ないしは記録再
生）された信号に位相ひずみ、振幅ひずみを生じ、再生
された信号がひずんだものとなってしまう。この（１）
式を満足するプリエンファシス回路並びにデイエンファ
シス回路として、それぞれ伝達関数が、 で与えられる回路網が、抵抗とコンデンサで容易かつ経
済的ζ：実現できることから、従来から多用されている
。

しかし、この従来方法では、上記エン７アシス回路とデ
イエンファシス回路の位相特性（二ついて。

は配慮されていない。

上記二ン７アシス回路の位相特性を改善する方法（二関
しては、特開昭５！Ｓ−１３１８１４、特開昭５３−１
５１８１５　、特公昭６１−８６５２に記載の方法が周
知であるが、これらは上記（１）式を満足させるデイエ
ンファシス方式に関しては、十分な配慮がなされていな
い。

上記（２）式で表せるエンファシス回路を用いて信号の
Ｓ／Ｎを改善する方法（＝関して、特開昭５９−２２１
１２６　、特開昭６Ｏ−７２７９１＝記載の方法が周知
であるが、これらはいずれもデイエンファシス回路を安
定（＝動作させる点（二ついて十分な配慮がなされてい
ない。

〔発明が解決しようとする課題〕

以上の従来方法では、上式（２）より自明の通１バ二ン
ファシス回路の位相特性の直線性が悪いため例えば矩形
パルス性の信号に対して上記プリエンファシスを施すと
信号の立上り及び立下りの一方向にのみ大きなレベルの
オーバーシュート及ヒアンダーシェートを生じ、これを
変調信号として周波数変調を行うと、周波数偏移量がそ
の分増大してＦＭ信号の占有帯域が増大し、より広帯域
の伝送帯域が必要となる問題がある。上記のビデオチー
ブレコーダやビデオディスクプレーヤなどの記録再生装
置においては、媒体に記録できる信号帯域には自ずと制
限がある。上記従来のプリエンファシス方式では、信号
の高域成分に対して一方向の大きなピーク波形が生ずる
ため、オーバーシェードに対してはＦＭ信号の瞬時周波
数が極度に高くなり上記媒体の帯域制限：：よって高い
周波数の信号を十分なレベルで再生することができなく
なり、いわゆる反転現象（映像信号の黒から白へ変化す
る輪郭部で黒い横引きのノイズが発生）を生じ、またア
ンダーシュートに対してはＦＭ信号の瞬時周波数が極度
に低下していわゆるスペクトルの折返しにより画像輪郭
部でビート性のノイズを生じ、再生画質を著しく劣化さ
せる。これを防止するために、エンファシス後の信号の
オーバーシェード波形とアンダーシェード波形を強制的
にクリップ（振幅制限）するように構成するのが一般的
であるが、この波形クリップにより信号の一部が失われ
るため、もはや上記（１）式が成立しなくなり、再生波
形が大きくひずむ問題がある。また、これを防止するた
め：ニエン７アシス量を低下させるかあるいは周波数偏
移量を低下させる方法も一般に用いられる。しかし、波
形ひずみは改善されるものの、当然のことながら、その
分Ｓ／Ｎが劣化する本質的な問題は残る。

本発明の目的は、上記従来技術の欠点を除き、上記（１
）式を満足させることができ、位相特性の直線性が良好
で、振幅ひずみや位相ひずみを生じないで、かつエン７
アシス量を大きくできて信号のＳ／Ｎを改善できるエン
７アシス回路とデイエンファシス回路を提供すること（
二ある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明は、振幅特性が角周
波数ωの関数（１＋に−ｃｏｓ（ω’Ｉ’））（Ｋは１
以下の定数）を有し、位相特性がリニア（即ち、群遅延
特性が平坦）なデイエンファシス回路を構成し、このデ
イエンファシス回路に対して、振幅特性がこのデイエン
ファシス回路の振幅特性の逆関数１　／　（１＋に−ａ
ｏｇ　（ωＴ））を近似的に有し、位相特性がリニアな
プリエンファシス回路を構成すること（二より、上記（
１）式を十分満足させる信号処理装置を実現するよう書
ニした点を第１の特徴とする。

本発明の第２の特徴は、上記プリエンファシス回路を実
現するにあたり、上記関数１／（１＋Ｋ・ｏｏｓ　（ω
Ｔ））を等比級数展開し次ａｍ（ｍは整数）で打ち切っ
て得られる次の関数に着目し、１−（Ｋ−ｃｏｌｌ（ω
Ｔ））＋（Ｋ−ｏｏｓ（ωＴ）ゾ＋−−−−−−＋（−
１）”・（Ｋ−ｏｏｓＣωＴ））１この関数の振幅特性
を近似的に有し、位相特性がリニアなプリエンファシス
回路を構成するようにしたこと（：ある。

本発明の第３の特徴は、上記プリエンファシス回路の実
現（二あたり、上記関数で特にｒｎ　＝　５としてそれ
を因数分解して得られる次の関数に着目し。

（１−に−ｃｏｓ（ωＴ））・（１＋（Ｋ−ｃｏｓ（ω
Ｔ）））この第１項の関数（１−Ｋ　−ｏｏｓ　（ωＴ
））の振幅特性を近似的に有し、位相特性がリニアな第
１の回路網と、および第２項の関数（１＋（Ｋ−ａｏｓ
（ωＴ）））の振幅特性を近似的に有し、位相特性がＩ
Ｊ　＝アな第２の回路網を形成し、これら第１および第
２の回路網を縦続接続して上記プリエンファシス回路を
構成するようにしたことにある。

本発明の第４の特徴は、インダクタンスＬとキヤパシタ
ンスＣでラダー回路網を構成することにより、角周波数
ω（Ｓ＝ｊω）に対する双曲線正接関数ｔａｎｈ（ＳＴ
）（Ｔは遅延時間定数）を有するインピーダンス回路Ｚ
とアドミタンス回路Ｙが実現できることに着目し、この
インピーダンス回路２あるいはアドミタンス回路Ｙを用
いて、振幅特性が上記関数（１＋Ｋ・ｏｏｓ　（ωＴ）
）で近似的に与えられ、位相特性がリニアな上記デイエ
ンファシス回路を構成するようにしたことにある。

本発明の第５の特徴は、上記インピーダンス回路２ある
いはアドミタンス回路Ｙを用いて、振幅特性が余弦関数
（Ｋ・ｏｏｓ　（ωＴ））で近似的に与えられ、位相特
性がリニアな回路網をｍ段形成して、上記の等比級数関
数 １−（Ｋ＊ｃｏａ（ωＴ））＋・・−＋（−１）”・（
Ｋ−ｏｏｓ（ωＴ））１で近似的に与えられる振幅特性
を有し、位相特性がリニアなプリエンファシス回路を構
成するようにしたことにある。

本発明の第６の特徴は、上記インピーダンス回路２ある
いはアドミタンス回路Ｙを用いて、振幅特性が上記関数
（１−Ｋｅｏｏｓ（ωＴ））で近似的に与えられ、位相
特性がＩＪ　エアな上記第１の回路網と、および振幅特
性が上記関数（１＋（Ｋ−ｃｏｌｌ（ωＴ）２）で近似
的に与えられ、位相特性が１７　ニアな上記第２の回路
網を形成し、これら第１および第２の回路網を縦続接続
してプリエンファシス回路を構成するようにしたことに
ある。

本発明の第７の特徴は、上記プリエンファシス回路ある
いはデイエンファシス回路をディジタル信号処理手段を
用いて、ディジタルフィルタ（−より構成した点にある
。

本発明の第８の特徴は、上記プリエンファシス回路に上
記（２）式で表わされる関数Ｇ、（ｇ）を有する第２の
プリエンファシス回路を縦続（：接続し、また、上記デ
イエンファシス回路（二上記（２）式で表わされる関数
０２（８）を有する第２のデイエンファシス回路な縦続
に接続するように構成した点（＝ある。

〔作用〕

上記プリエンファシス回路と上記デイエンファシス回路
とは互いに逆の振幅特性を有し、かついずれも位相特性
がリニアであり、この系の総合伝達特性は、位相特性が
ＩＪ　ニアとなり、従って何ら位相ひずみを生じること
はなく、また振幅特性が周波数に関係なく一定となるか
ら、何等振幅ひずみを生じることもなく、従って、波形
ひずみなく極めて忠実に信号を伝送できる。

更に、上記プリエンファシス回路は、入力信号の高域成
分のレベルを強調するよう動作し、かつその位相特性が
リニアなため、入力信号の波形対称性が保持された出力
波形が得られる。更に具体的には、前記した矩形パルス
性の信号に対しては信号の立上り及び立下りの各エツジ
の前後（＝、はぼ同等のピークレベルで奇対称にプリシ
ュートとポストシェードを生じる。このように、入力信
号の高域成分は、強調によって信号の立上り及び立下り
の各エツジの前後にプリシェードとボストシュートとし
てほぼ均等ζ二分散されるため、その波高値（尖頭対尖
頭値）は、上記（２）式で示される位相特性がリニアで
ない従来のエンファシス方式と比べて大幅に小さくなり
、従って、ＦＭ伝送する場合（＝、伝送帯域を狭めるこ
とができ、また上記した過変調による反転現象やスペク
トル折返しによるビート性ノイズの発生を抑えることが
でき、かつエンファシス後の波形を強制的にクリップす
る必要もなくなるため、波形ひずみを生じないよう（二
することができる。

〔実施例〕

以下、本発明の実施例を図面について詳細（二説明する
。

第１図は、本発明の一実施例に係るプリエンファシス回
路あるいはデイエンファシス回路を構成するための基本
回路１０の一実施例を示す４端子回路網である。同図（
ａ）において、１１はインピーダンス回路ｚ、１３は抵
抗Ｒ４を示す。同図（ｂ）において、１２はアビ４２フ
１回路Ｙ、１４は抵抗Ｒ２を示す、上記インピーダンス
回路Ｚとアビ４２フ１回路Ｙは、いずれも双曲線正接関
数ｔａｎｈ　（Ｓ　Ｔ　）を近似的に実現する２端子回
路網であり、基準抵抗をＲ８とじて５次式で与えられる
。

これらのＺ及びＹを近似的に実現する２端子回路網１１
及び１２は、発明者（二上って開示された文献（特公昭
６０−５３４８５　）にも記載されているように、第２
図に示す構成のＬＣラダー回路網が公知である。参考ま
でに、第２図の（ａ）と（ｂ）において、上記（３）式
を満足するためのインダクタンスＬとキャパシタンスＣ
の６値は、次式で与えられる。

第２図（ａ）のインビーダンス２に対しては、第２図（
ｂ）のアドミタンスＹに対しては、ただし、ｎは１以上
の整数である。

第１図（ａ）の４端子回路網１０において、入力電圧Ｖ
、に対する出力電圧ｖ２の伝達関数Ｆ。（８）は、上記
（３）式を用いて次式で表わされる。

ここで、特にＲ，ＷＲｏ　とすれば、上式は次のよう（
＝簡易化される。

一〇〇Ｂ（ωＴ）・ｅｘｐ（−８Ｔ）　　　・・・・・
・・・・・・・（７）同様に、第１図（ｂ）の４端子回
路網１０の伝達関数Ｆｏ（ｓ）は、次式で表わされ、 １＋（Ｒ２／Ｒ０）０．８□ｈ（ｓｒ）　　”””（８
）従って、特にＲ２＝Ｒｏ　　とすれば、この（８）式
は上記（７）式のように簡易化される。この（７）式か
ら明らかなように振幅特性が余弦関数で与えられること
から、上記基本回路１０を余弦回路と以下称する。

この（７）式の伝達関数Ｆ。（Ｊｌ）を有する余弦回路
１０で構成する本発明に係わるデイエンファシス回路２
００の一実施例のブロック図を第３図に示す、第５図（
＝おいて、２１は信号の入力端子、２２はデイエンファ
シス回路２００ａによって信号処理された信号の出力端
子、２３は係数器、２４は加算器、２５は遅延器である
。端子２１に入力される信号は上記（７）式の伝達関数
Ｆ。（Ｂ）を有する余弦回路１０で処理されてのち、そ
の出力は係数器２５にてに倍（＝振幅調整されて加算器
２゛４の一方に供給される。加算器２４の他方には、端
子２１からの入力信号が遅延器２５にて時間Ｔだけ遅延
された信号が供給される。この加算器２４にて、係数器
２３からの出力と遅延器２５からの出力とが加算されて
、その出力信号は端子２２に出力される。

以上の構成により、入力端子２１から出力端子２２まで
の伝達関数Ｈ２（８）は、遅延器２５の伝達関数を Ｄ（ｓ）＝ｅｘＰ　（−９’！’）　　　　　　　　　
　　・”−−（９）として、（７）式、（９）式を用い
て次式で与えられる。

Ｈｚ（ｓ）＝Ｄ　（ｓ）　＋　ｒｏ（ｓ）・Ｋ−（１＋
に＊ｏｏｇ（ωＴ　））　・ｅｘｐ　（−３’ｓ’　）
　−・αＱこの伝達関数Ｈ２（ｓ）によって定まる上記
第３図のデイエンファシス回路２００ａの振＠特性を第
４図（二示す、これより、係数器２３の係数値Ｋを１よ
り小さく設定すれば、入力信号の高域を振幅抑圧（ω＝
π／Ｔで最小）するデイエンファシス回路として動作す
ることが明らかである。

次に、上記（１０）式の振幅環（１＋Ｋ　＠　００８　
（ωＴ））で表わされるデイエンファシス特性に対して
、逆の振幅特性１／（１＋に−ｃ０８（ωＴ））を有す
るプリエンファシス回路１００の実現方法について述べ
る。

上記したように、グイエン７アンス回路の係数器２３の
係数値には１より小さく設定されるため、次式が成り立
つ。

１Ｋ−ｏｏｓ（ωＴ）ｌ＜１　　　−・−（１υ従って
、上記の逆関数は、次式のよう（二等比級数展開（二よ
って近似できる。

＋−−−・−＋（−１）’・（Ｋ−ａｏｓ（ω’Ｉ’）
）ＩＩｌ−ＯＪただし、ｍは１以上の整数である。

ここで、次式の伝達関数Ｈ，（ａ）ｌ二ついて考える。

Ｈ抑乳＋３．。。、、、）＊ｅｘｐ　（−”Ｓ’ｌ’）
　　゛（至）−例として、ｍ−３の場合（二ついて、こ
の０式に上記＠式の近似を用いれば、次式が得られる。

馬（ｓ）＝ｅｘＰ（−５ＥＴ） −（Ｋ　＊　００８　（ω’Ｉ’）φｅｘｐ（−８Ｔ）
）睦ｅｘｐ（−２８Ｔ）＋（Ｋ−ｏＯＢ（ωＴ）−ｅｘ
ｐ（−８￥））　・ｅｘｐ（−ＳＴ）（Ｋ−ｏｏｓ（ω
Ｔ）　・ｅｘｐ　（−８Ｔ））５・＝α→このα４式に
上記（７）式の余弦回路の関数Ｆ。（８）を代入すれば
、次式が得られる。

Ｈｌ　（ｓ）＝ｅｘｐ　（’　Ｓ　Ｔ　）−に１　・Ｆ
Ｏ（８）　・８Ｘｐ　（−２８Ｔ　）＋ｘ２−（ｒ。（
ｓ））２−ｅｘｐ（５Ｔ）−に５・（Ｆ’ｏ（ｓ））’
　　・−ａｓタタシ、Ｋ、：＋＋４　、　Ｋ２＝に２．
　Ｋ、＝＋に’　　　　　　　−＠以上の０１式で与え
られる伝達関数Ｈ，（ａ）を有するプリエンファシス回
路１００ａを上記余弦回路１゜を用いて実現した一実施
例のブロック図を第５図に示す、同図において、３１は
信号の入力端子、３２はプリエンファシスされた信号の
出力端子である。　　１０ａ、１０ｂ、１０ｏはいずれ
も上記第１図の４端子回路網で構成される余弦回路であ
り、その伝達関数は上記（７）式で与えられる。　　３
５，３４．３５　はいずれも遅延器であり、それぞれ遅
延時間３Ｔ。

２Ｔ、Ｔを有し、したがってその伝達関数はそれぞれｅ
ｘｐ　（−５ＥＴ）　、　ｅｘｐ　（−２８’ｌ’）　
、　ｅｘｐ　（−８Ｔ）で与えられる。３６，５７．３
８はいずれも係数器であり、それぞれ係数値−に、　、
　＋に２．−に、を有する。ここで、負の係数値−に１
を有する係数器は例えば、増幅度に工を有する極性反転
回路で構成される。５９は加算器である。端子３１から
の信号は遅延器３３により時間３Ｔだけ遅延されて加算
器５９ζ二供給される。端子３１からの信号は余弦回路
１０ａｉユ供給され、その出力は遅延器５４により時間
２でだけ遅延され、さらに係数器５６で−に１倍（二振
幅調整されてから加算器３９に供給される。余弦回路１
０ａからの出力はさらに余弦回路１０ｂに供給され、そ
の出力は遅延器３５（二て時間Ｔだけ遅延され、係数器
５７にて十に２倍に振幅調整されてから加算器３９に供
給される。また余弦回路１０ｂからの出力はさらに余弦
回路１０ｏに供給され、その出力は係数器３８（−て−
に３倍に振幅調整されてから加算器３９に供給される。

加算器５９（二供給された信号は、ここで加算され、そ
の出力は端子３２より出力される。なお、上記係数器３
６．３７．３８の各係数値は、上記（至）式のように定
めればよいが、実際には、上記（至）式は等比級数を１
１１　＝　５次で打ち切っているため、打ち切り（二よ
る誤差を生ずる。この誤差が小さくなるように上記係数
値に、　、　Ｋ２．に５を適宜設定しても良く、これに
よりデイエンファシス特性の逆特性１／（１＋に−００
８（ωＴ））をより一層正確に近似させることができる
。この誤差を小さくする上記係数値の一例は、Ｋ＝（１
５の場合に、１（、＝α５　（、＝Ｋ）　、　Ｋ、＝（
１３（〉Ｋ２）　、　Ｋ、＝α１５（ンに５）で与えら
れる。

次に、ｍ　＝　５の場合について、上記α４式は因数分
解により、次のように簡易化される。

馬（ａ）＝　Ｃ（１−に、　・ｏｏｓ　（ωＴ））・ａ
ｘＰ（−８Ｔ））×〔（１＋に２・ｏｏｓ２（ω’Ｉ’
））・ａｘＰ（−ｚＳＴ）：ｌ−Ｑηただし、Ｋ、　Ｗ
Ｋ　、　Ｋ２＝に２　　　　　　　　　・・・・・・（
至）このＱｆ′Ｉ式で与えられる伝達関数馬（８）を有
するプリエンファシス回路１００ｂの一実施例を示すブ
ロック図を第６図に示す。同図において、４１は信号の
入力端子、４２はグリエンファシスされた信号の出力端
子である。この第６図のプリエンファシス回路１００ｂ
は、第１の回路ブロック５１と第２の涜ブロック５２と
が縦続接続されて構成されている。第１の回路ブロック
５１ζ二おいて、１０は上記第１図の４端子回路網で構
成される余弦回路であり、その伝達関数は上記（７）式
で与えられる。

４３は遅延時間Ｔを有する遅延器であｌノ、その伝達関
数はｅｘｐ（−ｓ’ｒ）で与えられる。４４は係数値−
に、を有する係数器であり、４５は加算器である。端子
４１からの入力信号は余弦回路１０に供給され、その出
力は係数器４４で−に１倍（＝振幅調整されてから加算
器４５の一方に供給される。端子４１からの信号は遅延
器４３により時間Ｔだけ遅延されてから加算器４５の他
方（二供給される。

加算器４５（＝供給された信号は、ここで加算され、そ
の出力は第２の回路ブロック５２の入力として供給され
る１以上の第１の回路ブロック５１の入力から出力まで
の伝達関数ｐ、（ｓ）は、（７）式を用いて次式で与え
られる。

Ｐ＋　（’）＝ｅｘｐ　（□　Ｓ　Ｔ　）　　Ｋｌ　・
Ｆｏ（ｓ）＝　　（１−に、　　・ｏｏｓ　　（ωＴ）
）・ｅｘｐ（−３Ｔ）　　　−Ｏｎこの伝達関数Ｐ　、
（ａ）は、上記苗代の伝達関数Ｈ，（ｆ（）の右辺第１
項と一致する。

次に、第６図の第２の回路ブロック５２において、４０
は次の（１）式で近似される伝達関数Ｆ、（ｓ）を有す
る回路であり、その振幅特性が自乗余弦関数で与えられ
ることから、この回路４０を自乗余弦回路と以下称する
。

Ｆ、（ｓ）＝＋ｇ　ｏｏｓ２（ωＴ）・ｅｘｐ（−２Ｓ
Ｔ）　　　−−−ｅＡこの自乗余弦回路４０は、図示し
ないが上記第１図の余弦回路１０を緩衝増幅器を介して
２段縦続に接続することによっても容易に実現すること
ができるが、それ以外の自乗余弦回路４ｏの一実施例を
示す４端子回路網を第７図に示す。第７図において、１
１はインピーダンス回路ｚ、１２はアドミタンス回路Ｙ
であり、いずれも上記第１図の余弦回路で用いたものと
同じであり、同一符号を付しである。１５は抵抗Ｒ３を
示す、この４端子回路網４０の入力電圧Ｖ、に対する出
力電圧ｖ２の伝達関数Ｆ、（ｓ）は１次式で表わされる
。

ここで、特にＲＳ＝　Ｒｏ／２とすれば、上記（３）式
を用いて、上式は次のように簡易化される。

＝ｏｏｓ２（ωＴ）争ｅｘｐ（−２８Ｔ）・・・・・・
（２２） この式は、上記（４）式と一致し、従って上記の自乗余
弦回路４０が実現できたことになる。

第６図の第２の回路ブロック５２において、４６は遅延
時間２Ｔを有する遅延器であり、その伝達関数はｅｘｐ
（−２９Ｔ）で与えられる。４７は係数値十に２を有す
る係数器であ１バ４８は加算器である。

上記第１の回路ブロック５１からの出力は上記の自乗余
弦回路４０と遅延器４６に供給される。自乗余弦回路４
０からの出力は係数器４７で十に２倍に振幅調整されて
から加算器４８の一方に供給される。加算器４８の他方
には、上記遅延器４６にて時間２Ｔだけ遅延された出力
が供給される。加算器４８（ユ供給された信号はここで
加算され、その出力は端子４２に出力される１以上の第
２の回路ブロック５２０入力から出力までの伝達関数Ｐ
２（ｓ）は、上記ω式を用いて次式で与えられる。

Ｐ２（ｓ）＝ｅｘｐ（−２８’ｔ’）＋に２す、（ｓ）
＝（１＋に２・ｏｏｓ２（ωＴ））・５ｘＰ（−２８Ｔ
）・・・・・・（２５） この伝達関数Ｐ２（ｓ）は、上記αη式の伝達関数Ｈｔ
　（ｓ）の右辺第２項と一致する。

以上第６図のプリエンファシス回路１ｏｏｂハ、上記（
至）式の伝達関数Ｐ、（Ｂ）を有する第１の回路ブロッ
ク５１と、上記（２３）式の伝達関数Ｐ２（ｓ）を有す
る第２の回路ブロック５２とが縦続接続されているから
、このプリエンファシス回路１００ｂの総合伝達関数Ｈ
，（ｓ）は、次式で与えられる。

Ｈ７（ｓ）−Ｐｔ　（ｓ）・Ｐ２（８）＝（（１−に、
−ｏｏｓ（ωＴ））−ｅｘｐ（−８Ｔ））Ｘ（（１＋に
２＠　００８２（ωＴ　）　）　・ｅｘｐ　（−２ＳＴ
　）　）・・・・・・（２４） この式は、上記αカ式と一致し、従って所望とするプリ
エンファシス回路、即ち上記００式の伝達関数Ｈ２（ａ
）を有するデイエンファシス回路の振幅特性（１＋Ｋ・
０ｏ１１（ωＴ））に対シテ、逆の振ｓ特性１／（１＋
に＊ｏｏｓ（ωＴ））を有するプリエンファシス回路が
実現できたことになる。

なお、この第６図のプリエンファシス回路１００ｂにお
いて、上記係数器４４．４７の各係数値は、上記（至）
式のように定めればよいが、実際（二は、′上記αη式
（及び（２４）式）は等比級数なｍ＝＝３次で打ち切っ
ているため、打ち切りによる誤差を生ずる。

この誤差が小さくなるように上記係数値に１．に２を設
定しても良く、具体的には例えばに＝α５の場合につい
てに、はＫに等しく（Ｋ１＝０５）Ｋ２はに２より大き
く（に２．ａ、Ｓ　）なるように設定すれば、デイエン
ファシス特性の逆特性をより一層正確（：近似させるこ
とができる。

以上第５図および第６図のプリエンファシス回路の振幅
特性を第８図に示す、この第８図のノリエン７アシス特
性は、上記第４図のデイエンファシス特性と丁度逆の特
性になっていることはいうまでもない。

次に、上記第５図および第６図のプリエンファシス回路
の矩形パルス性の入力信号Ｓ、に対する応答波形を第９
図（二示す。

同図で（ａ）は入力信号Ｓ１の波形を示し、（ｂ）は出
力信号Ｓ。の波形を示す、このよう（＝矩形パルス性の
信号に対する応答波形は、信号の立上り及び立下りの各
エツジの前後に、はぼ同等のピークレベルで奇対称にブ
リシェードとポストシェードを生じる。即ち、入力信号
Ｓｉの高域成分は、強調（：よってブリシェードとボス
トシュートにほぼ均等に分散されるため、出力信号Ｓ０
の尖頭対尖頭値は、上記（２）式で示される従来のエン
ファシス方式と比べて小さくなる。

従って、このように信号処理されて出力される信号Ｓ。

を周波数変調して伝送（あるいは記録再生）する場合に
、周波数偏移量を小さく抑えることができるから、その
分ＦＭ信号の占有帯域を狭めることができ、伝送帯域の
制約を受は難くできる。

また、過変調を防止できるため、反転現象やスペクトル
折返しによるスプリアスの発生を抑えることができ、か
つ波形の強制的クリップの必要もなくなるため、波形ひ
ずみを生じないようにできる。

以上の本発明に係わる第５図あるいは第６図のプリエン
ファシス回路？＝よって、伝送すべき（あるいは記録再
生すべき）信号にプリエンファシスを施してのち、ＦＭ
変調して伝送（あるいは記録再生）し、その受信信号（
あるいは再生信号）をＦＭ復調してのち、本発明に係わ
る上記第３図のデイエンファシス回路によってデイエン
ファシスを施して、元の信号を復元するよう１；系を構
成すれば、この伝送系の総合伝達特性は、上記０式と顛
式を用いて次式で与えられる。

Ｈｌ（ｓ）ＸＨ２（ｇ）−ｅｘｐ　（−（１＋ｍ）ＳＴ
）　　　−−（２５）即ち、この系の総合伝達特性は、
一定の遅延時間（１＋ｍ　）・Ｔを有するだけで、位相
特性はＩＪ　ニアとなり、同等位相ひずみを生じること
はなく、また振幅特性は周波数に無関係に一定であるか
ら。

同等振幅ひずみを生じることもなく、従って波形ひずみ
なく極めて忠実に信号を伝送でき、かつ上記にの値に応
じたエンファシス量（：相応して、伝送路で受けるノイ
ズを抑圧してＳ／Ｎを改善できることが明らかである。

以上の実施例は、いずれも上記第２図（＝示したＬＣ，
９ダ一回路網を用い、いわばアナログ処理回路で構成し
た場合を示したが、本発明はこれに限定されるものでは
なく、ディジタル処理手段を用いたいわゆるディジタル
フィルタで構成するようにしでもよい。

上記第１図の余弦回路１ｏをディジタルフィルタで構成
した場合のディジタル余弦回路１０Ｉ）の一実施例を第
１０図（＝示す。

アナログフィルタをディジタルフィルタに変換する方法
どし、て、次式のいわゆる双線形２変換を用いる方法が
知られている。

ただし、Ｚ＝６ＸＰ（ＳＴｏ）（Ｔ、はディジタル信号
処理系のサンプリングクロック信号の周期）この（２６
）式を上記（７）式の伝達関数Ｆ。（８）に代入すれば
、次式が得Ｅ・れ７：ｙ、。

（ただし、　Ｎ＝Ｔ、／Ｔｏ） 第１０図の実施例は、上記（２７）式のＦ。（Ｚ）に等
しい伝達関数を有する。同図において、６１は図示しな
いＡ／Ｄ変換器にてサンプリングクロック信号によりア
ナログ信号が変換されて出力されるディジタル信号の入
力端子であり、６２はディジタル余弦回路１０Ｄのディ
ジタル信号の出力端子である。

６３はディジタル遅延器、６４はディジタル加算器であ
る。端子６１からの入力信号は遅延器６３にて２Ｎビツ
ト遅延（時間にして２Ｔだけ遅延）される、この信号遅
延は図示し２ないが上述のサンプリングクロック信号に
より行われる。加算器６４にて、この遅延器６５からの
出力信号と端子６１からの入力信号とがディジタル加算
され、その加算結果が１，７２倍されてからその出力デ
ィジタル信号は端子６２より出力される。

以上第１ｏｉＺのディジタル余弦回路１０Ｄを上記第６
図のアナログ処理形式のプリエンファシス回路に適用し
た場合のディジタル処理式プリエンファシス回路１０Ω
０の一実施例を第１１図に示す。

同図において、５５はｆｉ、　、／　Ｄ変換器、５６は
Ｄ／Ａ変換器である。　　１０Ｄａ、１０Ｄｂ、１０Ｄ
ｏはいずれも上記第１０図と同じ構成のディジタル余弦
回路である。　　４３Ｄ、４６Ｄはいずれもディジタル
遅延器であり、それぞれＮビット（時間にしてＴ）、２
Ｎビツト（時間にして２Ｔ）遅延する。　４４Ｄ、４７
Ｄはディジタル係数器であ１ハそれぞれ係数値−に、と
＋に２を有する。　４５Ｄ、４８Ｄはディジタル加算器
である。この第１１図の回路ブロック５１Ｄと５２Ｄは
、それぞれ上記第６図の回路ブロック５１と５２に対応
しており、信号処理が第６図のアナログ処理から第１１
図のディジタル処理に変更されているだけで、その基本
的な動作は両者でまったく同じであり、説明は省略する
。なお、第６図の自乗余弦回路４０の代わりに、第１１
図の実施例では、余弦回路１０Ｄｂと１０ＤＯを縦続（
二構成して自乗余弦回路を実現しているが、その動作も
両者でまったく同じである。端子５３からのアナログ信
号はＡ　／／　Ｄ変換器５５にてディジタル信号に変換
され、その出力は回路ブロック５１Ｄと５２Ｄにより縦
続にディジタル処理される０回路ブロック５２Ｄからの
出力ディジタル信号は、Ｄ／人変換器５６にてアナログ
信号に変換されて端子５４に出力される。

なお、以上第６図及び第１１図において、上記回路ブロ
ック５１と５２、及び５１Ｄと５２Ｄは縦続接続されて
いれば良く、その接続順序は逆であっても良く得られる
効果はまったく同じである。

同様にして、上記第３図のアナログ処理形式のデイエン
ファシス回路（二上記第１０図のディジタル余弦回路１
０Ｄを適用した場合のディジタル処理式デイエンファシ
ス回路２００ｂの一実施例を第１２図に示す、同図にお
いて、２８はＡ／Ｄ変換器、２ＰはＤ／Ａ変換器、２３
Ｄは係数値Ｋを有するディジタル係数器、２４Ｄはディ
ジタル加算器、２５ＤはＮビット（時間にしてＴ）遅延
するディジタル遅延器である。この第１２図の回路ブロ
ック２０Ｄは、上記第３図の回路ブロック２００ａと基
本的な動作はまったく同じであり、説明は省略する。端
子２６からのアナログ信号はＡ／Ｄ変換器２８さ−てデ
ィジタル信号に変換され、その出力は上記回路ブロック
２０Ｄにてディジタル処理される。（ロ）路ブロック２
００からの出力ディジタル信号は、Ｄ／Ａ変換器２９１
−ｒＪアナログ信号にｖＯ，換されて端子２７に出力さ
れる。

次（＝、上記（２６）式を上記α４式に代入すると、次
式が得られる。

Ｈｌ（Ｚ）＝＝−に；　＋に’、　Ｉ　Ｚ−’　−に；
　６　Ｚ−”　＋にデｚ−５Ｎ−に２−Ｚ　　＋に、　
−Ｚ　　−Ｋｏ−Ｚ−”　　、−（２Ｂ）ただし、Ｋ’
、、＝に’／８　、　Ｋ’、　＝に２／４　。

Ｋ′２＝　ｘ／２＋ｓｘｓ／ｓ　詠、　＝　１＋Ｋｙ２
−（２９）この（２８）式の伝達関数Ｈ１（Ｚ）を有す
るプリエンファシス回路１００ｄの他の実施例を第１３
図に示す。

同図１＝おいて、７３はＡ／Ｄｉ換器、７４はＤ／Ａ変
換器、７５，７６．７７はいずれもディジタル加算器、
７８．７９，８０．８１はそれぞれ係数値−Ｋ。、　＋
に、　。

−、；　、　＋に′、を有するディジタル係数器、８２
はディジタル加算器、７０ａ、７０ｂ、７０ｏ、７０ｄ
、７０ｅ。

７０ｆはいずれもＮビット遅延（時間にしてで遅延）す
るディジタル遅延器である。端子７１からのアナログ信
号はＡＩ−”Ｄ変換器７３でディジタル信号に変換され
、その出力は遅延器７０ａ〜７０ｆＥより逐次Ｎビット
ずつ、最大６Ｎビツト遅延される。加算器７５）二てＡ
／Ｄ変換器７５からの出力と遅延器７０ｆからの出力が
加算される。加算器７６で遅延器７０ａと７０ｅからの
出力が加算され、また加算器７７では遅延器７０ｂと７
０ｄからの出力が加算される。加算器７５からの出力は
係数器７８にて−に′。倍に振幅調整され、加算器７６
からの出力は係数器７９にて＋に′１倍に、加算器７７
からの出力は係数器８０にて−に′２倍ｊ；、また遅延
器７０ａからの出力は係数器８１にて＋４倍に振幅調整
される０以上の係数器７８〜８１からの各出力は加算器
８２で全て加算され、この加算器８２からの出力ディジ
タル信号はＤ／Ａ変換器７４にてアナログ信号に変換さ
れてから端子７２に出力される。上記係数器７８〜８１
の各係数値は、上記（２９）式のように設定されるが、
実際には、この場合も等比級数なｍ＝３次で打ち切った
ことによる誤差を生ずるため、この誤差が小さくなるよ
うに上記係数値ｘ；−に；を設定しても良く、これによ
りデイエンファシス特性の逆特性をより一層正確に近似
させることができ、波形ひずみをより小さくすることが
できる。具体的には、−例としてに＝α５の場合（＝、
　ＫＯ−α０１９．に’、＝α０７５．に２＝α５０６
　、　Ｋ、＝１．１５のように設定される。

以上述べたよう（二、本発明の特徴は、上記（至）式の
基本関数に着目し、この（２）式を等比級数展開により
上記０４式あるいはα力式、　（２４）式のように近似
することによって、上記Ｑｄ式のデイエンファシス回路
の基本関数Ｈ２（Ｂ）に対して逆振幅特性を有し位相特
性がリニアなプリエンファシス回路の基本関数Ｈ１（ｓ
）を実現し、これにより上記（２５）式の総合伝達特性
を得て高忠実な信号の伝送を実現している点にある。こ
の基本的な考え方を維持した本発明に係わるプリエンフ
ァシス回路とデイエンファシス回路の他の実施例を第１
４図に示す。

ここで、上記第３図（あるいは第１２図）の実施例で実
現される上記α１式のデイエンファシス回路の基本関数
Ｈ２（８）と、上記第６図（あるいは第１１図）の実施
例で実現される上記Ｃ１７）式のプリエンファシス回路
の基本関数Ｈ１（ｓ）を、上記（２５）式に代入すると
次の関係式が得られる。

Ｈ′、（＋１）Ｘ　Ｈ２（ｓ）＝　＠ｘｐ　（４Ｓ　Ｔ
　）　　　　　・”　”　（５０）ただし、 ｎ、（ａ）−（１−に、・ｏｏｓ　（ωＴ））　・ｅｘ
Ｐ　（−３Ｔ　）Ｈ′２（ｓ）＝（（１＋に２・ｏｏｓ
２（ωＴ））・ｅｘｐ（−２３Ｔ）：）ｘ（（１＋に＠
ｃｏｓ（ωＴ））　・ｅｘｐ（−ｓ’ｒ））ｍ＝５　　
　　　　　　　　　　　　　　　　　・・・・・・・・
・（３１）である。

即ち、上記の基本関数Ｈ＋（ｓ）とＨ２（８）を用いる
代わ１月；、上記（５０式で定義される新しい基本関数
Ｈ１（ｓ）とＨ’２　（ｓ）を用いても、高忠実に信号
伝送できる条件（６の式が成立する。この新しい第１の
基本関数Ｈ′、（ｓ）は上記第８図と同様に高域で振幅
強調するプリエンファシス特性を有し、また新しい第２
の基本関数Ｈ’２（８）は上記第４図と同様に高域で振
幅抑圧するディエンファシス特性を有する。

第１４図において、（ａ）は上記関数Ｈ′、（ｓ）を実
現するプリエンファシス回路１００ｅの他の実施例を示
すブロック図であり、（ｂ）は上記関数Ｈ’２（８）を
実現するデイエンファシス回路２００Ｃの他の実施例な
示すブロック図である。

上記（３１）式のＨ’、（ｇ）は、上記α９式のＰ＋　
（ｓ）と一致する（　Ｈｌ（ｓ）−Ｐ　、（ｓ）　）こ
とから上記第１４図（、ａ）のプリエンファシス回路は
、上記第６図の回路ブロック５１とまったく同じ構成で
実現でき、従って同一符号で示しである。また、上記（
３０式のＨ２（８）は、上記０１式のＨ２（８）と上記
（π）式のＰ２（１１）との積と一致する（　Ｈ；（ｓ
）＝　Ｈ２（８）・Ｐ２（ｓ））ことから、上記第１４
図（ｂ）のデイエンファシス回路は、上記第３図の回路
の縦続接続（その接続順序は逆でもよい）で構成でき、
従ってこれらと同一符号で示しである。この第１４図の
実施例はアナログ処理の場合を示しているが、上記第１
１図、第１２図の実施例と同様にして、上記第１４図の
実施例の各回路プロッ回路ブロック５１Ｄ、２０Ｄ、　
５２Ｄをそれぞれ用いることにより、第１４図とまった
く同じ作用、効果の得られるディジタル処理方式のプリ
エンファシス回路とデイエンファシス回路を構成できる
。

以上述べたように、本発明においては、プリエンファシ
ス回路とデイエンファシス回路をいずれもアナログ処理
とディジタル処理の両方で実現できるが、本発明によれ
ば、上記第３図あるいは第１４図の（ｂ）の実施例に示
したよう（二、デイエンファシス回路の方を特１ニアナ
ログ処理方式で比較的簡単な構成で実現でき、これ（−
より最も動作の安定した系を構成できる効果が得られる
。

即ち、上記のプリエンファシス回路とディエ／７アシス
回路に映像信号を供給した場合を考えると、これらプリ
エンファシス回路とデイエンファシス回路をディジタル
処理回路で構成すると、図示していないが信号処理のた
めの上述サンプリングクロック信号を映像信号の同期信
号（＝同期して生成する必要があり、従って映像信号の
同期信号を安定して分離できなければならない、プリエ
ンファシス回路に入力される映像信号より同期信号を安
定して分離することは容易であ１バ従ってこのプリエン
ファシス回路をディジタル処理回路で構成することは動
作の安定性の面でまったく問題はなく、ディジタル処理
により高精度の所望の特性が得られる効果がある。しか
し、このプリエンファシス回路（＝よってプリエンファ
シスが施すれた映像信号は、上記第９図（：も示したよ
うに立上り及び立下りのエツジの前後（二鋭く大きなレ
ベルのピーク波形をもつため、このようなプリエンファ
シスの施された映像信号より同期信号を識別して安定に
分離するのは一般に困難である。しかし、このプリエン
ファシスされた映像信号を入力とするデイエンファシス
回路を上記第３図あるいは第１４図（ｂ）の実施例のよ
うにアナログ処理回路で構成すれば、同期信号の識別１
分離は不要となり、それに伴なう動作安定性の問題はな
くなり、高忠実かつ安定な系が構成できる効果が得られ
る。

以上の本発明によるプリエンファシス回路によってプリ
エンファシスが施された波形は上記第９図に示したよう
（二、信号の高域強調によってブリシェードとポストシ
ェードに均等に分散されて信号の尖頭対尖頭値が、上記
（２）式で示される従来のエン７アシス方式より小さく
なる。これをいいかえれば、伝送路の帯域などの条件：
二よって定まる高域強調された信号の尖頭対尖頭値を一
定のもとで考えれば、本発明の方法によれば従来方式よ
りエンファシス量を更：二増加させることが可能となり
、その分Ｓ／Ｎを改善できる効果が得られる。

このエンファシス量を増加させる方法として、上記係数
にの値を大きく設定する方法が最も容易であるが、上記
（２）式の伝達関数Ｇ　＋　（ｓ）とＧ２（ｓ）を有す
る従来から公知の第１５図の一実施例に示すプリエンフ
ァシス回＄９０ａトｆイエ／ファシス回路９０ｂを上記
本発明のプリエンファシス回路、デイエンファシス回路
と併用するよう（＝シても良い。

更１：具体的（＝は、第１５図において、９１．９２は
コンデンサ、９５〜９６は抵抗であり、この第１５図（
ａ）のプリエンファシス回路９０ａを、上記第５図、あ
るいは第６図、あるいは第１１図、あるいは第１３図、
あるいは第１４図（ａ）の実施例に示した本発明のプリ
エンファシス回路と縦続（二接続してプリエンファシス
基を構成し、また、上記第１５図（ｂ）のデイエンファ
シス回路９０ｂを、上記第３図、あるいは第１２図、あ
るいは第１４図（ｂ）の実施例に示した本発明のデイエ
ンファシス回路と縦続（二接続してデイエンファシス系
を構成する。

以上の構成（＝よれば、上記（２）式の時定数Ｔ、とＴ
２（第１５図のコンデンサ９１　、９２と抵抗９３〜９
６の値によって定まる）を比較的大きな値に設定すれば
、一方の伝達関数Ｇ、（ｓ）の７’＋）エン７アシス回
路を主として信号の低域強調のために用いることができ
、他方の伝達関数Ｈ，（ｓ＋）あるいはＨ’、（８）の
プリエンファシス回路を主として信号の高域強調のため
に用いることができ、従って広い周波数範囲に渡ってエ
ン７アシス量を増やすことができ波形ひずみなく　Ｓ／
Ｎを改善することができる。

なお、上記第１５図の実施例で実現される上記（２８）
式の伝達関数はｍ＝３の場合を示したが、この（２８）
式は、任意の整数ｍを用いて、一般に次のように表わさ
れる。

（ただし、ｋ、は定数）　　　　　　　　・・・・・・
（３２）また、この（３２）式に上記（２６）式を代入
すれば５次式が得られる。

＋ｅｘＰ（（２ｍ−１）ＳＴ））　　　　　”−・（犯
）即ち、上記（５２）式は本発明に係わるディジタル処
理方式プリエンファシス回路の一般的な伝達関数を示し
、また上記（３３）式はアナログ処理方式プリエンファ
シス回路の一般的な伝達関数を示し、いずれも上記第１
３図と同様に一般に遅延時間Ｔを有する遅延器を２ｍ段
縦続接続して構成することにより実現でき、本発明の範
ちゅうに含まれるものである。

本発明においては、上記（２５）式あるいは（３０式を
満足させるように、上記プリエンファシス回路とデイエ
ンファシス回路の各係数値に、に、、に２゜Ｋ、、Ｋｏ
、に’、　、に′２．に’、、に、を設定することによ
り波形ひずみを最小にすることを主旨とするものである
が、本発明はこれに限定されるものではなく、例えばプ
リエンファシス回路の所定のプリエンファシス量（二対
して、デイエンファシス回路のデイエンファシス量を可
変にして、具体的には上記第３図（あるいは第１２図）
の係数器２３（あるいは２３Ｄ）の係数値Ｋを可変にし
、あるいは上記第１４図（ｂ）の実施例では係数器２３
の係数値にと係数器４７の係数値に２の少なくとも一方
を可変にすることｌこより、系全体の周波数特性を波形
ひずみなく可変にすることができ、これｌこより、上記
デイエンファシス回路８周波′＃！１．特性の調整手段
として回路規Ｗ１．を増やすことなく経済的Ｉこ活用で
きる効果が得られ、この場合も本発明の主旨にそうもの
である。

なお、上記第３図、第６図１　！１４図の実施例では、
上記第１図の実施例１こ示した余弦回路を用いて構成し
た場合を示したが、本発明はこｎｆこ限定されるもので
はない。

上記（３１）式に示した本発明に保わるプリエンファシ
ス特性の基本関数比（ｓ）　（＝Ｐ、（ｓ））を実現す
る他の実施例を第１６図に示す。同図において、３０１
は信号の入力端子、５０２は回路ブロック１００１ｆご
てプリエンファシスが施された信号の出力端子。

３０５　、５０４はそれぞれ＋Ｖｃｃ　、　−Ｖｃｃの
電源電圧の供給端子である。Ｑ、〜Ｑ３はトランジスタ
、３１０は遅延時間Ｔを有する遅延器、５１１〜３１９
は抵抗。

３２０はコンデンサである。ここで抵抗５１１の値はｉ
！Ｉ延器３１０の特性インピーダンスＲＬと等しい値Ｉ
こ設定され、この抵抗３１１はトランジスタＱｔのコレ
クタ負荷抵抗として接続されると共に、上記遅延器３１
０の終端抵抗ξして遅延器３１０の出力側に接続される
。遅延器３１０の入力端はトランジスタＱ。

のコレクタに接続される。またトランジスタＱ、／：も
のエミッタｌこはそれぞれ抵抗５１６と５１４が接続さ
れ、かつこの両トランジスタ（／Ｊエミッタは抵抗３１
２を介して接続される。トランジスタＱ、のベース（工
接地され、トランジスタＱ、のベースζこは端子３０１
からの入力信号がコンデンサ５２０を介して供給すれる
。トランジスタＱ、のコレクタからの出力はトランジス
タＱｓｆこで反転増幅されてのちＱｓのコレクタより端
子３０２１こ出力される。以上で構成される上記回路ブ
ロック１００ｆの伝達関数は上記（３１）式のＨ（（Ｓ
）（あるいは上記（１９）式のＰ、（ｓ））で近似的に
与えられる。このプリエンファシス特性を有する伝達関
数ＨＩ′（ｓ）　（＝　Ｒ（ｓ）　）の係数値に、は、
抵抗５１２と３１３の値をそれぞれＲａ　、　Ｒｂとす
ると、次式で近似的に与えられる。

次ｌこ上記（１０）式に示した本発明ｌこ係わるデイエ
ンファシス特性の基本関数Ｈｔ（ｓ）を実現する他の実
施例を第１７図に示す。１司図１こおいて、４０１は信
号の入力端子、４０２は回路ブロック２００ｄｌごてデ
イエンファシスが施された信号の出力端子、４０５゜４
０４はそｎぞれ＋Ｖｃｃ　、　−Ｖｃｃ　ＵＪ　１１．
源電圧の供給端子であるｏ　Ｑ４〜Ｑ６はトランジスタ
、４１０は遅延時間Ｔを有する遅延器、４１１〜４１９
は抵抗、４２０はコンデンサである。抵抗４１１の値は
遅延器４１０の特性インピーダンスＲｘ、と等しい値に
設定され、（）抵抗４１１はトランジスタらのコレクタ
負荷抵抗上して接続されると共に、上記遅延器４１０の
終端抵抗さして遅延器４１０の出力側に接続される。

遅延器４１０の入力端はトランジスタｑのコレクタｆこ
接続される。トランジスタｑとＱ、のエミッタｌこはそ
れぞれ抵抗４１３と４１４が接続される。端子４０１か
らの入力信号はコンデンサ４２０を介してトランジスタ
Ｑ４とＱ５のペースｌこ供給される０　トランジスタＱ
ｓのコレクタからの出力はトランジスタＱｓにて反転増
幅されてのちＱ、のコレクタより端子４０２に出力され
る。

以上で構成される上記回路ブロック２００　ｄの伝達関
数は、上記（１０）式の）ｆｚ（ｓ）で近似される。

このデイエンファシス特性を有する伝達関数出（８）の
係数値には、抵抗４１６と４１４の値をそれぞれＲｅ、
Ｒｄとすると次式で近似的ｌこ与えられる。

次に、上記（２３）式１こ示した本発明１こ係わるデイ
エンファシス特性の基本関数Ｐｔ（ｓ）は、次のようｌ
こ変形できる。

Ｒ（ｓ）＝Ｋａ　Ｈ（１＋Ｋｂ−ｃｏｓ（２ωＴυ・ｅ
ｘｐ　（−２Ｓ　Ｔ　）　−（５６）ただし、 Ｋａ＝　１　＋　Ｋ、／２ Ｋｂ　＝　Ｋｔ／　２　（１＋ん／２）この式は、上記
（１０）式の基本関数Ｈｔ（ｓ）において、Ｔの代わり
に２Ｔを、Ｋの代わりにＫｂを代入した式と一致する。

このこと力）ら、この基本関数Ｐ！　＜ｓ）は上記第１
７図と同様の構成で実現でき、具体的には、第１７図の
回路ブロン・り２００ｅｆこおいて、上記遅延器４１０
の代わりに遅延時間２Ｔ％有する遅延器４１０′を用い
、 を満たすようζこ抵抗４１５　、！：　４１４の値を設
定すればよい、っ 以上のことから、上記第３図の回路ブロック２００ａの
代わりｆこ第１７図の回路ブロック２００ｄを用い、ま
た上記第６因の回路ブロック５１の代わりｌこ鷹１６図
の回路フロック１００ｆを用い、あるいはま記第６図の
回路ブロック５２の代わりｌこ第１７図の回路ブロック
２００ｅ’）用い、また上記第１４図の回路フロック１
００ｅの代わりに第１６図の回路ブロック１００ｆを用
い、また上記第１４図の回路ブロック２００ａの代わり
ｆこ第１７囚の回路ブロック２００ｄを用い、あるいは
上記第１４図の回路ブロック５２の代わりに第１７図の
回路ブロック２００　ｅ　ｆ用いても良く、これらいず
れの場合においても得られる効果は同じであり、本発明
のはんちゆうに含まれる。

〔発明の効果〕

以上述べたように、本発明Ｉこよれば、伝送すべきない
しは記録再生すべき信号を位相特性がＩ７　エアで所望
の振幅特性を有する信号に変換し、特に信号の中域ない
しは高域を振幅強調する位相特性リニアのプリエンファ
シス回路上、その振幅特性と逆の特性を有し力）つ位相
特性がリニアで広い周波数範囲に渡って上記プリエンフ
ァシス回路と十分に整合させることのできるデイエンフ
ァシス回路とを比較的簡単な構成で実現することができ
る。

また、これらをディジタル回路ｆこよって構成すること
も容易で、信号処理の精度や安定度を高めることができ
、回路の集積化の容易となる。また、これをＦＭ伝送系
に適用すれば、伝送帯域を広げずに周波数偏移ｔを大き
くとることができ、かつ過変調防止のための波形クリッ
プの手段も不要となり、波形ひずみなくＳ／Ｎ８改善で
きる。

【図面の簡単な説明】

第１図は本発明に係わる余弦回路の一実施例を示す結線
図、第２図は本発明において使用されるインピーダンス
回路２及びアドミタンス回路Ｙの具体例を示す結崖図、
＄６図は該余弦回路で揖底した本発明のデイエンファシ
ス回路の一実施例を示すブロック図、第４図は該デイエ
／７アシス回路の振幅特性を示す特性図、第５図は該余
弦回路で構成した本発明のプリエンファシス回路の一実
施例を示すブロック図、第６図は本発明のプリエンファ
シス回路の他の実施例を示すブロック図、第７図は本発
明に係わる自乗余弦回路の一実施例を示す結線図、第８
図は該プリエンファシス回路の振幅特性を示す特性図、
第９図は該プリエンファシス回路の応答波形を示す波形
図、第１０図は該余弦回路の他の実施例を示すブロック
図、第１１図は本発明のプリエンファシス回路の他の実
施例を示すブロック図、第１２図は本発明のデイエンフ
ァシス回路の他の実施例を示すブロック図、第１５図は
本発明のプリエンファシス回路の他の実施例を示すブロ
ック図、第１４図は本発明のプリエンファシス回路及び
デイエンファシス回路の他の実施例を示すブロック図、
第１５図は本発明のエンファシスＭ路と共ｆご用いる他
のエンファシス回路の一実施例を示す結線図、第１６図
は本発明に係るプリエンファシス回路の他の実施例を示
す結線図、第１７図は本発明に係るデイエンファシス回
路の他の実施例を示す結線図である。 １１・・・インピーダンス回路 １２・・・アドミタンス回路 １０、１０Ｄ・・・余弦回路　４０・・・自乗余弦回路
２３、５６．５７．５Ｂ、　４４．４７．　４４Ｄ　、
　４７Ｄ、　　２５Ｄ　。 ７８、７９．８０．８１・・・係数器 ２５、３５．５４．５５．４５．４６．６３．４５Ｄ、
　４６Ｄ、　２５Ｄ。 ７０ａ、　７０ｂ、　７０ｃ、　７０ｄ　、　７０ｅ、
　７０ｆ、　３１０　、４１０・・・遅延器 ２４、５９．４５．４８．６４．４５Ｄ、　４８Ｄ、　
２４Ｄ、　７５．７６゜７７．８２・・・加算器 ５５、２８．７５・・・Ａ／Ｄ変換器 ５６、２９．７４・・・Ｄ／Ａ変換器 代理人　弁理士　小　川　勝　男 第　１０ 第３図 第２図 系４７ 丁 −一酬ω 蔦８図 ｊＰｌｑ図 Ｆａ（１） −−」 第１３［２Ｉ 第１５図

Claims (13)

【特許請求の範囲】
1. １．入力信号を所定の周波数特性を有する信号に変換し
   、それを元の周波数特性にもどすように再変換する信号
   処理方法であって、 ωを入力信号の角周波数、Ｓを複素角周波数（Ｓ＝ｊω
   ）、Ｔを時間の単位を有する定数、Ｋを１以下の定数、
   ｍを整数とし、所定の周波数帯域内にて、入力信号を ｅｘｐ（−ｍＳＴ）／（１＋Ｋ・ｃｏｓ（ωＴ））なる
   関数で近似される第１の伝達関数で信号処理する手段（
   １００ａ，１００ｂ，１００ｃ，１００ｄ）と、その出
   力を （１＋Ｋ・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）なる関
   数で近似される第２の伝達関数で縦続的に信号処理する
   手段（２００ａ，２００ｂ，２００ｄ）とで構成したこ
   とを特徴とする信号処理方法。
2. ２．上記第１の伝達関数を等比級数展開した■（−１）
   ＾ｉ．Ｋ＿１・（ｃｏｓ（ωＴ）・ｅｘｐ（−ＳＴ））
   ＾ｉ・ｅｘｐ（−（ｍ−ｉ）ＳＴ） （ただし、Ｋ＿ｉは定数） なる関数で近似される伝達関数で信号処理する手段（１
   ００ａ）を含む請求項１記載の信号処理方法。
3. ３．上記第１の伝達関数を等比級数展開してｍ＝３次で
   打ち切り、それを因数分解した 〔（１−Ｋ＿１・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）
   〕×〔（１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・ｅｘｐ（
   −２ＳＴ）〕（ただし、Ｋ＿１，Ｋ＿２は定数） なる関数で近似される伝達関数で信号処理する手段（１
   ００ｂ，１００ｃ）を含む請求項１記載の信号処理方法
   。
4. ４．上記第１の伝達関数を等比級数展開した■（−１）
   ＾ｍ＾＋＾１・Ｋ＿ｉ・〔ｅｘｐ（−ｉＳＴ）＋ｅｘｐ
   （−（２ｍ−ｉ）ＳＴ）〕（ただし、Ｋ＿ｉは定数） なる関数で近似される伝達関数で信号処理する手段（１
   ００ｄ）を含む請求項１記載の信号処理方法。
5. ５．入力信号を所定の周波数特性を有する信号に変換し
   、それを元の周波数特性にもどすように再変換する信号
   処理方法であって、 ωを入力信号の角周波数、Ｓを複素角周波数（Ｓ＝ｊω
   ）、Ｔを時間の単位を有する定数、Ｋ，Ｋ＿１，Ｋ＿２
   を定数とし、所定の周波数帯域内にて、入力信号を （１−Ｋ・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）なる関
   数で近似される第１の伝達関数で信号処理する手段（１
   ００ｅ，１００ｆ）と、 その出力を 〔（１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・ｅｘｐ（−２
   ＳＴ）〕×〔（１＋Ｋ＿１・ｃｏｓ（ωＴ））・ｅｘｐ
   （−ＳＴ）〕なる関数で近似される第２の伝達関数で縦
   続的に信号処理する手段（２００ｃ）とで構成したこと
   を特徴とする信号処理方法。
6. ６．入力信号を所定の周波数特性を有する信号に変換し
   、それを元の周波数特性にもどすように再変換する信号
   処理システムにおいて、 ωを入力信号の角周波数、Ｓを複素角周波数（Ｓ＝ｊω
   ）、Ｔを時間の単位を有する定数、Ｋを１以下の定数、
   ｍを整数とし、所定の周波数帯域内にて、 Ｅｘｐ（−ｍＳＴ）／（１＋Ｋ・ｃｏｓ（ωＴ））なる
   関数で近似される伝達関数を有する第１の回路網（１０
   ０ａ，１００ｂ，１００ｃ，１００ｄ）と、（１＋Ｋ・
   ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）なる関数で近似さ
   れる伝達関数を有する第２の回路網 （２００ａ，２００ｂ，２００ｄ）とを備え、上記第１
   の回路網からの出力を上記第２の回路網へ縦続的に供給
   するように構成したことを特徴とする信号処理装置。
7. ７．上記第１の回路網は、 ■（−１）＾ｉ・Ｋ＿１・（ｃｏｓ（ωＴ）・ｅｘｐ（
   −ＳＴ））＾ｉ・ｅｘｐ（−（ｍ−ｉ）ＳＴ） なる関数で近似される伝達関数を有し、その振幅特性が １／（１＋Ｋ・ｃｏｓ（ωＴ））を近似するように上記
   各係数Ｋ＿１の値を調整する手段（３６，３７，３８）
   を含む請求項６記載の信号処理装置。
8. ８．上記第１の回路網は、 〔（１−Ｋ＿１・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）
   〕×〔（１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・ｅｘｐ（
   −２ＳＴ）〕なる関数で近似される伝達関数を有し、そ
   の振幅特性が １／（１＋Ｋ・ｃｏｓ（ωＴ））を近似するように上記
   各係数Ｋ＿１とＫ＿２の値を調整する手段（４４，４７
   ，４４Ｄ，４７Ｄ，３１２，４１４を含む請求項６記載
   の信号処理装置。
9. ９．上記第１の回路網は、 （１−Ｋ＿１・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）な
   る関数で近似される伝達関数を有する第３の回路網（５
   １，５１Ｄ，１００ｆと、 （１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・ｅｘｐ（−２Ｓ
   Ｔ）なる関数で近似される伝達関数を有する第４の回路
   網（５２，５２Ｄ，２００ｅとで構成され、 上記第３の回路網からの出力を上記第４の回路網へ、又
   は上記第４の回路網からの出力を上記第５の回路網へ縦
   続的に供給するように構成したことを特徴とする請求項
   ６又は８記載の信号処理装置。
10. １０．上記第１の回路網は、 複数個のインダクタンス（Ｌ）とキャパシタンス（Ｃ）
    のラダー回路網で形成されるインピーダンス回路（Ｚ）
    あるいはアドミタンス回路（Ｙ）と抵抗（Ｒ）との直列
    接続で構成される余弦関数ｃｏｓ（ωＴ）の振幅特性を
    有する余弦回路（１０）を含み、入力信号を所定時間Ｔ
    だけ遅延した信号と、上記入力信号を上記余弦回路（１
    ０）に通して得た信号との加算比を調整するように構成
    したことを特徴とする請求項６，７，８又は９記載の信
    号処理装置。
11. １１．上記第１の回路網は、 複数個のインダクタンス（Ｌ）とキャパシタンス（Ｃ）
    のラダー回路網で形成されるインピーダンス回路（Ｚ）
    とアドミタンス回路（Ｙ）との直列接続で構成される自
    乗余弦関数ｃｏｓ＾２（ωＴ）の振幅特性を有する自乗
    余弦回路（４０）を含み、 入力信号を所定時間２Ｔだけ遅延した信号と、上記入力
    信号を上記自乗余弦回路（４０）に通して得た信号との
    加算比を調整するように構成したことを特徴とする請求
    項８又は９記載の信号処理装置。
12. １２．上記第１の回路網は、 遅延時間Ｔを有する遅延器を２ｍ段縦続接続した遅延回
    路（７０ａ，７０ｂ，７０ｃ，７０ｄ，７０ｅ，７０ｆ
    ）を含み、 入力信号を該遅延回路によって２ｍＴだけ遅延した第２
    ｍ段目の該遅延器（７０ｆ）の出力と上記入力信号とを
    加算した第１番目の出力と、第１段目（１は１以上ｍ−
    １以下の整数）の該遅延器（７０ａ，７０ｂ）の出力と
    第（２ｍ−１）段目の該遅延器（７０ｅ，７０ｄ）の出
    力とを加算した第（１＋１）番目の出力と、 第ｍ段目の該遅延器（７０ｃ）からの第（ｍ＋１）番目
    の出力との加算比を調整するように構成したことを特徴
    とする請求項６又は７記載の信号処理装置。
13. １３．入力信号を所定の周波数特性を有する信号に変換
    し、それを元の周波数特性にもどすように再変換する信
    号処理システムにおいて、 ωを入力信号の角周波数、Ｓを複素角周波数（Ｓ＝ｊω
    ）、Ｔを時間の単位を有する定数、Ｋ＿１，Ｋ＿２，Ｋ
    を１以下の定数とし、所定の周波数帯域内にて、 （１−Ｋ＿１・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）な
    る関数で近似される伝達関数を有する第１の回路網（１
    ００ｅ，１００ｆ）と、 〔（１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・　ｅｘｐ（−
    ２ＳＴ）〕×〔（１＋Ｋ・ｃｏｓ（ωＴ））・ｅｘｐ（
    −ＳＴ）〕なる関数で近似される伝達関数を有する第２
    の回路網（２００ｃ）とを備え、 上記第１の回路網からの出力を上記第２の回路網へ縦続
    的に供給するように構成したことを特徴とする信号処理
    装置。 １４，上記第２の回路網は、 （１＋Ｋ・ｃｏｓ（ωＴ））・ｅｘｐ（−ＳＴ）なる関
    数で近似される伝達関数を有する第３の回路網（２００
    ａ，２００ｄ）と、 （１＋Ｋ＿２・ｃｏｓ＾２（ωＴ））・ｅｘｐ（−２Ｓ
    Ｔ）なる関数で近似される伝達関数を有する第４の回路
    網（５２，２００ｅ）とで構成され、 上記第３の回路網からの出力を上記第４の回路網へ、又
    は上記第４の回路網からの出力を上記第３の回路網へ縦
    続的に供給するようにしたことを特徴とする請求項１５
    記載の信号処理装置。 １５，上記第１の回路網に、 Ｔ＿１，Ｔ＿２（Ｔ＿１＞Ｔ＿２）を時間の単位を有す
    る定数として、 （１＋ＳＴ＿１）／（１＋ＳＴ＿２）なる関数で近似さ
    れる伝達関数を有する第５の回路網（９０ａ）を縦続的
    に接続する手段と、 上記第２の回路網に、 （１＋ＳＴ＿２）／（１＋ＳＴ＿１）なる関数で近似さ
    れる伝達関数を有する第６の回路網（９０ｂ）を縦続的
    に接続する手段を含む請求項６又は１３記載の信号処理
    装置。