JPH0257036A - 並列同期化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は非同期信号の同期化さらにはビットシリアルな
受信データや送信データを同期化して取り込んだり送出
したりする技術に関し、例えｌｆ、通信制御装置やこれ
を含むマイクロコンピュータなどに適用して有効な技術
に関するものである。

〔従来技術〕

ビットシリアルにデータをやりとりするための＝３ データ伝送制御手順としては、ハイレベルデータリンク
制御（ＨＤＬＣ）手順やバイナリシンクロナスコミュニ
ケーション（ＢＳＣもしくはＢＩ−８ＹＮＣ）方式、さ
らには調歩同期手順などの各種伝送制御手順があるが、
何れの手順においても、送信側並びに受信側の双方では
、ビットシリアルにやりとりされる情報をビット毎に認
識可能に復元するための同期化回路が必要とされる。例
えば同期手順においては、シリアル転送レートと同一の
周波数を持つ転送クロックの立ち下がりに同期して当該
転送クロックと共にデータを１ビット単位で送信し、受
信に際してはデータと共に送られてくる転送クロックの
立ち上がりに同期して受信データを１ビットづつ認識す
る。

第６図にはビットシリアルにやりとりされる情報をビッ
ト毎に認識可能とする従来の受信同期化回路の一例が示
される。

第６図に示される受信同期化回路は、転送クロックＲＸ
Ｃに同期して入力されるビットシリアルな受信データＲ
ＸＤから各ビットデータを動作り０ツクφ□、φ２に同
期させて取り出し復元するためのものである。第７図及
び第８図にはその受信同期化回路による同期化動作の一
例が示される。

第６図に示される受信同期化回路において、転送クロッ
クＲＸ、　Ｃがローレベルからハイレベルに変化される
と、これに同期してエツジトリガ型フリップフロップ１
が受信データＲＸＤをラッチすると供に、エツジトリガ
型フリップフロップ２がその入力端子りに与えられてい
るハイレベルの信号をラッチする。このラッチ信号Ｑ。

は動作クロックφ２のハイレベルへの変化に同期して次
段のエツジトリガ型フリップフロップ３にラッチされ、
更にこのフリップフロップ３のラッチ信号Ｑ１は動作ク
ロックφ１のハイレベルへの変化に同期して最終段のエ
ツジトリガ型フリップフロップ４にラッチされる。この
フリップフロップ４のラッチ信号Ｑ２がハイレベルに変
化されると、当該信号Ｑ２と動作クロックφ１との論理
積を採るアンドゲート５の出力をラッチ制御端子に受け
るエツジ１〜リガ型フリツプフロツプ６が上記フリップ
フロッブ１のラッチデータＱ３をラッチする。

このように、フリップフロップ６によるデータラッチタ
イミングはフリップフロップ４による信号ラッチタイミ
ングに同期されると供に、双方のラッチタイミングは動
作クロックφ１のハイレベルへの変化に同期される。上
記フリップフロップ６の出力ラッチデータＱ４は受信デ
ータＲＸＤから取得した１ビットのデータＲＸＤＮＲＺ
とされ、上記フリップフロップ４の出力ラッチ信号Ｑ２
はそのハイレベルにより上記データＲＸＤＮＲＺの有効
性を指示する条件信号ＲＭＯＶとされる。上記データＲ
ＸＤＮＲＺ及び条件信号ＲＭＯＶを受ける図示しない受
信シフトレジスタなどの内部回路は、条件信号ＲＭＯＶ
がハイレベルにされることを条件として、動作クロック
φ２のハテイレベルへの変化に同期してそのデータＲＸ
ＤＮＲＺを受信シフトレジスタに取り込む。

尚、同期化回路を含む通信制御装置について記載された
文献の例としては昭和６０年９月株式会社日立製作所発
行の［日立マイクロコンピュータデータブック　８／１
６ビットマイクロコンピユ一タ周辺ＬＳＩＪＰ２９４〜
Ｐ３０６　（ＨＤ６８５０）がある。

〔発明が解決しようとする課題〕

ところで、第６図に示される同期化回路において、内部
動作クロックφ１．φ２に対して非同期入力される受信
データＲＸＤから各ビットデータをその動作クロックφ
□、φ２に同期させて取り出すための同期化動作におい
ては、第７図及び第８図に示されるように、転送クロッ
クＲＸＣの有効なエツジ変化であるその立ち上がり変化
後における動作クロックφ２の立ち上がり変化、さらに
はこれに続く動作クロックφ１の立ち上がり変化を経て
初めて条件信号ＲＭＯＶ及びデータＲＸＤＮＲ２が確定
する。このため、動作クロックφ２と転送クロックＲＸ
Ｃの位相関係によっては１ビットのデータのための同期
化動作には動作クロックφ２を２サイクル以」二必要と
する。例えば第７図に示されるように時刻ｔ１における
動作クロックφ２の立ち上がり変化直前の時刻ｔ。に転
送クロックＲＸＣがハイレベルに変化される場合には、
その転送クロックＲＸＣがハイレベルに変化される時刻
ｔ。から条件信号ＲＭＯＶ及びデータＲＸＤＮＲＺが確
定する時刻ｔ２までの時間は比較的短かく、動作クロッ
クφ２の１サイクル以内とされる。

これに対し、第８図に示されるように時刻ｔ０における
動作クロックφ２の立ち上がり変化直後の時刻ｔ、に転
送クロックＲＸＣがハイレベルに変化される場合には、
その転送クロックＲＸＣがハイレベルに変化される時刻
ｔ工から条件信号ＲＭＯＶ及びデータＲＸＤＮＲＺが確
定する時刻ｔ２までの時間は動作クロックφ２の２サイ
クルに亘る。

このように従来の同期化回路において、ビットシリアル
な入力データＲＸＤの各ビットを確実に認識可能に内部
に取り込むためには、言い換えるなら、受信データに対
して完全な復元性をもって同期化するためには、ノンオ
ーバラップ２相クロツクのような動作クロックφ□、φ
２の周波数を転送クロック周波数の２倍以上にすること
が必要とされ、さらには転送クロックの変化に対してこ
れを処理するための余裕時間のようなセットアツプ時間
も考慮なければならず、これによって、動作クロックの
周波数は転送クロック周波数の概ね２゜５倍以上である
ことが必要とされる。

したがって、データのシリアル転送レートは内部動作ク
ロック周波数の半分以下にしなければならず、転送レー
トの高いデータを同期化するにはそれに応じて周波数の
高い動作クロックが必要になってしまう。しかしながら
、そのような同期化回路を含むような通信制御装置がマ
イクロプロセッサやマイクロコンピュータＬＳＩなどに
含まれる場合、その同期化回路に利用される動作クロッ
クは多くの場合当該ＬＳＩの基準動作クロックとしても
利用されるため、ＬＳＩ内部のその他回路モジュールの
機能をも変更しない限りそのような動作クロックの周波
数をむやみに高くすることはできない。

本発明の目的は、動作クロックの周波数を転送クロック
周波数の概ね２．５倍以上にするというような厳しい制
約を受けずに、例えばデータ転送レートを、同期化のた
めの内部動作クロック周波数に近づけて、転送データの
同期化を行うことができる並列同期化回路を提供するこ
とにある。

本発明の前記並びにそのほかの目的と新規な特徴は、本
明細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、転送クロックに同期して入力されるデータか
ら各ビットデータを動作クロックに同期させて取り出す
ための受信用同期化回路を複数個設け、夫々の受信同期
化回路の同期化動作を転送クロックサイクル毎に順番に
指示するための振り分け信号を振り分け手段から夫々の
受信用同期化回路に与え、この振り分け手段によりその
動作が順番に指示される受信用同期化回路がら取り出す
べきビットデータの有効性を指示するためにその受信用
同期化回路から出力される条件信号に基づいて複数個の
受信用同期化回路から取り出すべき出力データを選択す
るようにしてデータ受信のための並列同期化回路を構成
するものである。

また、動作クロックに同期する条件信号を転送クロック
に基づいて生成し、生成された条件信号に同期して単位
ビットづつ変化される入力データを転送クロックに同期
して出力させる送信用同期化回路を複数個設け、夫々の
送信用同期化回路の同期化動作を転送クロックサイクル
毎に順番に指示するための振り分け信号を振り分け手段
から夫々の送信用同期化回路に与え、この振り分け手段
によりその動作が順番に指示される送信用同期化回路が
出力すべきビットデータを順番に選択するようにしてデ
ータ送信のための並列同期化回路を構成するものである
。

〔作　用〕

上記した手段によれば、振り分け手段は、転送クロック
の有効な変化に同期して複数個の受信用同期化回路（送
信用同期化回路）の動作を順番に指示して複数個の受信
用同期化回路（送信用同期化回路）を並列動作させるこ
とにより、−の同期化回路が同期動作を行っているとき
、これに並行して他の同期化回路は次の同期化動作を開
始することができるようになり、このように並列的に同
期化動作される夫々の同期化回路による同期化動作可能
時間は概ね同期化回路の並設段数に呼応する転送クロッ
クサイクル数とされ、このような関係が、動作クロック
周波数を転送クロック周波数の概ね２．５倍以上にする
という従来の制約を受けずに復元性を確保して転送デー
タを同期化可能とするように働く。例えば同期化回路を
２個並列に設けた場合には、双方の同期化回路は転送ク
ロックの１サイクル毎に交互にその同期化動作が指示さ
れることにより、個々の同期化回路における同期化動作
可能な最大時間は、転送クロックの概ね２サイクル分と
される。したがって、転送クロック周波数を動作クロッ
ク周波数に近づけることが可能になる。

〔実施例〕

第５図には本発明に係る並列同期化回路を含む通信制御
装置の一実施例が示される。

第５図に示される通信制御装置１０は、特に制限されな
いが、図示しないセントラルプロセッシングユニットを
中心に所要の周辺装置を内蔵した所謂シングルチップマ
イクロコンピュータに内蔵される。

通信制御装置１０は、所要のクロック同期手順に準拠し
て他のマイクロコンピュータなどとの間でデータをビッ
トシリアルにやりとりするための制御を司り、送信用並
列同期化回路１２と受信用並列同期化回路１３含む。受
信用並列同期化回路１３は転送クロックＲＸＣに同期し
てビットシリアルに入力される受信データＲＸＤをその
転送クロックＲＸＣの立ち上がり変化に同期してサンプ
リングし、サンプリングした各ビットデータを動作クロ
ックφ□、φ２に同期させて取り出す。受信用並列同期
化回路１３によって取り出されたデータはＲＸＤＮＲＺ
として図示され、条件信号ＲＭＯ■がそのデータＲＸＤ
ＮＲＺの有効性を示す。

上記送信用並列同期化回路１２は転送クロックＴＸＣに
基づいて動作クロックφ１．φ２に同期する条件信号Ｔ
ＭＯＶを生成し、生成された条件信号ＴＭＯＶに同期し
て１ビットづつ変化される入力データＴＸＤＮＲＺを、
転送クロックＴＸＣの立ち下がり変化に同期させて１ビ
ットづつ送信データＴＸＤとしてビットシリアルに出力
する。尚、上記動作クロックφ１．φ２は通信制御装置
１０を含むシングルチップマイクロコンピュータの基準
動作クロックであり、ノンオーバラップ２相クロツク信
号とされる。

上記送信用並列同期化回路１２を含む送信系には、特に
制限されないが、図示しないセントラルプロセッシング
ユニットなどと供に共有する内部バス１１に結合された
パスバッファ１４を介して送信データがパラレルに与え
られる送信データレジスタ１５と、この送信データレジ
スタ１５から与えられる１フレームもしくは１キャラク
タ分のパラレルデータをビットシリアルなデータＴＸＤ
ＮＲＺに変換して送信用並列同期化回路１２に供給する
送信シフトレジスタ１６、及び送信シフトレジスタ１６
によるデータＴＸＤＮＲＺのシリアル出力タイミングを
条件信号ＴＭＯＶ及び動作クロックφ２に基づいて制御
したりする送信シフトコントローラ１７が含まれる。

また、上記受信用並列同期化回路１３を含む受信系には
、特に制限されないが、当該受信用並列同期化回路１３
から供給されるシリアルデータＲＸＤＮＲＺをパラレル
に変換する受信シフトレジスタ１８と、この受信シフト
レジスタ１８によるデータのシリアルシフト動作などを
条件信号ＲＭＯｖと動作クロックφ２に基づいて制御す
る受信シフトコントローラ１９、並びに上記受信シフ１
〜レジスタ１８からパラレル出力される受信データを蓄
え、これに蓄えられた受信データを１フレームもしくは
１キャラクタ単位で上記パスバッファ１４に与える受信
データレジスタ２０が含まれる。

尚、上記各機能ブロックに対する制御情報や受信状態な
どを示すフラグが設定されるコントロール・ステータス
レジスタ２０が設けられている。また、第５図には省略
されているが、受信データに対してパリティ−チエツク
やＣＲＣチエツクを行う回路ブロック、さらには送信デ
ータにパリティ−ビットやＣＲＣコードを付加する回路
ブロックが内蔵されている。

第１図には上記受信用並列同期化回路１３の一例が示さ
れる。

この受信用並列同期化回路１３は、特に制限されないが
、転送クロックＲＸＣに同期して入力されるデータＲＸ
Ｄから各ビットデータを動作クロックφ□、φ２に同期
させて取り出すための２個の受信用同期化回路２１，２
２を含む。

一方の受信用同期化回路２１は、直列３段のエツジトリ
ガ型フリップフロップ２３，２４．２５より成る条件信
号生成手段２６と、直列２段のエツジトリガ型フリップ
フロップ２７，２８より成るサンプリング手段２９を主
体とし、また、他方の受信用同期化回路２２は、直列３
段のエツジトリガ型フリップフロップ３０，３１．３２
より成る条件信号生成手段３３と、直列２段のエツジト
リガ型フリップフロップ３４，３５より成るサンプリン
グ手段３６を主体とする。

夫々の条件信号生成手段２６．３３の初段フリップフロ
ップ２３．３０のデータ入力端子りは電源端子Ｖｄｄに
結合され常時論理「１」のハイレベル信号が供給されて
いる。条件信号生成手段２６．３３の第２段目フリップ
フロップ２４．３１は動作クロックφ２のハイレベルへ
の変化に同期して初段フリップフロップ２３．３０の出
力信号をラッチし、条件信号生成手段２６．３３の最終
段フリップフロップ２５．３２は動作クロックφ、のハ
イレベルへの変化に同期して第２段目フリップフロップ
２４−．３１の出力信号をラッチする。

尚、条件信号生成手段２６．３３における初段フリップ
フロップ２３．３０のリセット動作は最終段フリップフ
ロップ２５．３２の出力と動作クロックφ□を２人力と
するナントゲート３７，３８のローレベル出力によって
行われる 上記夫々のサンプリング手段２９．３６における初段フ
リップフロップ２７．３４のデータ入力端子りには受信
データＲＸＤが供給される。サンプリング手段２９．３
６における最終段フリップフロップ２８．３５は動作ク
ロックφ、のハイレベルへの変化に同期して初段フリッ
プフロップ２７．３４の出力データをラッチする。

第１図において４０は、上記転送クロックＲＸＣの有効
なエツジ変化即ち受信同期化回路にあっては転送クロッ
クＲＸＣの立ち上がり変化に同期して、ハイレベルの重
なることのない振り分け信号ＲＸＣａ、ＲＸＣｂをその
転送クロックＴＸＣのサイクル毎に交互に変化させて生
成する振り分け回路である。この振り分け回路４０で生
成される一方の振り分け信号ＲＸＣａはフリップフロッ
プ２３．２７のクロック入力端子ＣＫに供給され、他方
の振り分け信号ＲＸＣｂはフリップフロップ３０．３４
のクロック入力端子ＣＫに供給される。

振り分け信号ＲＸＣａが供給される条件信号生成手段２
６及びサンプリング手段２９を含む一方の受信用同期化
回路２１は振り分け信号ＲＸＣａのハイレベルへの変化
に同期して同期動作を開始し、また、振り分け信号ＲＸ
Ｃｂが供給される条件信号生成手段３３及びサンプリン
グ手段３６を含む他方の受信用同期化回路２２は振り分
け信号ＲＸｃｂのハイレベルへの変化に同期して同期動
作を開始する。

上記振り分け信号ＲＸＣａ、ＲＸＣｂは転送クロックＲ
ＸＣのサイクルに同期して交互にハイレベルに制御され
る。したがって、同期化回路２１゜２２に対する同期化
動作の指示は転送クロックＲＸＣの１サイクル毎に交互
に与えられ、これによって、個々の同期化回路２１．２
２は転送クロックＲＸＣの概ね２サイクルを１ビットデ
ータに対する最大の同期化動作可能期間とすることがで
きる。

上記振り分け回路４０は、特に制限されないが、立ち上
がりエツジに同期して入力データをラッチするエツジト
リガ型フリップフロップ４１を含む。

このフリップフロップ４１のクロック入力端子ＣＫには
転送クロックＲＸＣの反転信号が供給され、当該フリッ
プフロップ４１の正転出力端子Ｑｄは転送クロックＲＸ
Ｃの反転信号を一方の入力端子】９− に受ける２人力型ノアゲート４２の他方の入力端子に結
合され、フリップフロップ４１の反転出力端子Ｑｄは転
送クロックＲＸＣの反転信号を一方の入力端子に受ける
２人力型ノアゲート４３の他方の入力端子に結合される
。そして上記フリップフロップ４１のデータ入力端子り
には上記反転出力端子Ｑｄが帰還接続される。上記フリ
ップフロップ４１の出力端子Ｑｄ、Ｑｄは転送クロック
ＲＸＣのローレベルへの変化に同期して相互にレベル反
転され、これにより、ノアゲート４２．４３から出力さ
れる振り分け信号ＲＸＣａ、ＲＸＣｂは、転送クロック
ＲＸＣのハイレベル期間に呼応する期間づつ交互にハイ
レベルにされる。

上記振り分け回路４０により同期化動作が順番に指示さ
れる個々の同期化回路２１．２２からは受信データＲＸ
、　Ｄからサンプリングしたデータとこのデータの有効
性をハイレベルによって示す条件信号が出力される。受
信用同期化回路２１においては、そのサンプリング手段
２９の最終段フリップフロップ２８から動作クロックφ
□に同期してデータが出力されるとき、その条件信号生
成手段２６の最終段フリップフロップ２５からハイレベ
ルの条件信号が出力される。同様に受信用同期化回路２
２においては、そのサンプリング手段３６の最終段フリ
ップフロップ３５から動作クロックφ１に同期してデー
タが出力されるとき、その条件信号生成手段３３の最終
段フリップフロップ３２からハイレベルの条件信号が出
力される。

第１図において４５は、斯る振り分け回路４０によりそ
の動作が順番に指示される受信用同期化回路２１．．２
２から出力されるビットデータを、個々の受信用同期化
回路の条件信号生成手段２６゜３３から出力される条件
信号に基づいて選択する選択回路である。この選択回路
４５は、特に制限されないが、フリップフロップ２５の
出力端子Ｑａ２から出力される条件信号とフリップフロ
ップ３２の出力端子Ｑｂ２から出力される条件信号とを
２人力とするオアゲート４６によって条件信号ＲＭＯＶ
を生成する。そして、フリップフロップ２５の出力端子
Ｑａ２から出力される条件信号とフリップフロップ２８
の出力端子Ｑａ４から出力されるデータとを２人力とす
るアンドゲート４７、フリップフロップ３２の出力端子
Ｑｂ２から出力される条件信号とフリップフロップ３５
の出力端子Ｑｂ４から出力されるデータとを２人力とす
るアンドゲート４８、及び夫々のアンドゲート４７゜４
８の出力を２人力としてデータＲＸＤＮＲＺを出力する
オアゲート４９によって構成される複合ゲートを持つ。

この複合ゲートは、条件信号生成手段２６から供給され
る条件信号がハイレベルにされているときにそれと対を
成すサンプリング手段２９の出力データをデータＲＸＤ
ＮＲＺとして選択し、条件信号生成手段３３から供給さ
れる条件信号がハイレベルにされているときにはそれと
対を成すサンプリング手段３６の出力データをデータＲ
ＸＤＮＲＺとして選択する。

次に受信用並列同期化回路１３の動作の一例を第２図に
基づいて説明する。

ここで先ず、データのシリアル転送レート即ち転送クロ
ックＲＸＣの周波数ｆ、とノンオーバラップ２相の動作
クロックφ３．φ２の周波数ｆ２との間には、１＜（ｆ
、／ｆ２）＜２の関係があるものとする。また、受信デ
ータＲＸＤは転送クロックＲＸＣのサイクル単位で１ビ
ットを構成し、各ビットデータは当該転送クロックＲＸ
Ｃの立ち下がり変化に同期して変化される。

転送クロックＲＸＣがローレベルからハイレベルに変化
される時刻ｔ。において、フリップフロップ４１の正転
出力端子Ｑｄがハイレベルであって反転出力端子Ｑｄが
ローレベルにされている結果、その時刻ｔ。における転
送クロックＲＸＣのレベル反転に同期して一方の振り分
け信号ＲＸＣａがハイレベルのようなイネーブルレベル
に変化され、これによって一方の受信用同期化回路２１
に同期化動作の開始が指示される。

これにより、当該受信用同期化回路２１の条件信号生成
手段２６側においては、振り分け信号ＲＸＣａのハイレ
ベルへの変化に同期してフリップフロップ２３の出力端
子Ｑａｏがハイレベルに反転され、次いで時刻ｔ３にお
ける動作クロックφ２のハイレベルへの変化に同期して
次段フリップフロップ２４がハイレベルの信号をラッチ
してその出力端子Ｑａ１をハイレベルに反転し、そして
時刻ｔ４における動作クロックφ、のハイレベルへの変
化に同期して最終段フリップフロップ２５がハイレベル
の信号をラッチしてその出力端子Ｑａ２をハイレベルに
反転する。この出力端子Ｑ　ａ　２の出力レベル反転に
同期して条件信号ＲＭ○■が時刻ｔ５にハイレベルにア
サートされる。

−力受信用同期化回路２１のサンプリング手段２９側に
おいては、上記振り分け信号ＲＸＣａのハイレベルへの
変化に同期して、そのときの入力データＲＸＤに含まれ
るデータＤｈを初段フリップフロップ２７がラッチし、
次いで時刻ｔ１における動作クロックφ□のハイレベル
への変化に同期して最終段フリップフロップ２８がデー
タＤｈをラッチする。フリップフロップ２８にラッチさ
れたデータＤｈは、上記条件信号ＲＭＯＶがハイレベル
にアサートされる時刻ｔ５に同期してデータＲＸＤＮＲ
Ｚとして出力される。受信用並列向期化回路１３から出
力される条件信号ＲＭＯＶを受ける受信シフトコントロ
ーラ１９は、条件信号ＲＭＯＶのハイレベルを条件に、
動作クロックφ２のハイレベルへの変化に同期する時刻
ｔ７にそのデータＤｈを受信シフトレジスタ１８にシフ
ト入力制御する。

第２図に示される動作クロックφ１．φ２と転送クロッ
クＲＸＣとの位相関係においては、上記データＤｈに対
する同期化動作時間即ち時刻ｔ。における転送クロック
ＲＸＣの反転から時刻ｔ７における受信シフトレジスタ
１８によるデータＤｈのシフト入力までの時間が最大と
なるような一例とされ、時刻ｔ。から時刻ｔ。′までの
時間はセットアツプタイムＴｓｕとされる。したがって
上記データＤｈの同期化動作にあってはフリップフロッ
プ２４の出力端子Ｑａ１の反転タイミングは時刻ｔ。′
から動作クロックφ２の１サイクル遅れた時刻ｔ７とさ
れる。

尚、受信用同期化回路２１における同期化動作中の時刻
ｔ２に転送クロックＲＸＣがローレベルにネゲートされ
ると、フリップフロップ４１の正転出力端子Ｑｄ及び反
転出力端子Ｑｄの出力レベルが反転されると供に、振り
分け信号ＲＸＣａがローレベルにネゲートされる。この
振り分け信号ＲＸＣａのローレベルへのネゲートは受信
用同期化回路２１におけるデータＤｈの同期化動作に何
等影響を与えない。

転送クロックＲＸＣが次にローレベルからハイレベルに
変化される時刻ｔ、においては、フリップフロップ４１
の正転出力端子Ｑｄがローレベルであって反転出力端子
Ｑｄがハイレベルにされている結果、その時刻ｔ、にお
ける転送クロックＲｘＣのレベル反転に同期して今度は
他方の振り分け信号ＲＸＣｂがハイレベルのようなイネ
ーブルレベルに変化され、これによって他方の受信用同
期化回路２２の同期化動作の開始が指示される。

これにより、受信用同期化回路２２の条件信号生成手段
３３側においては、振り分け信号ＲＸＣｂのハイレベル
への変化に同期してフリップフロップ３０の出力端子Ｑ
ｂｏがハイレベルに反転され、次いで時刻ｔ７における
動作クロックφ２のハイレベルへの変化に同期して次段
フリップフロップ３１がハイレベルの信号をラッチして
その出力端子Ｑｂ１をハイレベルに反転し、そして時刻
ｔ６における動作クロックφ□のハイレベルへの変化に
同期して最終段フリップフロップ３２がハイレベルの信
号をラッチしてその出力端子Ｑｂ２をハイレベルに反転
する。この出力端子Ｑ　ｂ　２の出力レベル反転に同期
して条件信号ＲＭＯＶは時刻ｔ９においてもハイレベル
にアサートされる。

−力受信用同期化回路２２のサンプリング手段３６側に
おいては、上記振り分け信号ＲＸＣｂのハイレベルへの
変化に同期して、そのときの入力データＲＸＤに含まれ
るデータＤ１を初段フリップフロップ３４がラッチし、
次いで時刻ｔＩｌにおける動作クロックφ□のハイレベ
ルへの変化に同期して最終段フリップフロップ３５がデ
ータＤｉをラッチする。フリップフロップ３５にラッチ
されたデータＤｉは、」−記条件信号ＲＭＯＶがハイレ
ベルにアサートされる時刻ｔ、に同期してデータＲＸＤ
ＮＲＺとして出力される。このとき受信用並列同期化回
路１３から出力される条件信号ＲＭＯＶを受ける受信シ
フトコントローラ１９は。

条件信号ＲＭ○■のハイレベルを条件に、動作クロック
φ２のハイレベルへの変化に同期する時刻ｔ□□にその
データＤｉを受信シフトレジスタ１８にシフト入力制御
する。

このデータＤｉに対する同期化動作の開始時刻ｔ、は動
作クロックφ２がハイレベルに反転される時刻ｔ７に対
してセットアツプタイムＴｓｕよりも前の時刻とされる
から、データＤｉに対する同期化動作時間５ＹＮＣｉは
上記データＤｈに対する同期化動作時間５ＹＮＣｈより
も短くなっている。

以下同様に、転送クロックＲＸＣが次にハイレベルに変
化されると、そのタイミングに同期する時刻ｔ１２から
受信用同期化回路２１によるデータＤｊの同期化動作が
開始され、その次に転送クロックＲＸＣがハイレベルに
変化されるとそのタイミングに同期する時刻ｔ１３から
他方の受信用同期化回路２２によるデータＤｋの同期化
動作が開始される。

ここで一方の受信用同期化回路２１によるデータＤｈの
同期化動作に着目すると、斯る同期化動作は当該受信用
同期化回路２１が次の次のデータＤｊに対する同期化動
作を開始するまでに終了されればよく、概ね転送クロッ
クＲＸＣの２サイクル分の時間的余裕がある。これは双
方の受信用同期化回路２１．２２に対し転送クロックＲ
ＸＣの１サイクル間隔で交互にその同期化動作が指示さ
れるからである。これにより、一方の受信用同期化回路
２］によるデータの同期化動作と他方の受信用同期化回
路２２による次のデータの同期化動作とは最大限概ね転
送クロックＲＸＣの１サイクル分並列動作可能になる。

この結果、受信データの復元性という観点から１ビット
のデータに対する同期化動作に対して動作クロックの２
サイクルにセットアツプタイムを付加した時間を必要と
しても、データの転送レートを動作クロック周波数に近
づけることが可能になる。

したがって、第２図に一例が示されるように動作クロッ
クφ１．φ２の周波数を転送クロックＲＸＣ周波数の２
倍より低くしても、完全な復元性をもって受信データＲ
ＸＤを同期化して取り込みすることができる。第２図に
示される例では受信データＲＸＣの転送レートは動作ク
ロックφ１．φ２の周波数にさほど近づけられてはいな
いが、原理的には両者をさらに近づけることができるよ
うになる。

第３図には上記送信用並列同期化回路１２の一例が示さ
れる。

この送信用並列同期化回路１２は、特に制限されないが
、動作クロックφ１に同期する条件信号を転送クロック
ＴＸＣに基づいて生成し、生成された条件信号に同期し
て１ビットづつ変化されるデータＴＸＤＮＲＺをその転
送クロックＴＸＣに同期出力するための２個の送信用同
期化回路５１゜５２を含む。

一方の送信用同期化回路５１は、直列３段のエツジトリ
ガ型フリップフロップ５３，５４．５５より成る条件信
号生成手段５６と、エッジトリガ型入力フリップフロッ
プ５７、及びエツジトリガ型出カフリップフロップ５８
を主体とし、また、他方の送信用同期化回路５２は、直
列３段のエツジ１〜リガ型フリツプフロツプ６０，６１
．６２より成る条件信号生成手段６３と、エッジトリガ
型入力フリップフロップ６４、及び上記送信用同期化回
路５１と共通利用される上記出力フリップフロップ５８
を主体として成る。

夫々の条件信号生成手段５６．６３の初段フリップフロ
ップ５３．６０のデータ入力端子りは電源端子Ｖｄｄに
結合され常時論理「１」のハイレベル信号が供給されて
いる。条件信号生成手段５６．６３の第２段目フリップ
フロップ５４．６１は動作クロックφ２のハイレベルへ
の変化に同期して初段フリップフロップ５３．６０の出
力信号をラッチし、条件信号生成手段５６．６３の最終
段フリップフロップ５５．６２は動作クロックφ□のハ
イレベルへの変化に同期して第２段目フリップフロップ
５４．６１の出力信号をラッチする。

尚１条件信号生成手段５６．６３における初段フリップ
フロップ５３．６０のリセット動作は最終段フリップフ
ロップ５５．６２の出力と動作クロックφ、を２人力と
するナントゲート６７．６８のローレベル出力によって
行われる 上記入力フリップフロップ５７．６４のデータ入力端子
りには上記送信シフトレジスタ１６からビットシリアル
に出力されるデータＴＸＤＮＲＺが供給される。上記入
力フリップフロップ５７゜６４の出力端子Ｑｅ３．　Ｑ
、ｆ３はその詳細を後述する複合ゲート８０の入力端子
に結合され、この複合ゲート８０によって選択された一
方の入力データが上記出力フリップフロップ５８のデー
タ入力端子りに供給される。この出力フリップフロップ
５８にはそのクロック入力端子ＣＫに転送クロックＴＸ
Ｃの反転レベル信号が供給され、この出力ブリツブフロ
ップ５８は転送クロックＴＸＣのローレベルへの変化に
同期して入力データをラッチする。出力フリップフロッ
プ５８の出力データは送信データＴＸＤとして外部に送
り出される。この送信データＴＸＤは転送クロックＴＸ
Ｃの立ち下がりから１サイクル分を１ビットとするビッ
トシリアルなデータとされる。

第１図において７０は、上記転送クロックＴＸＣの有効
なエツジ変化即ち送信同期化回路にあっては転送クロッ
クＴＸＣの立ち下がり変化に同期してハイレベルが重な
ることのない振り分け信号ＴＸＣｅ、ＴＸＣｆをその転
送クロックＴＸＣのサイクル毎に変化させて生成する振
り分け回路である。この振り分け回路７０で生成される
上記−方の振り分け信号ＴＸＣｅはフリップフロップ５
３のクロック入力端子ＣＫに供給され、他方の振り分け
信号ＴＸＣｆはフリップフロップ６０のクロック入力端
子ＣＫに供給される。上記振り分け信号ＴＸＣｅが供給
される条件信号生成手段５６は振り分け信号ＴＸＣｅの
ハイレベルへの変化に同期して同期化動作を開始し、ま
た、振り分け信号ＴＸＣｆが供給される条件信号生成手
段６３は振り分け信号ＴＸＣｆのハイレベルへの変化に
同期して同期化動作を開始する。上記振り分け信号ＴＸ
Ｃｅ、ＴＸＣｆは転送クロックＴＸＣのサイクルに同期
して交互にハイレベルに制御される。

したがって、送信用同期化回路５１．５２に対する動作
の指示は転送クロックＴＸＣの１サイクル毎に交互に与
えられ、これにより、夫々の送信用同期化回路５１．５
２は転送クロックＴＸＣの２サイクルを最大の同期化動
作期間とすることができる。

」二記振り分け回路７０は、特に制限されないが、立ち
下がりエツジに同期して入力データをラッチするエツジ
トリガ型フリップフロップ４１を含む。

このフリップフロップ７１のクロック入力端子ＣＫには
転送クロックＴＸＣの正転信号が供給され、当該フリッ
プフロップ７〕−の正転出力端子Ｑｇは、転送クロック
Ｔ　Ｘ、　Ｃの正転信号を一方の入力端子に受ける２人
力型ノアゲート７２の他方の入力端子に結合され、フリ
ップフロップ７１の反転出力端子Ｑｇは、転送クロック
ＴＸＣの正転信号を一方の入力端子に受ける２人力型ノ
アゲート７３の他方の入力端子に結合される。そして−
上記フリップフロップ７１のデータ入力端子りには上記
反転出力端子Ｑｇが帰還接続される。上記フリップフロ
ップ７１の出力端子Ｑｇ、Ｑｇは転送クロックＴＸＣの
ハイレベルへの変化に同期して相互にレベル反転され、
これにより、ノアゲート７２，７３から出力される振り
分け信号ＴＸＣｅ、ＴＸＣｆは、転送クロックＴＸＣの
ローレベル期間に呼応する期間づつ交互にハイレベルに
される。

上記振り分け回路７０により同期化動作が順番に指示さ
れる個々の同期化回路５１．．５２からはデータＴＸＤ
ＮＲＺの出力を指示するための条件信号が出力される。

夫々の送信用同期化回路５１゜５２から出力される条件
信号はオアゲート８１を通って条件信号ＴＭＯＶとして
上記送信シフ１〜コントローラ１７に供給される。送信
シフトコントローラ１７は、条件信号ＴＭ○■がハイレ
ベルにされていることを条件として、動作クロックφ２
のハイレベルへの変化に同期して送信シフトレジスタ１
６に１ビットのデータＴＸＤＮＲＺを出力させる。この
データＴＸＤＮＲＺを受ける一方の入力フリップフロッ
プ５７のデータラッチタイミングは、フリップフロップ
５５の出力と動作クロックφ、とを２人力とするアンド
ゲート７５のハイレベル出力によって与えられ、また、
データＴＸＤＮＲＺを受ける他方の入力フリップフロッ
プ６４のデータラッチタイミングは、フリップフロップ
６２の出力と動作クロックφ□とを２人力とするアンド
ゲート７６のハイレベル出力によって与えられる。

上記複合グー１−８０は、振り分け回路７０によりその
動作が順番に指示される送信用同期化回路５１．５２に
含まれる入力フリップフロップ５７゜６４の出力を、そ
の振り分け回路７０による同期化動作の指示に同期して
出力フリップフロップ５８に選択的に与えるための選択
手段の一例とされる。

上記複合ゲート８０は、特に制限されないが、入力フリ
ップフロップ５７の出力端子Ｑｅ、とフリップフロップ
７１の正転出力端子Ｑｇとに結合された２人力型アンド
ゲート７７、入カフリップフロ ０ツブ６４の出力端子Ｑｆ３とフリップフロップ７１の
反転出力端子Ｑｇとに結合された２人力型アントゲー１
〜７８、及び夫々のアンドゲート７７゜７８の出力を２
人力としてその出力端子が出力フリップフロップ５８の
データ入力端子りに結合されたオアグー１〜７９によっ
て構成される。この複合ゲート８０は、フリップフロッ
プ７１の正転出力端子Ｑｇがハイレベルにされていると
き、入力フリップフロップ５７の出力を出力フリップフ
ロップ５８に与える状態を選択し、また、フリップフロ
ップ７１の反転出力端子Ｑｇがハイレベルにされている
ときには入力フリップフロップ６４の出力を出力フリッ
プフロップ５８に与える状態を選択する。

次に送信用並列同期化回路１２の動作の一例を第４図に
基づいて説明する。

ここで先ず、データのシリアル転送レート即ち転送クロ
ックＴＸＣの周波数ｆ１とノンオーバラップ２相の動作
クロックφ１．φ２の周波数ｆ２との間には、受信用並
列同期化回路１３と同様に、１＜（ｆ１／ｆ２）（２の
関係があるものとする。また、送信データＴＸＤは転送
クロックＴＸＣのサイクル単位で１ビットを構成し、各
ビットデータは当該転送クロックＴＸＣの立ち下がり変
化に同期して変化される。

転送クロックＴＸＣがハイレベルからローレベルに変化
される時刻ｔｌ＋において、フリップフロップ７１の正
転出力端子Ｑｇがローレベルであって反転出力端子Ｑｇ
がハイレベルにされている結果、その時刻ｔ。における
転送クロックＴＸＣのレベル反転に同期して一方の振り
分け信号ＴＸＣｆがハイレベルのようなイネーブルレベ
ルに変化され、これによって一方の送信用同期化回路５
２の同期化動作の開始が指示される。

これにより、送信用同期化回路５２の条件信号生成手段
６３側においては、振り分け信号ＴＸＣｆのハイレベル
への変化に同期してフリップフロップ６０の出力端子Ｑ
ｆｏがハイレベルに反転され、次いで時刻ｔ１における
動作クロックφ２のハイレベルへの変化に同期して次段
フリップフロップ６１がハイレベルの信号をラッチして
その出力端子Ｑｆ１をハイレベルに反転し、そして時刻
ｔ３における動作クロックφ１のハイレベルへの変化に
同期して最終段フリップフロップ６２がハイレベルの信
号をラッチしてその出力端子Ｑ　ｆ　２をハイレベルに
反転する。この出力端子Ｑｆ２の出力レベル反転に同期
して条件信号ＲＭＯＶが時刻ｔ、にハイレベルにアサー
トされる。

送信用並列同期化回路１２から出力される条件信号ＴＭ
○■は送信シフトコントローラ１７に供給される。この
送信シフトコントローラ１７は、条件信号ＴＭＯＶのハ
イレベルを条件に時刻ｔ６における動作クロックφ２の
ハイレベルへの変化に同期して送信シフ１〜レジスタ１
６からデータＴＸＤＮＲＺを１ビット出力させる。この
ときのデータＴＸＤＮＲＺはデータＤｘとして図示され
ている。本実施例の並列同期化回路１２における同期化
動作は、転送クロックＴＸＣがローレベルに変化してか
ら有効なデータＴＸＤＮＲＺが入力されることにより完
了され、例えばデータＤｘを得るまでの同期化動作時間
は５ＹＮＣｘとして第４図に示される。斯る同期化動作
によって得られるデータＤｘは、時刻ｔ７における動作
クロックφ１のハイレベルへの変化に同期して入力フリ
ップフロップ６４にラッチされる。そしてこのラッチデ
ータは時刻ｔ工。における転送クロックＴＸＣのローレ
ベルへの変化に同期して出力フリップフロップ５８にラ
ッチされ、送信データＴＸＤとして外部に出力される。

なお１時刻ｔ。に同期してハイレベルにアサートされた
振り分け信号ＴＸＣｆは転送クロックＴＸＣがハイレベ
ルに変化される時刻ｔ２に同期してローレベルにネゲー
トされている。

転送クロックＴＸＣが次にハイレベルからローレベルに
変化される時刻１ｓにおいては、フリップフロップ７１
の正転出力端子Ｑｇがハイレベルであって反転出力端子
Ｑｇがローレベルにされている結果、その時刻ｔ、にお
ける転送クロックＴＸＣのレベル反転に同期して今度は
他方の振り分け信号Ｔ　Ｘ　Ｃｅがハイレベルのような
イネーブルレベルに変化され、これによって他方の送信
用同期化回路５１に同期化動作の開始が指示される。

これにより、送信用同期化回路５１の条件信号生成手段
５６側においては、振り分け信号ＴＸＣｅのハイレベル
への変化に同期してフリップフロップ５３の出力端子Ｑ
　ｅ　ｎがハイレベルに反転され、次いで時刻ｔ９にお
ける動作クロックφ２のハイレベルへの変化に同期して
次段フリップフロップ５４がハイレベルの信号をラッチ
してその出力端子Ｑｅ１をハイレベルに反転し、そして
時刻ｔ１１における動作クロックφ１のハイレベルへの
変化に同期して最終段フリップフロップ５２がハイレベ
ルの信号をラッチしてその出力端子Ｑｅ２をハイレベル
に反転する。この出力端子Ｑｅ２の出力レベル反転に同
期して条件信号ＲＭＯＶが時刻ｔ１□にハイレベルにア
サートされる。

このようにして時刻ｔ１□にアサートされた条件信号’
Ｉ”　Ｍ　ＯＶが送信シフ１−コントローラ１７に供給
されると、当該送信シフトコントローラ１７は、条件信
号ＴＭＯＶのハイレベルを条件に時刻ｔ１３における動
作クロックφ２のハイレベルへの変化に同期して送信シ
フトレジスタ１６からデータＴＸＤＮＲＺを１ビット出
力させる。このときのデータＴＸＤＮＲＺはデータＤｙ
として図示されている。これによりデータＤｙを得るた
めに時刻ｔ５から開始された同期化動作が完了され、斯
る同期化動作時間は５ＹＮＣｙとして第４図に示される
。斯る同期化動作によって得られるデータＤｙは、時刻
ｔｘ４における動作クロックφ□のハイレベルへの変化
に同期して入力フリップフロップ５７にラッチされる。

そしてこのラッチデータは時刻ｔｌｓにおける転送クロ
ックＴＸＣのローレベルへの変化に同期して出力フリッ
プフロップ５８にラッチされ、送信データＴＸＤとして
外部に出力される。

尚、第４図に示される動作クロックφ１．φ２と転送ク
ロックＴＸＣとの位相関係においては、上記データＤｙ
に対する同期化動作時間５ＹＮＣｙが最大となるような
一例とされ、時刻ｔ、から時刻ｔＧまでの時間はセット
アツプタイムＴｓｕとされる。

以下同様に、転送クロックＴＸＣが時刻ｔｘｏにローレ
ベルに変化されるときには、送信用同期化回路５２によ
るデータＤｚ取得のための同期化動作が開始され、その
次に転送クロックＴＸＣが時刻ｔｔｓにローレベルに変
化されると送信用同期化回路５１による同期化動作が開
始され、このようにして出力同期化回路５２と送信用同
期化回路５１とは交互に同期化動作を行う。

ここで一方の送信用同期化回路５２によるデータＤｘ取
得のための同期化動作に着目すると、斯る同期化動作は
当該送信用同期化回路５２が次の次のデータＤｚに対す
る同期化動作を開始するまでに終了されればよく、転送
クロックＴＸＣの概ね２サイクル分の時間的余裕がある
。これは双方の送信用同期化回路５２．５１に対して転
送クロックＴＸＣの１サイクル間隔で交互にその同期化
動作が振り分け回路７ｏによって指示されるからである
。これにより、一方の送信用同期化回路５２によるデー
タの同期化動作と他方の送信用同期化回路５１による次
のデータの同期化とは最大限概ね転送クロックＴＸＣの
１サイクル分並列動作可能になる。この結果、送信デー
タの復元性という観点から１ビットのデータＴＸＤＮＲ
Ｚを入力するための同期化動作に対して動作クロックの
２サイクルにセットアツプタイムを付加した時間を必要
とする制約があっても、データの転送レートを動作クロ
ック周波数に近づけることが可能になる。

したがって、第４図に一例が示されるように動作クロッ
クφ１．φ２の周波数が転送クロックＴＸＣ周波数の２
倍より低くても、送信データＴ　Ｘ、　Ｄに対して完全
な復元性をもって転送クロックＴＸＣに同期出力させる
ことができる。第４図に示される例では送信データＴＸ
Ｄの転送レートは動作クロックφ□、φ２の周波数にさ
ほど近づけられてはいないが、原理的には両者をさらに
近づけることができる。

上記実施例によれば以下の作用効果を得ることができる
。

（１）受信用並列同期化回路１３に含まれる振り分け回
路４０は、転送クロックＲＸＣの有効な変化に同期して
２個の受信用同期化回路２１．２２の動作をその転送ク
ロックＲＸＣのサイクル毎に順番に指示することにより
、−の受信用同期化回路が同期化は動作を行っていると
き、これに並行して他の受信用同期化回路は次の同期化
動作を開始することができるようになる。このとき、２
個の受信用同期化回路２１．２２は転送クロックＲＸＣ
の１サイクル毎に交互にその同期化動作が指示されるこ
とにより、夫々の受信用同期化回路２１．２２における
ビット毎の同期化動作可能時間は、転送クロックの概ね
２サイクル分とされ、これによって、転送クロックＲＸ
Ｃを動作クロック周波数に近づけることが可能になる。

（２）送信用並列同期化回路１２に含まれる振り分け回
路７０は、転送クロックＴＸＣの有効な変化に同期して
２個の送信用同期化回路５１．５２の動作をその転送ク
ロックＴＸＣのサイクル毎に順番に指示することにより
、−の送信用同期化回路が同期化動作を行っているとき
、これに並行して他の送信用同期化回路は次の同期化動
作を開始することができるようになる。このとき、２個
の送信用同期化回路５１．５２は転送クロックＴＸＣの
１サイクル毎に交互にその同期化動作が指示されること
により、夫々の送信用同期化回路５１゜５２におけるビ
ット毎の同期化動作可能時間は転送クロックＴＸＣの概
ね２サイクル分とされるから、転送クロックＴＸＣを動
作クロック周波数に近づけることが可能になる。

（３）動作クロックφ１．φ２の周波数を転送クロック
周波数の概ね２．５倍以上にするという従来の制約を受
けず且つ転送データに対する復元性を確保して、データ
転送レー１〜を動作クロック周波数に近づけることがで
きるから、転送制御装置１０は、転送レートの高いデー
タを特徴とする請に対し、動作クロックφ１．φ２の周
波数を上げることなく個々の受信用同期化回路や送信用
同期化回路の並列段数によって容易に対処することがで
きる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲において種々
変更することができる。

上記実施例では受信用同期化回路を２個並列に設けて受
信用並列同期化回路を構成したが、受信用同期化回路を
３個以上並列に設けてもよく、この点に関しては送信用
並列同期化回路についても同様である。例えば同期化回
路をｎ個並列に設けた場合、個々の同期化回路は転送ク
ロックのｎサイクルに１度その動作が順番に指示される
ことにより、１つの同期化回路による同期化動作時間は
転送クロックサイクルのｎ倍とされる。したがって、こ
の場合には動作クロック周波数の概ねｎ倍近い周波数の
転送レートでやりとりされるデータに対しても復元性を
もって同期化することができるようになる。

また、受信用同期化回路や送信用同期化回路の具体的構
成、さらには振り分け回路の具体的回路構成は」１記実
施例に限定されず適宜変更すること＝４７ ができる。

また、受信用の並列同期化回路に供給される転送クロッ
クはビットシリアルにやりとりされるデータに含まれる
スタートビットの検出に基づいて生成されるクロックで
もよい。また、送信用の並列同期化回路に供給される転
送クロックは通信制御装置内部で発振形成されるクロッ
クであってもよい。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるシングルチップマイ
クロコンピュータに内蔵される通信制御装置に適用した
場合について説明したが、本発明はそれに限定されるも
のではなく、通信制御用ＬＳＩや通信制御用のボードな
どにも広く適用することができる。本発明は、少なくと
も、やりとりされるデータをビット単位で認識させる条
件のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、転送クロックに同期して入力されるデータか
ら各ビットデータを動作クロックに同期させて取り出す
ための受信用同期化回路を複数個設け、夫々の受信用同
期化回路の同期化動作を転送クロックサイクルの有効な
変化に同期させて順番に指示するようにしてデータ受信
のための並列同期化回路を構成する。また、動作クロッ
クに同期する条件信号を転送クロックに基づいて生成し
、生成された条件信号に同期して単位ビットづつ変化さ
れる入力データを転送クロックに同期出力させる送信用
同期化回路を複数個設け、夫々の送信用同期化回路の同
期化動作を転送クロックの有効な変化に同期させて順番
に指示するようにデータ送信のための並列同期化回路を
構成する。したがって、転送クロックに同期して順番に
同期化動作が指示される複数の同期化回路（受信用同期
化回路、送信用同期化回路）は部分的に並列動作が可能
になり、個々の同期化回路による同期化動作可能時間は
その同期化回路の並設段数に呼応する転送クロックサイ
クル数とされるから、動作クロックの周波数を転送クロ
ック周波数の概ね２．５倍以上にするという従来の制約
を受けずに且つ完全な復元性を確保して転送データを同
期化することができるという効果がある。

そして、転送レートの高いデータを特徴とする請に対し
、動作クロック周波数を上げることなく個々の受信用同
期化回路や送信用同期化回路の並列段数によって容易に
対処することができるという効果がある。

【図面の簡単な説明】

第１図は受信用並列同期化回路の一実施例を示す回路図
、 第２図は第１図に示される受信用並列同期化回路による
同期化動作の一例を示すタイミングチャート、 第３図は送信用並列同期化回路の一実施例を示す回路図
。 第４図は第３図に示される送信用並列同期化回路による
同期化動作の一例を示すタイミングチャート、 第５図は受信用並列同期化回路及び送信用並列同期化回
路を含む通信制御装置の一例を示すブロック図、 第６図は従来の受信用同期化回路の一例を示す回路図、 第７図は第６図に示される受信用同期化回路による同期
化動作の一例を示すタイミングチャート、第８図は第６
図に示される受信用同期化回路による同期化動作の他の
例を示すタイミングチャートである。 １０・・・通信制御装置、１２・送信用並列同期化回路
、１３・・受信用並列同期化回路、１６　・送信シフト
レジスタ、１７・・送信シフトコントローラ、１８・・
受信シフｌ−レジスタ、１９・受信シフ１〜コントロー
ラ、φ４．φ２・・・動作クロック、ＴＸＤ・・送信デ
ータ、ＴＸＣ・・転送クロック、ＴＸＤＮＲ２・・デー
タ、ＴＭＯＶ・・条件信号、ＲＸＤ・・・受信データ、
ＲＸＣ・・・転送クロック、ＲＸＤＮＲＺ　・データ、
ＲＭＯＶ　・条件信号、２１．２２・・・受信用同期化
回路、２６．２９・・・条件信号生成手段、３３．３６
・・・サンプリング手段、４ｏ・・振り分け回路、ＲＸ
Ｃａ　、　ＲＸＣｂ−振り分け信号、４５・・・選択回
路、５１．５２・・・送信用同期化回路、５６・・・条
件信号生成手段、５７・・・入力フリップフロップ、５
８・・・出力フリップフロップ、６３・・・条件信号生
成手段、６４・・・入力フリップフロップ、７０・・・
振り分け回路、ＴＸＣｅ、ＴＸＣｆ・・・振り分け信号
、８０・・・複合ゲート。 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、転送クロックに同期して入力されるデータから各ビ
   ットデータを動作クロックに同期させて取り出すための
   複数個の受信用同期化回路と、夫々の受信用同期化回路
   の同期化動作を順番に指示するための振り分け信号を転
   送クロックの有効な変化に同期して形成する振り分け手
   段と、この振り分け手段によりその動作が順番に指示さ
   れる受信用同期化回路から取り出すべきビットデータの
   有効性を指示するためにその受信用同期化回路から出力
   される条件信号に基づいて複数個の受信用同期化回路か
   ら取り出すべき出力データを選択する選択手段とを備え
   た並列同期化回路。 ２、上記受信用同期化回路を２個含み、個々の受信用同
   期化回路は、直列３段のエッジトリガ型フリップフロッ
   プより成る条件信号生成手段と、直列２段のエッジトリ
   ガ型フリップフロップより成るサンプリング手段とを含
   み、上記振り分け手段は転送クロックの有効なエッジ変
   化に同期する振り分け信号をその転送クロックのサイク
   ル毎に上記条件信号生成手段及びサンプリング手段の初
   段フリップフロップのラッチ制御端子に振り分け、各条
   件信号生成手段及びサンプリング手段の初段フリップフ
   ロップは、振り分けられた振り分け信号に同期して入力
   信号をラッチし、上記条件信号生成手段の第２段目フリ
   ップフロップは第１動作クロックに同期して初段フリッ
   プフロップの出力信号をラッチし、上記条件信号生成手
   段及びサンプリング手段の最終段フリップフロップは第
   １動作クロックとは重なりのない第２動作クロックに同
   期して第２段目フリップフロップの出力信号をラッチす
   るようにされて成る請求項１記載の並列同期化回路。 ３、動作クロックに同期する条件信号を転送クロックに
   基づいて生成し、生成された条件信号に同期して単位ビ
   ットづつ変化される入力データを転送クロックに同期し
   て出力させる複数個の送信用同期化回路と、夫々の送信
   用同期化回路の同期化動作を順番に指示するための振り
   分け信号を転送クロックの有効な変化に同期して形成す
   る振り分け手段と、この振り分け手段によりその動作が
   順番に指示される送信用同期化回路の動作に基づいて出
   力すべきビットデータを順番に選択する選択手段とを備
   えた並列同期化回路。 ４、上記送信用同期化回路を２個含み、個々の送信用同
   期化回路は、上記振り分け手段から振り分けられる振り
   分け信号をラッチ制御端子に受ける初段のエッジトリガ
   型フリップフロップと、第１動作クロックに同期して初
   段フリップフロップの出力信号をラッチする第２段目エ
   ッジトリガ型フリップフロップと、第１動作クロックと
   は重なりのない第２動作クロックに同期して第２段目フ
   リップフロップの出力信号をラッチする第３段目エッジ
   トリガ型フリップフロップと、第３段目フリップフロッ
   プから出力される条件信号に同期して１ビットづつ変化
   される入力データを第２動作クロックに同期してラッチ
   するエッジトリガ型入力フリップフロップと、この入力
   フリップフロップのラッチデータを転送クロックの有効
   なエッジ変化に同期してラッチする出力フリップフロッ
   プとを含み、上記選択手段は１対の入力フリップフロッ
   プと双方の送信用同期化回路に共用される出力フリップ
   フロップとの間に設けられて成る請求項３記載の並列同
   期化回路。