JPH0255993B2 - - Google Patents
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- JPH0255993B2 JPH0255993B2 JP56174111A JP17411181A JPH0255993B2 JP H0255993 B2 JPH0255993 B2 JP H0255993B2 JP 56174111 A JP56174111 A JP 56174111A JP 17411181 A JP17411181 A JP 17411181A JP H0255993 B2 JPH0255993 B2 JP H0255993B2
- Authority
- JP
- Japan
- Prior art keywords
- gate
- line
- pulse power
- pulse
- power supply
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- Expired - Lifetime
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- 238000000034 method Methods 0.000 claims description 6
- 238000009825 accumulation Methods 0.000 description 18
- 238000003384 imaging method Methods 0.000 description 8
- 206010047571 Visual impairment Diseases 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
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- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
この発明は撮像デバイスやデイスプレイデバイ
スのインターレース回路とその駆動方法に関す
る。
スのインターレース回路とその駆動方法に関す
る。
第１図は、従来のMOS型撮像デバイスの平面
模式図である。半導体基板の受光側の主面にPn
接合型のフオトダイオード１が多数二次元的に配
列形成されている。フオトダイオード１の列の一
方側に近接して垂直信号線２が設けられている。
フオトダイオード１と垂直信号線２との間には走
査線選択ゲート３が設けられており、この走査線
選択ゲート３の制御電極は各水平行に対応した走
査線選択線４にそれぞれ接続されている。走査線
選択線４はインターレース回路５の各水平行に対
応した出力にそれぞれ接続されている。インター
レース回路５の入力と垂直シフトレジスタ６の出
力とは各水平行に対応して接続されている。垂直
信号線２の一方の端部に水平ゲート７の一方端が
それぞれ接続されている。水平ゲート７の他方端
は水平信号線８に共通接続されている。水平信号
線８は負荷抵抗９を介して直流電源１０に接続さ
れている。水平信号線８と負荷抵抗９の接続点に
信号出力端子１１が設けられている。水平ゲート
７の制御電極は水平シフトレジスタ１２の出力に
順次接続されている。
模式図である。半導体基板の受光側の主面にPn
接合型のフオトダイオード１が多数二次元的に配
列形成されている。フオトダイオード１の列の一
方側に近接して垂直信号線２が設けられている。
フオトダイオード１と垂直信号線２との間には走
査線選択ゲート３が設けられており、この走査線
選択ゲート３の制御電極は各水平行に対応した走
査線選択線４にそれぞれ接続されている。走査線
選択線４はインターレース回路５の各水平行に対
応した出力にそれぞれ接続されている。インター
レース回路５の入力と垂直シフトレジスタ６の出
力とは各水平行に対応して接続されている。垂直
信号線２の一方の端部に水平ゲート７の一方端が
それぞれ接続されている。水平ゲート７の他方端
は水平信号線８に共通接続されている。水平信号
線８は負荷抵抗９を介して直流電源１０に接続さ
れている。水平信号線８と負荷抵抗９の接続点に
信号出力端子１１が設けられている。水平ゲート
７の制御電極は水平シフトレジスタ１２の出力に
順次接続されている。
この撮像デバイスは以下のような撮像動作を行
う。信号電荷蓄積時に、入射光に反応してフオト
ダイオード１に信号電荷が蓄積される。水平帰線
期間毎に順次走査線を選択するオンパルスが垂直
シフトレジスタ６よりインターレース回路５を介
して走査線選択線４に印加される。
う。信号電荷蓄積時に、入射光に反応してフオト
ダイオード１に信号電荷が蓄積される。水平帰線
期間毎に順次走査線を選択するオンパルスが垂直
シフトレジスタ６よりインターレース回路５を介
して走査線選択線４に印加される。
オンパルスが印加された走査線選択線４に接続
された走査線選択ゲート３はオン状態になり、信
号電荷はそれぞれフオトダイオード１より垂直信
号線２へ移される。走査線選択ゲート３がオフ状
態になると、信号電荷の次の蓄積が始まる。水平
有効期間において、水平シフトレジスタ１２は順
次オンパルスを水平ゲート７に供給し、順次水平
ゲート７をオン状態にする。この時垂直信号線２
上の信号電荷は水平ゲート７、水平信号線８、負
荷抵抗９を通つて直流電源１０へ達する。信号電
荷が負荷抵抗９を流れるときに発生する電圧を信
号出力端子１１よりビデオ出力として取り出す。
された走査線選択ゲート３はオン状態になり、信
号電荷はそれぞれフオトダイオード１より垂直信
号線２へ移される。走査線選択ゲート３がオフ状
態になると、信号電荷の次の蓄積が始まる。水平
有効期間において、水平シフトレジスタ１２は順
次オンパルスを水平ゲート７に供給し、順次水平
ゲート７をオン状態にする。この時垂直信号線２
上の信号電荷は水平ゲート７、水平信号線８、負
荷抵抗９を通つて直流電源１０へ達する。信号電
荷が負荷抵抗９を流れるときに発生する電圧を信
号出力端子１１よりビデオ出力として取り出す。
標準的なビデオシステムでは、１フレームを２
フイールドで構成するインターレースが行なわれ
ている。これにはフイールド蓄積モードとフレー
ム蓄積モードとがある。走査線に順次１番、２番
……、ｎ番……と番号をつける。フイールド蓄積
モードでは、一方のフイールドの時に１番と２
番、３番と４番、……、（2n−１）番と2n番、…
…というように２本の走査線の信号電荷を合わせ
た読み出し、他方のフイールドの時に１番、２番
と３番、４番と５番、……、2n番と（2n＋１）
番、……という走査線の組み合わせで信号電荷を
読み出す。フレーム蓄積モードでは、一方のフイ
ールドの時に１番、３番、……、（2n−１）番、
……というように奇数番目の走査線の信号電荷を
読み出し、他方のフイールドの時に２番、４番、
……、2n番、……というように隅数番目の走査
線の信号電荷を読み出す。フイールド蓄積モード
はフレーム蓄積モードに比較して残像が少なく、
動きの速い被写体を撮像するのに有利である。フ
レーム蓄積モードでは走査線１本、１本を独立に
読み出すために垂直解像度が優れている。
フイールドで構成するインターレースが行なわれ
ている。これにはフイールド蓄積モードとフレー
ム蓄積モードとがある。走査線に順次１番、２番
……、ｎ番……と番号をつける。フイールド蓄積
モードでは、一方のフイールドの時に１番と２
番、３番と４番、……、（2n−１）番と2n番、…
…というように２本の走査線の信号電荷を合わせ
た読み出し、他方のフイールドの時に１番、２番
と３番、４番と５番、……、2n番と（2n＋１）
番、……という走査線の組み合わせで信号電荷を
読み出す。フレーム蓄積モードでは、一方のフイ
ールドの時に１番、３番、……、（2n−１）番、
……というように奇数番目の走査線の信号電荷を
読み出し、他方のフイールドの時に２番、４番、
……、2n番、……というように隅数番目の走査
線の信号電荷を読み出す。フイールド蓄積モード
はフレーム蓄積モードに比較して残像が少なく、
動きの速い被写体を撮像するのに有利である。フ
レーム蓄積モードでは走査線１本、１本を独立に
読み出すために垂直解像度が優れている。
しかしながら、従来用いられてきたインターレ
ース回路では、フイールド蓄積モードとフレーム
蓄積モードを簡単に切り替えることができないと
いう欠点があつた。
ース回路では、フイールド蓄積モードとフレーム
蓄積モードを簡単に切り替えることができないと
いう欠点があつた。
この発明の目的は上記のような欠点を除去し
て、フイールド蓄積モードとフレーム蓄積モード
とを簡単に切り替えることができるインターレー
ス回路とその駆動方法を提供することにある。
て、フイールド蓄積モードとフレーム蓄積モード
とを簡単に切り替えることができるインターレー
ス回路とその駆動方法を提供することにある。
この発明によれば垂直シフトレジスタの各出力
端に、一方端が第１パルス電源線に接続された第
１ゲートの制御電極と、一方端が第２パルス電源
線に接続された第２ゲートの制御電極と、一方端
が第３パルス電源線に接続された第３ゲートの制
御電極とを接続し、各第１ゲートの他方端と前記
垂直シフトレジスタの１ビツト前の出力端に接続
された前記第３ゲートの他方端とを接続したもの
と、第２ゲートの他方端とがこの順序が繰り返さ
れるように順次走査線選択線に接続されているこ
とを特徴とするインターレース回路が得られる。
さらにこの発明によれば、前記インターレース回
路において、一方のフイールドの時に、第１パル
ス電源線と第２パルス電源線とにオンパルスを、
第３パルス電源線をオフパルスを印加し、他方の
フイールドの時に、第２パルス電源線と第３パル
ス電源線とにオンパルスを、第１パルス電源線に
オフパルスを印加することを特徴とするインター
レース回路の駆動方法が得られる。さらにこの発
明によれば、前記インターレース回路において、
一方のフイールドの時に、第１パルス電源線にオ
ンパルスを、第２パルス電源線と第３パルス電源
線とにオフパルスを印加し、他方のフイールドの
時に、第２パルス電源線にオンパルスを、第１パ
ルス電源線と第３パルス電源線とにオフパルスを
印加することを特徴とするインターレース回路の
駆動方法が得られる。
端に、一方端が第１パルス電源線に接続された第
１ゲートの制御電極と、一方端が第２パルス電源
線に接続された第２ゲートの制御電極と、一方端
が第３パルス電源線に接続された第３ゲートの制
御電極とを接続し、各第１ゲートの他方端と前記
垂直シフトレジスタの１ビツト前の出力端に接続
された前記第３ゲートの他方端とを接続したもの
と、第２ゲートの他方端とがこの順序が繰り返さ
れるように順次走査線選択線に接続されているこ
とを特徴とするインターレース回路が得られる。
さらにこの発明によれば、前記インターレース回
路において、一方のフイールドの時に、第１パル
ス電源線と第２パルス電源線とにオンパルスを、
第３パルス電源線をオフパルスを印加し、他方の
フイールドの時に、第２パルス電源線と第３パル
ス電源線とにオンパルスを、第１パルス電源線に
オフパルスを印加することを特徴とするインター
レース回路の駆動方法が得られる。さらにこの発
明によれば、前記インターレース回路において、
一方のフイールドの時に、第１パルス電源線にオ
ンパルスを、第２パルス電源線と第３パルス電源
線とにオフパルスを印加し、他方のフイールドの
時に、第２パルス電源線にオンパルスを、第１パ
ルス電源線と第３パルス電源線とにオフパルスを
印加することを特徴とするインターレース回路の
駆動方法が得られる。
以下この発明の実施例にもとづいて説明する。
第２図はこの発明の一実施例のインターレース
回路の平面模式図である。
回路の平面模式図である。
図において第１図と同一記号は同一構成要素を
示す。垂直シフトレジスタ６のＮ個の出力端に順
次１番、２番、……、ｎ番、……Ｎ番と番号をつ
ける。2N個の走査線選択線４にも順次１番、２
番、……、ｎ番、……、2N番と番号をつける。
垂直シフトレジスタ６のｎ番目の出力端に、一方
端が第１パルス電源線１３に接続されたｎ番目の
第１ゲート１４の制御電極と、一方端が第２パル
ス電源線１５に接続されたｎ番目の第２ゲート１
６の制御電極と、一方端が第３パルス電源線１７
に接続されたｎ番目の第３ゲート１８の制御電極
とが接続されている。ｎ番目の第１ゲート１４の
他方端と（ｎ−１）番目の第３ゲート１８の他方
端とを接続したものと、（2n−１）番目の走査線
選択線４とが接続されている。ｎ番目の第２ゲー
ト１６の他方端と2n番目の走査線選択線４とが
接続されている。各走査線選択線４と接地線１９
との間にはリセツトゲート２０がそれぞれ設けら
れている。リセツトゲート２０は共通のリセツト
パルスによつて制御される。リセツトゲート２０
がオン状態になると、オン状態の走査線選択線４
もオフ状態の走査線選択線４もオフ状態にリセツ
トされる。垂直シフトレジスタ６からパルスが出
力してから一定時間後にリセツトゲート２０がオ
ン状態になり、走査線選択線４はリセツトされ
る。
示す。垂直シフトレジスタ６のＮ個の出力端に順
次１番、２番、……、ｎ番、……Ｎ番と番号をつ
ける。2N個の走査線選択線４にも順次１番、２
番、……、ｎ番、……、2N番と番号をつける。
垂直シフトレジスタ６のｎ番目の出力端に、一方
端が第１パルス電源線１３に接続されたｎ番目の
第１ゲート１４の制御電極と、一方端が第２パル
ス電源線１５に接続されたｎ番目の第２ゲート１
６の制御電極と、一方端が第３パルス電源線１７
に接続されたｎ番目の第３ゲート１８の制御電極
とが接続されている。ｎ番目の第１ゲート１４の
他方端と（ｎ−１）番目の第３ゲート１８の他方
端とを接続したものと、（2n−１）番目の走査線
選択線４とが接続されている。ｎ番目の第２ゲー
ト１６の他方端と2n番目の走査線選択線４とが
接続されている。各走査線選択線４と接地線１９
との間にはリセツトゲート２０がそれぞれ設けら
れている。リセツトゲート２０は共通のリセツト
パルスによつて制御される。リセツトゲート２０
がオン状態になると、オン状態の走査線選択線４
もオフ状態の走査線選択線４もオフ状態にリセツ
トされる。垂直シフトレジスタ６からパルスが出
力してから一定時間後にリセツトゲート２０がオ
ン状態になり、走査線選択線４はリセツトされ
る。
このインターレース回路において、フイールド
蓄積モードでは、一方のフイールドの時に、第１
パルス電源線１３と第２パルス電源線１５とにオ
ンパルスを、第３パルス電源線１７にオフパルス
を印加する。この時、垂直シフトレジスタ６のｎ
番目の出力パルスによつて、ｎ番目の第１ゲート
１４と第２ゲート１６と第３ゲート１８とがオン
状態になる。第１パルス電源１３と第２パルス電
源１５がオン状態なので、（2n−１）番目と2n番
目との走査線選択線４がオン状態になる。他方の
フイールドの時に、第２パルス電源線１５と第３
パルス電源線１７とにオンパルスを、第１パルス
電源線１３にオフパルスを印加する。垂直シフト
レジスタ６のｎ番目の出力端がオン状態になつた
とき、2n番目と（2n＋１）番目との走査線選択
線４がオン状態になる。
蓄積モードでは、一方のフイールドの時に、第１
パルス電源線１３と第２パルス電源線１５とにオ
ンパルスを、第３パルス電源線１７にオフパルス
を印加する。この時、垂直シフトレジスタ６のｎ
番目の出力パルスによつて、ｎ番目の第１ゲート
１４と第２ゲート１６と第３ゲート１８とがオン
状態になる。第１パルス電源１３と第２パルス電
源１５がオン状態なので、（2n−１）番目と2n番
目との走査線選択線４がオン状態になる。他方の
フイールドの時に、第２パルス電源線１５と第３
パルス電源線１７とにオンパルスを、第１パルス
電源線１３にオフパルスを印加する。垂直シフト
レジスタ６のｎ番目の出力端がオン状態になつた
とき、2n番目と（2n＋１）番目との走査線選択
線４がオン状態になる。
フレーム蓄積モードでは、一方のフイールドの
時に、第１パルス電源線１３にオンパルスを第２
パルス電源線１５と第３パルス電源線とにオフパ
ルスを印加する。垂直シフトレジスタ６のｎ番目
の出力端がオン状態になつたとき、（2n−１）番
目の走査線選択線４がオン状態になる。他方のフ
イールドの時に、第２パルス電源線１５にオンパ
ルスを、第１パルス電源線１３と第３パルス電源
線１７とにオフパルスを印加する。垂直シフトレ
ジスタ６のｎ番目の出力端がオン状態になつたと
き、2n番目の走査線選択線４はオン状態になる。
時に、第１パルス電源線１３にオンパルスを第２
パルス電源線１５と第３パルス電源線とにオフパ
ルスを印加する。垂直シフトレジスタ６のｎ番目
の出力端がオン状態になつたとき、（2n−１）番
目の走査線選択線４がオン状態になる。他方のフ
イールドの時に、第２パルス電源線１５にオンパ
ルスを、第１パルス電源線１３と第３パルス電源
線１７とにオフパルスを印加する。垂直シフトレ
ジスタ６のｎ番目の出力端がオン状態になつたと
き、2n番目の走査線選択線４はオン状態になる。
上記のように、このインターレース回路では、
第１パルス電源線１３と第２パルス電源線１５と
第３パルス電源線１７とに印加するパルスを変更
することによつて、容易にフイールド蓄積モード
とフレーム蓄積モードを切り替えることが可能で
ある。この結果、被写体や目的に適した蓄積モー
ドを簡単に選択できる撮像装置が実現される。
第１パルス電源線１３と第２パルス電源線１５と
第３パルス電源線１７とに印加するパルスを変更
することによつて、容易にフイールド蓄積モード
とフレーム蓄積モードを切り替えることが可能で
ある。この結果、被写体や目的に適した蓄積モー
ドを簡単に選択できる撮像装置が実現される。
この発明はMOS型撮像デバイスばかりではな
く、MOS＋CCD型撮像デバイスや固体デイスプ
レイデバイスにも応用できる。
く、MOS＋CCD型撮像デバイスや固体デイスプ
レイデバイスにも応用できる。
第１図はMOS型撮像デバイスの模式的平面図、
第２図はこの発明の一実施例によるインターレー
ス回路模式的平面図である。 ４……走査線選択線、５……インターレース回
路、６……垂直シフトレジスタ、１３……第１パ
ルス電源線、１４……第１ゲート、１５……第２
パルス電源線、１６……第２ゲート、１７……第
３パルス電源線、１８……第３ゲート。
第２図はこの発明の一実施例によるインターレー
ス回路模式的平面図である。 ４……走査線選択線、５……インターレース回
路、６……垂直シフトレジスタ、１３……第１パ
ルス電源線、１４……第１ゲート、１５……第２
パルス電源線、１６……第２ゲート、１７……第
３パルス電源線、１８……第３ゲート。
Claims (1)
- 【特許請求の範囲】 １ 垂直シフトレジスタの各出力端に、一方端が
第１パルス電源線に接続された第１ゲートの制御
電極と、一方端が第２パルス電源線に接続された
第２ゲートの制御電極と、一方端が第３パルス電
源線に接続された第３ゲートの制御電極とを接続
し、各第１ゲートの他方端と前記垂直シフトレジ
スタの１ビツト前の出力端に接続された前記第３
ゲートの他方端とを接続したものと、第２ゲート
の他方端とがこの順序が繰り返されるように順次
走査線選択線に接続されていることを特徴とする
インターレース回路。 ２ 垂直シフトレジスタの各出力端に、一方端が
第１パルス電源線に接続された第１ゲートの制御
電極と、一方端が第２パルス電源線に接続された
第２ゲートの制御電極と、一方端が第３パルス電
源線に接続された第３ゲートの制御電極とを接続
し、各第１ゲートの他方端と、前記垂直シフトレ
ジスタの１ビツト前の出力端に接続された前記第
３ゲートの他方端とを接続したものと、第２ゲー
トの他方端とがこの順序が繰り返されるように順
次走査線選択線に接続されているインターレース
回路において、一方のフイールドの時に、第１パ
ルス電源線と第２パルス電源線とにオンパルス
を、第３パルス電源線をオフパルスを印加し、他
方のフイールドの時に、第２パルス電源線と第３
パルス電源線とにオンパルスを、第１パルス電源
線にオフパルスを印加することを特徴とするイン
ターレース回路の駆動方法。 ３ 垂直シフトレジスタの各出力端に、一方端が
第１パルス電源線に接続された第１ゲートの制御
電極と、一方端が第２パルス電源線に接続された
第２ゲートの制御電極と、一方端が第３パルス電
源線に接続された第３ゲートの制御電極とを接続
し、各第１ゲートの他方端と前記垂直シフトレジ
スタの１ビツト前の出力端に接続された前記第３
ゲートの他方端とを接続したものと、第２ゲート
の他方端とがこの順序が繰り返されるように順次
走査線選択線に接続されているインターレース回
路において、一方のフイールドの時に、第１パル
ス電源線にオンパルスを、第２パルス電源線と第
３パルス電源線とにオフパルスを印加し、他方の
フイールドの時に、第２パルス電源線にオンパル
スを、第１パルス電源線と第３パルス電源線とに
オフパルスを印加することを特徴とするインター
レース回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174111A JPS5875970A (ja) | 1981-10-30 | 1981-10-30 | インタ−レ−ス回路とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56174111A JPS5875970A (ja) | 1981-10-30 | 1981-10-30 | インタ−レ−ス回路とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5875970A JPS5875970A (ja) | 1983-05-07 |
| JPH0255993B2 true JPH0255993B2 (ja) | 1990-11-28 |
Family
ID=15972832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56174111A Granted JPS5875970A (ja) | 1981-10-30 | 1981-10-30 | インタ−レ−ス回路とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5875970A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61273080A (ja) * | 1985-05-29 | 1986-12-03 | Hitachi Ltd | 電子スチルカメラ |
| JPS626581A (ja) * | 1985-07-03 | 1987-01-13 | Fuji Photo Film Co Ltd | 固体撮像素子 |
| JP2635966B2 (ja) * | 1987-05-25 | 1997-07-30 | キヤノン株式会社 | 撮像装置 |
| US5536932A (en) * | 1995-02-10 | 1996-07-16 | Xerox Corporation | Polysilicon multiplexer for two-dimensional image sensor arrays |
-
1981
- 1981-10-30 JP JP56174111A patent/JPS5875970A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5875970A (ja) | 1983-05-07 |
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