JPH0255992B2 - - Google Patents
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- Publication number
- JPH0255992B2 JPH0255992B2 JP56169144A JP16914481A JPH0255992B2 JP H0255992 B2 JPH0255992 B2 JP H0255992B2 JP 56169144 A JP56169144 A JP 56169144A JP 16914481 A JP16914481 A JP 16914481A JP H0255992 B2 JPH0255992 B2 JP H0255992B2
- Authority
- JP
- Japan
- Prior art keywords
- control line
- gate
- line
- pulse
- shift register
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 5
- 238000009825 accumulation Methods 0.000 description 18
- 238000003384 imaging method Methods 0.000 description 8
- 206010047571 Visual impairment Diseases 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/14—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by means of electrically scanned solid-state devices
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Transforming Light Signals Into Electric Signals (AREA)
Description
【発明の詳細な説明】
この発明は撮像デバイスやデイスプレイデバイ
スのインターレース回路に関する。
スのインターレース回路に関する。
第１図は、従来のMOS型撮像デバイスの平面
模式図である。半導体基板の受光側の主面にpn
接合型のフオトダイオード１が多数二次元的に配
列形成されている。フオトダイオード１の列の一
方側に近接して垂直信号線２が設けられている。
フオトダイオード１と垂直信号線２との間には走
査線選択ゲート３が設けられており、この走査線
選択ゲート３の制御電極は各水平行に対応した走
査線選択線４にそれぞれ接続されている。走査線
選択線４はインターレース回路５の各水平行に対
応した出力にそれぞれ接続されている。インター
レース回路５の入力と垂直シフトレジスタ６の出
力とは各水平行に対応して接続されている。垂直
信号線２の一方の端部に水平ゲート７の一方端が
それぞれ接続されている。水平ゲート７の他方端
は水平信号線８に共通接続されている。水平信号
線８は負荷抵抗９を介して直流電源１０に接続さ
れている。水平信号線８と負荷抵抗９の接続点に
信号出力端子１１が設けられている。水平ゲート
７の制御電極は水平シフトレジスタ１２の出力に
順次接続されている。
模式図である。半導体基板の受光側の主面にpn
接合型のフオトダイオード１が多数二次元的に配
列形成されている。フオトダイオード１の列の一
方側に近接して垂直信号線２が設けられている。
フオトダイオード１と垂直信号線２との間には走
査線選択ゲート３が設けられており、この走査線
選択ゲート３の制御電極は各水平行に対応した走
査線選択線４にそれぞれ接続されている。走査線
選択線４はインターレース回路５の各水平行に対
応した出力にそれぞれ接続されている。インター
レース回路５の入力と垂直シフトレジスタ６の出
力とは各水平行に対応して接続されている。垂直
信号線２の一方の端部に水平ゲート７の一方端が
それぞれ接続されている。水平ゲート７の他方端
は水平信号線８に共通接続されている。水平信号
線８は負荷抵抗９を介して直流電源１０に接続さ
れている。水平信号線８と負荷抵抗９の接続点に
信号出力端子１１が設けられている。水平ゲート
７の制御電極は水平シフトレジスタ１２の出力に
順次接続されている。
この撮像デバイスは以下のような撮像動作を行
う。信号電荷蓄積時に、入射光に反応してフオト
ダイオード１に信号電荷が蓄積される。水平帰線
期間毎に順次送査線を選択するオンパルスが垂直
シフトレジスタ６よりインターレース回路５を介
して走査線選択線４に印加される。オンパルスが
印加された走査線選択線４に接続された走査線選
択ゲート３はオン状態になり、信号電荷はそれぞ
れフオトダイオード１より垂直信号線２へ移され
れる。走査線選択ゲート３がオフ状態になると、
信号電荷の次の蓄積が始まる。水平有効期間にお
いて、水平シフトレジスタ１２は順次オンパルス
を水平ゲート７に供給し、順次水平ゲート７をオ
ン状態にする。この時垂直信号線２上の信号電荷
は水平ゲート７、水平信号線８、負荷抵抗９を通
つて直流電源１０へ達する。信号電荷が負荷抵抗
９を流れるときに発生する電圧を信号出力端子１
１よりビデオ出力として取り出す。
う。信号電荷蓄積時に、入射光に反応してフオト
ダイオード１に信号電荷が蓄積される。水平帰線
期間毎に順次送査線を選択するオンパルスが垂直
シフトレジスタ６よりインターレース回路５を介
して走査線選択線４に印加される。オンパルスが
印加された走査線選択線４に接続された走査線選
択ゲート３はオン状態になり、信号電荷はそれぞ
れフオトダイオード１より垂直信号線２へ移され
れる。走査線選択ゲート３がオフ状態になると、
信号電荷の次の蓄積が始まる。水平有効期間にお
いて、水平シフトレジスタ１２は順次オンパルス
を水平ゲート７に供給し、順次水平ゲート７をオ
ン状態にする。この時垂直信号線２上の信号電荷
は水平ゲート７、水平信号線８、負荷抵抗９を通
つて直流電源１０へ達する。信号電荷が負荷抵抗
９を流れるときに発生する電圧を信号出力端子１
１よりビデオ出力として取り出す。
標準的なビデオシステムでは、１フレームを２
フイールドで構成するインターレースが行なわれ
ている。これにはフイールド蓄積モードとフレー
ム蓄積モードとがある。走査線に順次１番、２
番、……、ｎ番……と番号をつける。フイールド
蓄積モードでは、一方のフイールドの時に１番と
２番、３番と４番、……（2n−１）番と2n番、
……というように２本の走査線の信号電荷を合わ
せて読み出し、他方のフイールドの時に１番、２
番と３番、４番と５番、……2n番と（2n＋１）
番、……という走査線の組み合わせで信号電荷を
読み出す。フレーム蓄積モードでは、一方のフイ
ールドの時に１番、３番、……、（2n−１）番、
……というように奇数番目の走査線の信号電荷を
読み出し、他方のフイールドの時に２番、４番、
……、2n番、……というように偶数番目の走査
線の信号電荷を読み出す。フイールド蓄積モード
はフレーム蓄積モードに比較して残像が少なく、
動きの速い被写体を撮像するのに有利である。フ
レーム蓄積モードでは走査線１本、１本を独立に
読み出すために垂直解像度が優れている。
フイールドで構成するインターレースが行なわれ
ている。これにはフイールド蓄積モードとフレー
ム蓄積モードとがある。走査線に順次１番、２
番、……、ｎ番……と番号をつける。フイールド
蓄積モードでは、一方のフイールドの時に１番と
２番、３番と４番、……（2n−１）番と2n番、
……というように２本の走査線の信号電荷を合わ
せて読み出し、他方のフイールドの時に１番、２
番と３番、４番と５番、……2n番と（2n＋１）
番、……という走査線の組み合わせで信号電荷を
読み出す。フレーム蓄積モードでは、一方のフイ
ールドの時に１番、３番、……、（2n−１）番、
……というように奇数番目の走査線の信号電荷を
読み出し、他方のフイールドの時に２番、４番、
……、2n番、……というように偶数番目の走査
線の信号電荷を読み出す。フイールド蓄積モード
はフレーム蓄積モードに比較して残像が少なく、
動きの速い被写体を撮像するのに有利である。フ
レーム蓄積モードでは走査線１本、１本を独立に
読み出すために垂直解像度が優れている。
しかしながら、従来用いられてきたインターレ
ース回路では、フイールド蓄積モードとフレーム
蓄積モードを簡単に切り替えることができないと
いう欠点があつた。
ース回路では、フイールド蓄積モードとフレーム
蓄積モードを簡単に切り替えることができないと
いう欠点があつた。
この発明の目的は上記のような欠点を除去し
て、フイールド蓄積モードとフレーム蓄積モード
とを簡単に切り替えることができるインターレー
ス回路とその駆動方法を提供することにある。
て、フイールド蓄積モードとフレーム蓄積モード
とを簡単に切り替えることができるインターレー
ス回路とその駆動方法を提供することにある。
この発明によれば垂直シフトレジスタの各出力
端に、第１制御線で制御される第１ゲートの一方
端と、第２制御線で制御される第２ゲートの一方
端と、第３制御線で制御される第３ゲートの一方
端とを接続し、各第１ゲートの他方端と前記垂直
シフトレジスタの１ビツト前の出力端に接続され
た前記第３ゲートの他方端とを接続したものと、
第２ゲートの他方端とが、この順序が繰り返され
るように順次走査線選択線に接続されていること
を特徴とするインターレース回路が得られる。さ
らにこの発明によれば前記インターレース回路に
おいて、一方のフイールドの時に、第１制御線と
第２制御線とにオンパルスを、第３制御線にオフ
パルスを印加し、他方のフイールドの時に、第２
制御線と第３制御線とにオンパルスを、第１制御
線にオフパルスを印加することを特徴とするイン
ターレース回路の駆動方法が得られる。さらにこ
の発明によれば前記インターレース回路におい
て、一方のフイールドの時に、第１制御線にオン
パルスを、第２制御線と第３制御線とにオフパル
スを印加し、他方のフイールドの時に、第２制御
線にオンパルスを、第１制御線と第３制御線とに
オフパルスを印加することを特徴とするインター
レース回路の駆動方法が得られる。
端に、第１制御線で制御される第１ゲートの一方
端と、第２制御線で制御される第２ゲートの一方
端と、第３制御線で制御される第３ゲートの一方
端とを接続し、各第１ゲートの他方端と前記垂直
シフトレジスタの１ビツト前の出力端に接続され
た前記第３ゲートの他方端とを接続したものと、
第２ゲートの他方端とが、この順序が繰り返され
るように順次走査線選択線に接続されていること
を特徴とするインターレース回路が得られる。さ
らにこの発明によれば前記インターレース回路に
おいて、一方のフイールドの時に、第１制御線と
第２制御線とにオンパルスを、第３制御線にオフ
パルスを印加し、他方のフイールドの時に、第２
制御線と第３制御線とにオンパルスを、第１制御
線にオフパルスを印加することを特徴とするイン
ターレース回路の駆動方法が得られる。さらにこ
の発明によれば前記インターレース回路におい
て、一方のフイールドの時に、第１制御線にオン
パルスを、第２制御線と第３制御線とにオフパル
スを印加し、他方のフイールドの時に、第２制御
線にオンパルスを、第１制御線と第３制御線とに
オフパルスを印加することを特徴とするインター
レース回路の駆動方法が得られる。
以下この発明の実施例にもとづいて説明する。
第２図はこの発明の一実施例のインターレース
回路の平面模式図である。図において第１図と同
一記号は同一構成要素を示す。垂直シフトレジス
タ６のＮ個の出力端に順次１番、２番、…、ｎ
番、…Ｎ番と番号をつける。2N個の走査線選択
線４にも順次１番、２番、…、ｎ番、…、2N番
と番号をつける。垂直シフトレジスタ６のｎ番目
の出力端に、第１制御部１３で制御されるｎ番目
の第１ゲート１４の一方端と、第２制御線１５で
制御されるｎ番目の第２ゲート１６の一方端と、
第３制御線１７で制御されるｎ番目の第３ゲート
１８の一方端とが接続されている。ｎ番目の第１
ゲート１４の他方端と（ｎ−１）番目の第３ゲー
ト１８の他方端とを接続したものと、（2n−１）
番目の走査線選択線４とが接続されている。ｎ番
目の第２ゲート１６の他方端と2n番目の走査線
選択線４とが接続されている。
回路の平面模式図である。図において第１図と同
一記号は同一構成要素を示す。垂直シフトレジス
タ６のＮ個の出力端に順次１番、２番、…、ｎ
番、…Ｎ番と番号をつける。2N個の走査線選択
線４にも順次１番、２番、…、ｎ番、…、2N番
と番号をつける。垂直シフトレジスタ６のｎ番目
の出力端に、第１制御部１３で制御されるｎ番目
の第１ゲート１４の一方端と、第２制御線１５で
制御されるｎ番目の第２ゲート１６の一方端と、
第３制御線１７で制御されるｎ番目の第３ゲート
１８の一方端とが接続されている。ｎ番目の第１
ゲート１４の他方端と（ｎ−１）番目の第３ゲー
ト１８の他方端とを接続したものと、（2n−１）
番目の走査線選択線４とが接続されている。ｎ番
目の第２ゲート１６の他方端と2n番目の走査線
選択線４とが接続されている。
このインターレース回路において、フイールド
蓄積モードでは、一方のフイールドの時に、第１
制御線１３と第２制御線１５とにオンパルスを、
第３制御線１７にオフパルスを印加する。この
時、垂直シフトレジスタ６のｎ番目の出力は
（2n−１）番目と2n番目の走査線選択線４へ伝わ
る。他方のフイールドの時に、第２制御線１５と
第３制御線１７とにオンパルスを、第１制御線１
３にオフパルスを印加する。この時、垂直シフト
レジスタ６のｎ番目の出力は2n番目と（2n＋１）
番目との走査線選択線４へ伝わる。
蓄積モードでは、一方のフイールドの時に、第１
制御線１３と第２制御線１５とにオンパルスを、
第３制御線１７にオフパルスを印加する。この
時、垂直シフトレジスタ６のｎ番目の出力は
（2n−１）番目と2n番目の走査線選択線４へ伝わ
る。他方のフイールドの時に、第２制御線１５と
第３制御線１７とにオンパルスを、第１制御線１
３にオフパルスを印加する。この時、垂直シフト
レジスタ６のｎ番目の出力は2n番目と（2n＋１）
番目との走査線選択線４へ伝わる。
フレーム蓄積モードでは、一方のフイールドの
時に、第１制御線１３にオンバルスを、第２制御
線１５と第３制御線１７とにオフパルスを印加す
る。この時、垂直シフトレジスタ６のｎ番目の出
力は（2n−１）番目の走査線選択線４へ伝わる。
他方のフイールドの時に、第２制御線１５にオン
パルスを、第１制御線１３と第３制御線１７とに
オフパルスを印加する。この時、垂直シフトレジ
スタ６のｎ番目の出力は2n番目の走査線選択線
４へ伝わる。
時に、第１制御線１３にオンバルスを、第２制御
線１５と第３制御線１７とにオフパルスを印加す
る。この時、垂直シフトレジスタ６のｎ番目の出
力は（2n−１）番目の走査線選択線４へ伝わる。
他方のフイールドの時に、第２制御線１５にオン
パルスを、第１制御線１３と第３制御線１７とに
オフパルスを印加する。この時、垂直シフトレジ
スタ６のｎ番目の出力は2n番目の走査線選択線
４へ伝わる。
上記のように、このインターレース回路では、
第１制御線１３と第２制御線１５と第３制御線１
７とに印加するパルスを変更することによつて、
容易にフイールド蓄積モードとフレーム蓄積モー
ドを切り替えることが可能である。この結果、被
写体や目的に適した蓄積モードを簡単に選択でき
る撮像装置が実現される。
第１制御線１３と第２制御線１５と第３制御線１
７とに印加するパルスを変更することによつて、
容易にフイールド蓄積モードとフレーム蓄積モー
ドを切り替えることが可能である。この結果、被
写体や目的に適した蓄積モードを簡単に選択でき
る撮像装置が実現される。
この発明はMOS型撮像デバイスばかりではな
く、MOS＋CCD型撮像デバイスや固体デイスプ
レイデバイスにも応用できる。
く、MOS＋CCD型撮像デバイスや固体デイスプ
レイデバイスにも応用できる。
第１図はMOS型撮像デバイスの模式的平面図、
第２図はこの発明の一実施例によるインターレー
ス回路模式的平面図である。 ４……走査線選択線、５……インターレース回
路、６……垂直シフトレジスタ、１３……第１制
御線、１４……第１ゲート、１５……第２制御
線、１６……第２ゲート、１７……第３制御線、
１８……第３ゲート。
第２図はこの発明の一実施例によるインターレー
ス回路模式的平面図である。 ４……走査線選択線、５……インターレース回
路、６……垂直シフトレジスタ、１３……第１制
御線、１４……第１ゲート、１５……第２制御
線、１６……第２ゲート、１７……第３制御線、
１８……第３ゲート。
Claims (1)
- 【特許請求の範囲】 １ 垂直シフトレジスタの各出力端に、第１制御
線で制御される第１ゲートの一方端と、第２制御
線で制御される第２ゲートの一方端と、第３制御
線で制御される第３ゲートの一方端とを接続し、
各第１ゲートの他方端と前記垂直シフトレジスタ
の１ビツト前の出力端に接続された前記第３ゲー
トの他方端とを接続したものと、第２ゲートの他
方端とが、この順序が繰り返されるように順次走
査線選択線に接続されていることを特徴とするイ
ンターレース回路。 ２ 垂直シフトレジスタの各出力端に、第１制御
線で制御される第１ゲートの一方端と、第２制御
線で制御される第２ゲートの一方端と、第３制御
線で制御される第３ゲートの一方端とを接続し、
各第１ゲートの他方端と前記垂直シフトレジスタ
の１ビツト前の出力端に接続された前記第３ゲー
トの他方端とを接続したものと、第２ゲートの他
方端とが、この順序が繰り返されるように順次走
査線選択線に接続されているインターレース回路
において、一方のフイールドの時に、第１制御線
と第２制御線とにオンパルスを、第３制御線にオ
フパルスを印加し、他方のフイールドの時に、第
２制御線と第３制御線とにオンパルスを、第１制
御線にオフパルスを印加することを特徴とするイ
ンターレース回路の駆動方法。 ３ 垂直シフトレジスタの各出力端に、第１制御
線で制御される第１ゲートの一方端と、第２制御
線で制御される第２ゲートの一方端と、第３制御
線で制御される第３ゲートの一方端とを接続し、
各第１ゲートの他方端と前記垂直シフトレジスタ
の１ビツト前の出力端に接続された前記第３ゲー
トの他方端とを接続したものと、第２ゲートの他
方端とが、この順序が繰り返されるように順次走
査線選択に接続されているインターレース回路に
おいて、一方のフイールドの時に、第１制御線に
オンパルスを、第２制御線と第３制御線とにオフ
パルスを印加し、他方のフイールドの時に、第２
制御線にオンパルスを、第１制御線と第３制御線
とにオフパルスを印加することを特徴とするイン
ターレース回路の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169144A JPS5870683A (ja) | 1981-10-22 | 1981-10-22 | インタ−レス回路とその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56169144A JPS5870683A (ja) | 1981-10-22 | 1981-10-22 | インタ−レス回路とその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5870683A JPS5870683A (ja) | 1983-04-27 |
| JPH0255992B2 true JPH0255992B2 (ja) | 1990-11-28 |
Family
ID=15881096
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56169144A Granted JPS5870683A (ja) | 1981-10-22 | 1981-10-22 | インタ−レス回路とその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5870683A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS626581A (ja) * | 1985-07-03 | 1987-01-13 | Fuji Photo Film Co Ltd | 固体撮像素子 |
| JP3173851B2 (ja) * | 1992-04-13 | 2001-06-04 | 三菱電機株式会社 | Ｃｓｄ方式の固体撮像装置 |
-
1981
- 1981-10-22 JP JP56169144A patent/JPS5870683A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5870683A (ja) | 1983-04-27 |
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