JP2635966B2 - 撮像装置 - Google Patents
撮像装置Info
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- JP2635966B2 JP2635966B2 JP62125926A JP12592687A JP2635966B2 JP 2635966 B2 JP2635966 B2 JP 2635966B2 JP 62125926 A JP62125926 A JP 62125926A JP 12592687 A JP12592687 A JP 12592687A JP 2635966 B2 JP2635966 B2 JP 2635966B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、固体撮像装置の駆動回路に係り、特に撮像
素子を駆動するための複数の駆動ラインに駆動信号を供
給する駆動回路に関する。
素子を駆動するための複数の駆動ラインに駆動信号を供
給する駆動回路に関する。
［従来の技術］ 第11図は、従来の固体撮像装置における駆動部の概略
的回路図である。
的回路図である。
同図において、走査回路401の各出力端子はトランジ
スタQy1〜Q4のゲート電極に接続され、走査パルスOy1、
Oy2・・・によってON/OFF制御が行われる。
スタQy1〜Q4のゲート電極に接続され、走査パルスOy1、
Oy2・・・によってON/OFF制御が行われる。
奇数フィールドを選択する信号F1は、トランジスタQy
1を介して水平ラインHDL1,3,5・・・、へ転送され、ま
たトランジスタQy2を介してHDL2,4,6・・・へ転送され
る。
1を介して水平ラインHDL1,3,5・・・、へ転送され、ま
たトランジスタQy2を介してHDL2,4,6・・・へ転送され
る。
偶数フィールドを選択する信号F2は、トランジスタQy
3を介してHDL2,4,6・・・へ転送され、またトランジス
タQy4を介してHDL3,4,5、・・・７に転送される。
3を介してHDL2,4,6・・・へ転送され、またトランジス
タQy4を介してHDL3,4,5、・・・７に転送される。
したがって、信号F1が入力した場合、走査回路401の
動作によってトランジスタQy1およびQy2が順次ONとなる
ために、HDL1および２、HDL3および４、・・・というよ
うに２水平ラインずつが順次駆動され、奇数フィールド
の走査が行われる。
動作によってトランジスタQy1およびQy2が順次ONとなる
ために、HDL1および２、HDL3および４、・・・というよ
うに２水平ラインずつが順次駆動され、奇数フィールド
の走査が行われる。
信号F2が入力した場合は、トランジスタQy3およびQy4
を通してHDL2および３、HDL4および５、・・・というよ
うに２水平ラインずつ順次駆動され、偶数フィールドの
走査が行われる。
を通してHDL2および３、HDL4および５、・・・というよ
うに２水平ラインずつ順次駆動され、偶数フィールドの
走査が行われる。
［発明が解決しようとする問題点］ しかしながら、上記従来の駆動回路は、２水平ライン
が同時に駆動されるために、垂直方向の信号読出しが各
々１本の垂直ラインで構成された撮像素子には使用でき
ない。すなわち、従来の構成では垂直ラインにも２本設
けて、タイミングをはかって駆動する必要が生じ、垂直
ラインの増加で撮像素子の開口率が狭くなり、結局撮像
素子の光電変換効率をも悪化させることとなるという問
題点を有していた。
が同時に駆動されるために、垂直方向の信号読出しが各
々１本の垂直ラインで構成された撮像素子には使用でき
ない。すなわち、従来の構成では垂直ラインにも２本設
けて、タイミングをはかって駆動する必要が生じ、垂直
ラインの増加で撮像素子の開口率が狭くなり、結局撮像
素子の光電変換効率をも悪化させることとなるという問
題点を有していた。
［問題点を解決するための手段］ 本発明による撮像装置は、行及び列状に配列された複
数の光電変換セルと、所定の列の光電変換セルの信号を
読み出すための複数の垂直信号線と、前記各垂直信号線
に接続された第１、第２のキャパシタと、垂直走査回路
と該垂直走査回路の各出力に接続された複数のスイッチ
手段とからなり、前記複数の光電変換セルの内の所定の
２行の光電変換セルの信号を１水平帰線期間中に順次選
択するための行選択手段と、前記行選択手段により順次
選択された２行の光電変換セルの信号をそれぞれ前記垂
直信号線を介して前記第１、第２のキャパシタに順次蓄
積させた後、前記第１、第２のキャパシタにそれぞれ蓄
積された信号を同時に読み出すための読み出し制御手段
と、を有することを特徴とする撮像装置。
数の光電変換セルと、所定の列の光電変換セルの信号を
読み出すための複数の垂直信号線と、前記各垂直信号線
に接続された第１、第２のキャパシタと、垂直走査回路
と該垂直走査回路の各出力に接続された複数のスイッチ
手段とからなり、前記複数の光電変換セルの内の所定の
２行の光電変換セルの信号を１水平帰線期間中に順次選
択するための行選択手段と、前記行選択手段により順次
選択された２行の光電変換セルの信号をそれぞれ前記垂
直信号線を介して前記第１、第２のキャパシタに順次蓄
積させた後、前記第１、第２のキャパシタにそれぞれ蓄
積された信号を同時に読み出すための読み出し制御手段
と、を有することを特徴とする撮像装置。
［作用］ このように構成することで、複数の駆動ラインを走査
する場合でも各ラインを独立して駆動することが可能と
なり、しかも垂直方向の信号読み出しを各々１本垂直信
号線で行え、２行分の信号を同時に読み出せる。
する場合でも各ラインを独立して駆動することが可能と
なり、しかも垂直方向の信号読み出しを各々１本垂直信
号線で行え、２行分の信号を同時に読み出せる。
［実施例］ 以下、本発明の実施例を図面を参照しながら詳細に説
明する。
明する。
第１図は、本発明による駆動回路の第１実施例の概略
的回路図、第２図は、その動作を説明するためのタイミ
ングチャートである。
的回路図、第２図は、その動作を説明するためのタイミ
ングチャートである。
第１図に示すように、撮像素子は光電変換セルC11,C
12・・・等がエリア状に配列され、水平ラインHDL1、
２、３、・・・によって行ごとに駆動される。また光電
変換信号は、垂直ラインおよびトランジスタQ1およびQ2
を通して読み出される。
12・・・等がエリア状に配列され、水平ラインHDL1、
２、３、・・・によって行ごとに駆動される。また光電
変換信号は、垂直ラインおよびトランジスタQ1およびQ2
を通して読み出される。
本実施例では、走査回路101の各出力端子にそれぞれ
３個のトランジスタQv1〜Qv3のゲート電極が接続されて
いる。
３個のトランジスタQv1〜Qv3のゲート電極が接続されて
いる。
各トランジスタQv1は駆動電圧Vr1を水平ラインHDL1,
3,5,・・・に、各トランジスタQv2は駆動電圧Vr2をHDL
2,4,6,・・・に、そして各トランジスタQv3は駆動電圧V
r3をHDL3,5,7,・・・へ順次転送する。
3,5,・・・に、各トランジスタQv2は駆動電圧Vr2をHDL
2,4,6,・・・に、そして各トランジスタQv3は駆動電圧V
r3をHDL3,5,7,・・・へ順次転送する。
このような回路構成において、走査回路101はパルス
φv1およびφv2に従って走査パルスφ１、φ２、・・を
順次出力する。したがって、駆動電圧Vr1〜Vr3を適当な
組合せで印加することにより、撮像素子を所望のモード
で走査することが可能となる。
φv1およびφv2に従って走査パルスφ１、φ２、・・を
順次出力する。したがって、駆動電圧Vr1〜Vr3を適当な
組合せで印加することにより、撮像素子を所望のモード
で走査することが可能となる。
たとえば第２図に示すように、奇数フィールドにおい
て駆動電圧Vr1およびVr3を印加して水平ラインHDL1およ
び２、HDL3および４、・・・を駆動し、偶数フィールド
において駆動電圧Vr2およびVr3を印加してHDL2および
３、HDL4および５、・・・を駆動することで、２組駆動
のインターレース走査を行うことができる。
て駆動電圧Vr1およびVr3を印加して水平ラインHDL1およ
び２、HDL3および４、・・・を駆動し、偶数フィールド
において駆動電圧Vr2およびVr3を印加してHDL2および
３、HDL4および５、・・・を駆動することで、２組駆動
のインターレース走査を行うことができる。
また、駆動電圧Vr1およびVr2と駆動電圧Vr2およびVr3
とを各々時間的にずらせて印加すれば、撮像素子の垂直
ラインを１本で構成することも可能である。
とを各々時間的にずらせて印加すれば、撮像素子の垂直
ラインを１本で構成することも可能である。
第３図は、本発明の第２実施例の概略的回路図、第４
図は、その動作を説明するためのタイミングチャートで
ある。
図は、その動作を説明するためのタイミングチャートで
ある。
このように走査回路101の各出力端子にトランジスタQ
v1〜Qv4を設け、駆動電圧Vr1〜Vr4をタイミングチャー
トに示すように組合わせることによって、３線駆動のイ
ンターレース走査を行うこともできる。
v1〜Qv4を設け、駆動電圧Vr1〜Vr4をタイミングチャー
トに示すように組合わせることによって、３線駆動のイ
ンターレース走査を行うこともできる。
第５図は、上記実施例に用いられた走査回路の１例の
部分的回路図、第６図は、その動作を説明するための各
部分の電圧波形図である。
部分的回路図、第６図は、その動作を説明するための各
部分の電圧波形図である。
本例は単位回路がｎ段接続された構成であり、各単位
回路から走査パルスφ１〜φｎが順次出力される。な
お、第５図における各部分の電位は、各部分に付した番
号を用いてＶ（ｉ）のように表わすものとする。
回路から走査パルスφ１〜φｎが順次出力される。な
お、第５図における各部分の電位は、各部分に付した番
号を用いてＶ（ｉ）のように表わすものとする。
両図において、第１段の単位回路において、パルスPs
が印加された状態でパルスφv1が立上がると、トランジ
スタM1が導通状態にされ、電位Ｖ（４）が上昇する。電
位Ｖ（４）はトランジスタM2のゲート電位であるから、
トランジスタM2は電位Ｖ（４）に対応したコンダクタン
スを示している。
が印加された状態でパルスφv1が立上がると、トランジ
スタM1が導通状態にされ、電位Ｖ（４）が上昇する。電
位Ｖ（４）はトランジスタM2のゲート電位であるから、
トランジスタM2は電位Ｖ（４）に対応したコンダクタン
スを示している。
続いて、パルスφ１が立下がりパルスφ２が立上がる
と、トランジスタM2を通して電位Ｖ（５）が上昇する。
電位Ｖ（５）の上昇は、容量C1を通してトランジスタM2
のゲートにフィードバックされ、ブートストラップ効果
により電位Ｖ（４）を上昇させる。電位Ｖ（４）の上昇
はトランジスタM2のコンダンクタンスを上昇させるよう
に作用するために、パルスφv2はトランジスタM2によっ
てほとんど電圧降下することなく通過し、トランジスタ
M3を通して電位Ｖ（６）を上昇させる。
と、トランジスタM2を通して電位Ｖ（５）が上昇する。
電位Ｖ（５）の上昇は、容量C1を通してトランジスタM2
のゲートにフィードバックされ、ブートストラップ効果
により電位Ｖ（４）を上昇させる。電位Ｖ（４）の上昇
はトランジスタM2のコンダンクタンスを上昇させるよう
に作用するために、パルスφv2はトランジスタM2によっ
てほとんど電圧降下することなく通過し、トランジスタ
M3を通して電位Ｖ（６）を上昇させる。
電位Ｖ（６）はトランジスタM6のゲート電位であるか
ら、トランジスタM6のコンダクタンスは電位（６）に対
応して上昇する。
ら、トランジスタM6のコンダクタンスは電位（６）に対
応して上昇する。
続いて、パルスφ１が立上がると、トランジスタM6を
通して電位Ｖ（７）が上昇する。電位Ｖ（７）の上昇に
よって、上述したブートストラップ効果により電位Ｖ
（６）が更に上昇する。電位Ｖ（６）の上昇はトランジ
スタM6のコンダクタンスを上昇させるように作用するた
めに、パルスφv1はトランジスタM6およびM7を通して電
位Ｖ（８）を上昇させる（第６図参照）。したがって、
トランジスタM10はゲート電位Ｖ（８）に対応したコン
ダクタンスを示す。
通して電位Ｖ（７）が上昇する。電位Ｖ（７）の上昇に
よって、上述したブートストラップ効果により電位Ｖ
（６）が更に上昇する。電位Ｖ（６）の上昇はトランジ
スタM6のコンダクタンスを上昇させるように作用するた
めに、パルスφv1はトランジスタM6およびM7を通して電
位Ｖ（８）を上昇させる（第６図参照）。したがって、
トランジスタM10はゲート電位Ｖ（８）に対応したコン
ダクタンスを示す。
続いて、パルスφv2が立上がると、トランジスタM8が
ONとなって電位Ｖ（７）は接地電位にリセットされ、ト
ランジスタM7がOFFとなる。したがって、電位Ｖ（８）
の部分は浮遊状態となる。
ONとなって電位Ｖ（７）は接地電位にリセットされ、ト
ランジスタM7がOFFとなる。したがって、電位Ｖ（８）
の部分は浮遊状態となる。
同時に、パルスφv2が立上がることによって、トラン
ジスタM10を通して電位Ｖ（９）が上昇する。この電位
の上昇がブーストラップ効果によって電位Ｖ（８）を更
に上昇させる。
ジスタM10を通して電位Ｖ（９）が上昇する。この電位
の上昇がブーストラップ効果によって電位Ｖ（８）を更
に上昇させる。
このような電位Ｖ（８）の変化を走査パルスφ１とし
て利用すれば、高い電圧の走査パルスを得ることができ
る。
て利用すれば、高い電圧の走査パルスを得ることができ
る。
次に、パルスφv1によって電位Ｖ（８）がリセットさ
れ、同時に電位Ｖ（12）が上昇し、続くパルスφv2によ
って更に電位が上昇する。この電位Ｖ（12）を走査パル
スφ２として利用する。以下同様に、高い電圧のパルス
φ３〜φｎがパルスφv2に同期して順次出力される。
れ、同時に電位Ｖ（12）が上昇し、続くパルスφv2によ
って更に電位が上昇する。この電位Ｖ（12）を走査パル
スφ２として利用する。以下同様に、高い電圧のパルス
φ３〜φｎがパルスφv2に同期して順次出力される。
なお、第６図において、駆動パルスφv1およびφv2の
タイミングを適当に定めれば、走査パルスφ１〜φｎの
波形を矩形に近づけることができる。
タイミングを適当に定めれば、走査パルスφ１〜φｎの
波形を矩形に近づけることができる。
このような高い電圧の走査パルスが得られるために、
本実施例の駆動回路に使用すれば、トランジスタQv1〜Q
v3のON時のコンダクタンスが高くなり駆動電圧Vr1〜Vr3
を電圧降下させることなく水平ラインへ転送することが
できる。
本実施例の駆動回路に使用すれば、トランジスタQv1〜Q
v3のON時のコンダクタンスが高くなり駆動電圧Vr1〜Vr3
を電圧降下させることなく水平ラインへ転送することが
できる。
次に、上記第１実施例である固体撮像装置の具体例を
示す。
示す。
第７図は、固体撮像装置に使用される光電変換セルの
一例の模式的断面図である。
一例の模式的断面図である。
同図において、ｎ型シリコン基板201上にエピタキシ
ャル成長によりコレクタ領域となるn-層202が形成さ
れ、その中にｐベース領域203、更にn+エミッタ領域204
が形成され、バイポーラトランジスタを構成している。
ャル成長によりコレクタ領域となるn-層202が形成さ
れ、その中にｐベース領域203、更にn+エミッタ領域204
が形成され、バイポーラトランジスタを構成している。
ｐベース領域203は２次元状に配列され、各水平方向
のセルは垂直方向のセルと素子分離領域によって分離さ
れている。素子分離領域は、図示されていないが、LOCO
S酸化による酸化膜およびその下に形成されたn+領域か
ら成る。
のセルは垂直方向のセルと素子分離領域によって分離さ
れている。素子分離領域は、図示されていないが、LOCO
S酸化による酸化膜およびその下に形成されたn+領域か
ら成る。
また、水平方向に隣接するｐベース領域203の間に
は、酸化膜207を挟んでゲート電極208が形成されてい
る。したがって、隣接するｐベース老域203を各々ソー
ス・ドレイン領域としてｐチャネルMOSトランジスタが
構成されている。
は、酸化膜207を挟んでゲート電極208が形成されてい
る。したがって、隣接するｐベース老域203を各々ソー
ス・ドレイン領域としてｐチャネルMOSトランジスタが
構成されている。
このMOSトランジスタノーマリオフ型であり、ゲート
電極208の電位が接地電位又は正電位であればOFF状態で
ある。したがって、隣接セル間のｐベース領域203は電
気的に分離された状態となる。逆にゲート電極208の電
位がしきい値電圧Vthを超える負電位であると、ON状態
となり、各セルのｐベース領域203は相互に導通した状
態となる。
電極208の電位が接地電位又は正電位であればOFF状態で
ある。したがって、隣接セル間のｐベース領域203は電
気的に分離された状態となる。逆にゲート電極208の電
位がしきい値電圧Vthを超える負電位であると、ON状態
となり、各セルのｐベース領域203は相互に導通した状
態となる。
ゲート電極208は水平方向の行ごとに駆動ラインに共
通接続され、さらにｐベース領域203の電位を制御する
ためのキャパシタ209も同様に駆動ラインに接続されて
いる。駆動ラインは素子分離領域である酸化膜上を水平
方向に延びている。
通接続され、さらにｐベース領域203の電位を制御する
ためのキャパシタ209も同様に駆動ラインに接続されて
いる。駆動ラインは素子分離領域である酸化膜上を水平
方向に延びている。
さらに透明絶縁層211を形成した後、エミッタ電極212
を形成し、エミッタ電極212は列ごとに垂直ライン213に
接続されている。また、コレクタ電極214が基板201の裏
面にオーミックコンタクト層を挟んで形成されている。
を形成し、エミッタ電極212は列ごとに垂直ライン213に
接続されている。また、コレクタ電極214が基板201の裏
面にオーミックコンタクト層を挟んで形成されている。
第８図（Ａ）は、上記光電変換セルの等価回路図、第
８図（Ｂ）は、その動作を説明するための電圧波形図で
ある。
８図（Ｂ）は、その動作を説明するための電圧波形図で
ある。
まず、ｐベース領域203には、入射光量に対応したキ
ャリア（ここではホール）が蓄積されているとする。ま
た、トランジスタQcの端子には負電圧Vc、コレクタ電極
214には正電圧が各々印加されているとする。
ャリア（ここではホール）が蓄積されているとする。ま
た、トランジスタQcの端子には負電圧Vc、コレクタ電極
214には正電圧が各々印加されているとする。
この状態で駆動ライン210に正電圧のパルスφｄを期
間Trdだけ印加する。これによって、キャパシタC0xを介
してｐベース領域203の電位が上昇し、上述したように
エミッタ電極212に信号が読み出される。
間Trdだけ印加する。これによって、キャパシタC0xを介
してｐベース領域203の電位が上昇し、上述したように
エミッタ電極212に信号が読み出される。
続いて、駆動ライン210に負電圧のパルスφｄを期間T
rhだけ印加する。これによってｐチャネルMOSトランジ
スタQcはONとなり、ベース電位は電圧Vcにリセットさ
れ、完全リフレッシュが行われる。また、パルスφｒを
ハイレベルとしてトランジスタQrをONとし垂直ライン21
3のリセットを行う。
rhだけ印加する。これによってｐチャネルMOSトランジ
スタQcはONとなり、ベース電位は電圧Vcにリセットさ
れ、完全リフレッシュが行われる。また、パルスφｒを
ハイレベルとしてトランジスタQrをONとし垂直ライン21
3のリセットを行う。
なお、リフレッシュ動作としては、既に述べたよう
に、MOSトランジスタQcをONとした後で、エミッタ電極2
12を接地したままで、正電圧のパルスφｄを印加しても
よい。この場合、Vcは負電圧である必要はなく、接地電
圧ないしは正電圧でもかまわない。
に、MOSトランジスタQcをONとした後で、エミッタ電極2
12を接地したままで、正電圧のパルスφｄを印加しても
よい。この場合、Vcは負電圧である必要はなく、接地電
圧ないしは正電圧でもかまわない。
以上のリフレッシュ動作が終了すると、蓄積動作が開
始され、以下同様の動作が繰り返される。
始され、以下同様の動作が繰り返される。
第９図は、上記光電変換セルを用いた固体撮像装置の
回路図である。
回路図である。
ここでは、上記光電変換セルがｍ×ｎ個エリア状に配
列されている。
列されている。
各水平ラインのセルC11〜C1n、C21〜C2n、・・・にお
いて、MOSトランジスタQcのゲート電極208は駆動ライン
HDL1〜HDLmに各々共通接続されている。
いて、MOSトランジスタQcのゲート電極208は駆動ライン
HDL1〜HDLmに各々共通接続されている。
各駆動ラインHDL1〜HDLmは、第１実施例である垂直バ
ッファ回路301に接続され、垂直バッファ回路301には垂
直走査回路101から走査パルスφ１〜φｍが各々入力す
ると共に、駆動電圧Vr1〜Vr3が入力する。これによっ
て、既に述べたように所望のモードの走査（たとえば第
２図に示す２線駆動インターレース走査）が行われる。
ッファ回路301に接続され、垂直バッファ回路301には垂
直走査回路101から走査パルスφ１〜φｍが各々入力す
ると共に、駆動電圧Vr1〜Vr3が入力する。これによっ
て、既に述べたように所望のモードの走査（たとえば第
２図に示す２線駆動インターレース走査）が行われる。
また、各セルのｐベース領域203をソース・ドレイン
領域とするMOSトランジスタQcは、水平ラインごとに直
列接続された構成となる。ただし、端となるセルC11〜C
m1にはMOSトランジスタQcを形成するためのｐ領域が各
々形成され、またセルC1n〜CmnにはMOSトランジスタQx1
〜Qxmが各々直列接続されている。そして、両端には一
定電圧Vcが印加される。
領域とするMOSトランジスタQcは、水平ラインごとに直
列接続された構成となる。ただし、端となるセルC11〜C
m1にはMOSトランジスタQcを形成するためのｐ領域が各
々形成され、またセルC1n〜CmnにはMOSトランジスタQx1
〜Qxmが各々直列接続されている。そして、両端には一
定電圧Vcが印加される。
各垂直方向のセルC11〜Cm1、C12〜Cm2、・・・におけ
るエミッタ電極は、垂直ラインVL1〜VLnに各々共通接続
され、各垂直ラインはリセットトランジスタQr1〜Qrnを
介して接地されている。トランジスタQr1〜Qrnのゲート
電極には共通にリセットパルスφｎが入力する。
るエミッタ電極は、垂直ラインVL1〜VLnに各々共通接続
され、各垂直ラインはリセットトランジスタQr1〜Qrnを
介して接地されている。トランジスタQr1〜Qrnのゲート
電極には共通にリセットパルスφｎが入力する。
また、垂直ラインVL1〜VLnの各ラインは、トランジス
タQt1およびQt2を介してコンデンサC1およびC2に夫々接
続されている。トランジスタQt1およびQt2のゲート電極
には、各々パルスφt1およびφt2が入力する。
タQt1およびQt2を介してコンデンサC1およびC2に夫々接
続されている。トランジスタQt1およびQt2のゲート電極
には、各々パルスφt1およびφt2が入力する。
さらにコンデンサC1およびC2は、各々トランジスタQ1
およびQ2を通して信号線303および304に接続されてい
る。トランジスタQ1およびQ2の各ゲート電極には、水平
走査回路302の走査パルスφ11〜φn1がそれぞれ共通に
入力する。
およびQ2を通して信号線303および304に接続されてい
る。トランジスタQ1およびQ2の各ゲート電極には、水平
走査回路302の走査パルスφ11〜φn1がそれぞれ共通に
入力する。
なお、上記撮像装置を駆動するための各種パルスφお
よび電圧Ｖ等は、ドライバ305によって供給され、ドラ
イバ305はコントローラ306によって制御されている。
よび電圧Ｖ等は、ドライバ305によって供給され、ドラ
イバ305はコントローラ306によって制御されている。
第10図は、上記撮像装置の動作を概略的に説明するた
めのタイミングチャートである。
めのタイミングチャートである。
奇数フィールドF0において、パルスφv1およびφv2が
垂直走査回路101に入力することで走査パルスφ１が立
上がる。この走査パルスφ１は、上述したようにブート
ストラップ効果を利用することで高い電圧となってい
る。
垂直走査回路101に入力することで走査パルスφ１が立
上がる。この走査パルスφ１は、上述したようにブート
ストラップ効果を利用することで高い電圧となってい
る。
これによって垂直バッファ回路301は入力Vr1およびVr
2を各々水平ラインHDL1およびHDL2へ出力する。
2を各々水平ラインHDL1およびHDL2へ出力する。
まず、パルスφv2の立上がりと同時に、パルスφt1お
よびφｒが立上がり転送用トランジスタQt1およびリセ
ットトランジスタQrをONとし、これにより垂直ラインVL
およびコンデンサC1をクリアする。
よびφｒが立上がり転送用トランジスタQt1およびリセ
ットトランジスタQrをONとし、これにより垂直ラインVL
およびコンデンサC1をクリアする。
続いて、リセットトランジスタQrをOFFにした後、入
力Vr1を正電圧にしてラインHDL1のセルC11〜C1nの読出
し動作を行い、各信号を転送用トランジスタQt1を通し
てコンデンサC1に各々蓄積する。
力Vr1を正電圧にしてラインHDL1のセルC11〜C1nの読出
し動作を行い、各信号を転送用トランジスタQt1を通し
てコンデンサC1に各々蓄積する。
次に、パルスφt2およびφｒの立上がりによって転送
用トランジスタQt2およびリセットトランジスタQrをON
にし、コンデンサC2および垂直ラインVLをクリアする。
用トランジスタQt2およびリセットトランジスタQrをON
にし、コンデンサC2および垂直ラインVLをクリアする。
続いて、入力Vr2を正電圧にしてラインHDL2のセルC21
〜C2nの読出し動作を行い、各信号を転送用トランジス
タQt2を通してコンデンサC2に蓄積する。
〜C2nの読出し動作を行い、各信号を転送用トランジス
タQt2を通してコンデンサC2に蓄積する。
以上の動作を水平ブランキング期間HBLK内に行い、続
いて水平有効期間内でコンデンサC1およびC2に各々蓄積
された第１行および第２行のセンサ信号を走査し出力す
る。
いて水平有効期間内でコンデンサC1およびC2に各々蓄積
された第１行および第２行のセンサ信号を走査し出力す
る。
すなわち、水平走査回路302から順次出力する走査パ
ルスφ11〜φn1によって、トランジスタQ1およびQ2が順
次ONとなり、コンデンサC1およびC2に蓄積されている信
号が信号線303および304に読み出され出力される。
ルスφ11〜φn1によって、トランジスタQ1およびQ2が順
次ONとなり、コンデンサC1およびC2に蓄積されている信
号が信号線303および304に読み出され出力される。
これと並行して、パルスφr1が立上がり、トランジス
タQrをONにして垂直ラインVLを接地する。また、入力Vr
1およびVr2は負電圧となって第１行および第２行のセル
をリフレッシュする。すなわち、各セルのMOSトランジ
スタQcがONとなって各ベース電位を一定値にリセットす
る。
タQrをONにして垂直ラインVLを接地する。また、入力Vr
1およびVr2は負電圧となって第１行および第２行のセル
をリフレッシュする。すなわち、各セルのMOSトランジ
スタQcがONとなって各ベース電位を一定値にリセットす
る。
続いて、入力Vr1およびVr2は正電圧となり、一定電位
にリセットされたベース領域203のリフレッシュを行
う。すなわち、各セルのエミッタ電極は垂直ラインVLを
通して接地されているために、キャパシタC0xに正電圧
が印加されると、ベース・エミッタ間が順バイアス状態
となり、読出し動作と同様にしてベース領域203に蓄積
されたキャリアが消滅する。
にリセットされたベース領域203のリフレッシュを行
う。すなわち、各セルのエミッタ電極は垂直ラインVLを
通して接地されているために、キャパシタC0xに正電圧
が印加されると、ベース・エミッタ間が順バイアス状態
となり、読出し動作と同様にしてベース領域203に蓄積
されたキャリアが消滅する。
こうしてリフレッシュ動作が終了すると、第１行およ
び第２行のセルは、蓄積動作を開始する。
び第２行のセルは、蓄積動作を開始する。
以下同様に、パルスφv1およびφv2によって、奇数フ
ィールドF0となる第３および第４行、第５行および第６
行・・・の読出しおよびリフレッシュ動作が順次行われ
る。
ィールドF0となる第３および第４行、第５行および第６
行・・・の読出しおよびリフレッシュ動作が順次行われ
る。
偶数フィールドFeでは、入力Vr2およびVr3によって、
第２および第３行、第４および第５行・・・の読出しお
よびリフレッシュ動作が同様に順次行われる。
第２および第３行、第４および第５行・・・の読出しお
よびリフレッシュ動作が同様に順次行われる。
［発明の効果］ 以上詳細に説明したように、本発明による撮像装置
は、２行分の信号を読み出すことができると共に、垂直
方向の信号読出しを各々１本の垂直信号線で行うことが
でき、従って、光電変換効率の低下を伴わずに、２行分
の信号を、又、２つのキャパシタの信号を同時に読み出
すことから、奇数フィールド・偶数フィールドの走査を
も簡単な構成で達成できる。
は、２行分の信号を読み出すことができると共に、垂直
方向の信号読出しを各々１本の垂直信号線で行うことが
でき、従って、光電変換効率の低下を伴わずに、２行分
の信号を、又、２つのキャパシタの信号を同時に読み出
すことから、奇数フィールド・偶数フィールドの走査を
も簡単な構成で達成できる。
第１図は、本発明による駆動回路の第１実施例の概略的
回路図、 第２図は、その動作を説明するためのタイミングチャー
ト、 第３図は、本発明の第２実施例の概略的回路図、 第４図は、その動作を説明するためのタイミングチャー
ト、 第５図は、上記実施例に用いられた走査回路の１例の部
分的回路図、 第６図は、その動作を説明するための各部分の電圧波形
図、 第７図は、固体撮像装置に使用される光電変換セルの一
例の模式的断面図、 第８図（Ａ）は、上記光電変換セルの等価回路図、第８
図（Ｂ）は、その動作を説明するための電圧波形図、 第９図は、上記光電変換セルを用いた固体撮像装置の回
路図、 第10図は、上記撮像装置の動作を概略的に説明するため
のタイミングチャート、 第11図は、従来の固体撮像装置における駆動部の概略的
回路図である。 101……垂直走査回路 301……垂直バッファ回路 302……水平走査回路 303、304……信号線 φ１〜φｎ……走査パルス φv1、φv2……駆動パルス C1〜Cn、Cp……ブートストラップ容量 HDL1〜HDLn……水平駆動ライン
回路図、 第２図は、その動作を説明するためのタイミングチャー
ト、 第３図は、本発明の第２実施例の概略的回路図、 第４図は、その動作を説明するためのタイミングチャー
ト、 第５図は、上記実施例に用いられた走査回路の１例の部
分的回路図、 第６図は、その動作を説明するための各部分の電圧波形
図、 第７図は、固体撮像装置に使用される光電変換セルの一
例の模式的断面図、 第８図（Ａ）は、上記光電変換セルの等価回路図、第８
図（Ｂ）は、その動作を説明するための電圧波形図、 第９図は、上記光電変換セルを用いた固体撮像装置の回
路図、 第10図は、上記撮像装置の動作を概略的に説明するため
のタイミングチャート、 第11図は、従来の固体撮像装置における駆動部の概略的
回路図である。 101……垂直走査回路 301……垂直バッファ回路 302……水平走査回路 303、304……信号線 φ１〜φｎ……走査パルス φv1、φv2……駆動パルス C1〜Cn、Cp……ブートストラップ容量 HDL1〜HDLn……水平駆動ライン
Claims (1)
- 【請求項１】行及び列状に配列された複数の光電変換セ
ルと、 所定の列の光電変換セルの信号を読み出すための複数の
垂直信号線と、 前記各垂直信号線に接続された第１、第２のキャパシタ
と、 垂直走査回路と該垂直走査回路の各出力に接続された複
数のスイッチ手段とからなり、前記複数の光電変換セル
の内の所定の２行の光電変換セルの信号を１水平帰線期
間中に順次選択するための行選択手段と、 前記行選択手段により順次選択された２行の光電変換セ
ルの信号をそれぞれ前記垂直信号線を介して前記第１、
第２のキャパシタに順次蓄積させた後、前記第１、第２
のキャパシタにそれぞれ蓄積された信号を同時に読み出
すための読み出し制御手段と、 を有することを特徴とする撮像装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125926A JP2635966B2 (ja) | 1987-05-25 | 1987-05-25 | 撮像装置 |
| US07/196,479 US4922138A (en) | 1987-05-25 | 1988-05-20 | Scan circuit using a plural bootstrap effect for forming scan pulses |
| EP88304655A EP0293156B1 (en) | 1987-05-25 | 1988-05-23 | Scan circuit |
| DE3850811T DE3850811T2 (de) | 1987-05-25 | 1988-05-23 | Abtastungsschaltung. |
| US07/476,528 US5119202A (en) | 1987-05-25 | 1990-02-07 | Scan circuit with bootstrap drive |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62125926A JP2635966B2 (ja) | 1987-05-25 | 1987-05-25 | 撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63292773A JPS63292773A (ja) | 1988-11-30 |
| JP2635966B2 true JP2635966B2 (ja) | 1997-07-30 |
Family
ID=14922370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62125926A Expired - Fee Related JP2635966B2 (ja) | 1987-05-25 | 1987-05-25 | 撮像装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635966B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0759613A4 (en) * | 1995-02-06 | 1997-12-17 | Sony Corp | RECORDING-REPRODUCING DEVICE |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5875970A (ja) * | 1981-10-30 | 1983-05-07 | Nec Corp | インタ−レ−ス回路とその駆動方法 |
-
1987
- 1987-05-25 JP JP62125926A patent/JP2635966B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63292773A (ja) | 1988-11-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |