JPH025339B2 - - Google Patents

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JPH025339B2
JPH025339B2 JP57141785A JP14178582A JPH025339B2 JP H025339 B2 JPH025339 B2 JP H025339B2 JP 57141785 A JP57141785 A JP 57141785A JP 14178582 A JP14178582 A JP 14178582A JP H025339 B2 JPH025339 B2 JP H025339B2
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signal
input
frequency
divider
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Aran Arubarero
Andore Ruure
Aruberuto Pimenteru
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Publication date
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 （技術分野） 本発明は角度変調信号を得るための周波数シン
セサイザに関する。周波数シンセサイザは既に知
られており、Ｎを数Ｎ＋ｋの整数部分、ｋをその
小数部分、FRを基準信号の周波数とするとこの
シンセサイザはFS＝（Ｎ＋ｋ）FRの形の出力信号
を発生する機能を有している。このシンセサイザ
は可変発振器と発振器制御ループから構成されて
おり、この発振器制御ループは分割数Ｎにあらか
じめ設定されている可変分割器と、この分割器の
出力信号と基準信号の位相を比較する比較器と、
加算回路と、フイルタとから直列的に構成されて
いる。更にこのシンセサイザは周波数FRで数Ｇ
＝ｋ・ＭのＭ進の加算を行なう位相累算器を具備
しており、この累算器の和出力は補償信号を供給
するために加算回路と接続されており、一方累算
器のキヤリー出力は分割数Ｎ＋１の制御信号を供
給するために分割器と接続されている。
この種の周波数シンセサイザを、デイジタル・
データによつて角度変調された信号を供給するデ
イジタル信号変調器と組合せようとする場合、こ
のデイジタル信号変調器を制御ループ内にあるい
は周波数シンセサイザの出力側に配置する方法が
知られている。この変調器を制御ループ内で加算
回路と可変発振器の制御入力との間に配置した場
合、制御ループは可変発振器の制御入力に供給さ
れる変調信号用のハイパスフイルタとしてふるま
い、デイジタル情報の低周波数成分を伝達する可
能性はなくなる。このループ・パスバンド問題を
解消する別の方法は、電圧制御形水晶発振子によ
る周波数固定形角度変調器を配置し、この変調器
によつて供給される信号をミキシングによつて周
波数シンセサイザの信号に加えその後好ましくな
いミキシング成分を取除くためろ過を行なう方法
である。しかしこの方法はコストが高くつく。そ
の主な理由の一つはこの方法がアナログ式のみに
限られることである。そして変調信号のスペクト
ルを制限するために、各ケース毎にアナログ式フ
イルタを変調器の入力側に設けることが必要とな
る。
（発明の課題） 本発明の目的は、低周波数のデイジタル・デー
タの伝送を可能にするためにデイジタル式角度変
調器が組込まれた周波数シンセサイザを提案する
ことによつて上述の不都合の全てもしくは一部を
解消することにある。これは変調を行なう位相変
調器の入力信号に処理をほどこすことによつて達
成される。
本発明によれば、Ｎを数Ｎ＋ｋの整数部分、ｋ
をその小数部分、FRを基準信号の周波数とする
時FS＝（Ｎ＋ｋ）FRの形の出力信号を発生させる
周波数シンセサイザであつて、前記基準信号を供
給する基準発振器と、一つの制御入力と一つの出
力を具備する可変発振器と、前記可変発振器の制
御ループを具備するシンセサイザを提供すること
ができる。この制御ループは前記可変発振器の出
力と接続している一つの信号入力と分割数がＮ＋
１である一つの制御入力を具備しかつ分割数Ｎに
予め設定されている可変分割器と、前記分割器の
出力信号の位相と前記基準信号の位相を比較する
比較器と、第１の入力と第２の入力を具備し第１
の入力が前記比較器に接続している加算回路と、
前記可変発振器の制御入力に接続する一つの出力
を具備するフイルタとから直列的に構成されてい
る。このシンセサイザはさらに、数Ｇ＝ｋ・Ｍ
（Ｍは正数）を伝送するメイン出力を具備する手
段と、基準周波数FRにて数ＧのＭを法とする加
算を実行するために前記基準信号と信号Ｇを受取
る位相累算器を具備しており、この位相累算器の
和出力およびキヤリー出力は前記加算回路の前記
第２の入力および前記分割器のＮ＋１の分割数の
制御入力にそれぞれ接続している。前記信号FSを
デイジタル・アイテム情報によつて変調された角
度変調信号とするために、前記手段が前記メイン
出力と接続している一つの出力を具備する加算器
と、定数ｇを受取る第１のアクセス手段と、デイ
ジタル情報を表わす数dgを受取る第２のアクセ
ス手段とから構成されていることに明確な特徴が
ある。
（発明の構成および作用） 添付の図面は、従来の周波数シンセサイザにい
くつかの回路を加えて構成される本発明の周波数
シンセサイザを示している。従来式のシンセサイ
ザとは、その入力において示される値によつて選
択される所定の周波数を持つ出力信号を発生する
ようなシンセサイザを意味する。以下の記載にお
いて、図面中に示されている「従来式の周波数シ
ンセサイザ」として称されているシンセサイザの
各部分について先ず説明し、同時にこの種のシン
セサイザの動作を支配する原理について述べる。
図中の参照符号１は可変発振器であり、その出
力はこの周波数シンセサイザの周波数FSの出力信
号を供給している。可変発振器１の出力は可変分
割器２の信号入力に接続されている。この分割器
２における分割数Ｎの制御は、図面中に分割器２
を指している矢印によつて示され文字Ｎと表示さ
れている。
分割器２の出力信号は位相比較器３の２つの比
較入力のうち一方に供給され、この位相比較器３
はもう一方の比較入力において基準発振器６から
のFR＝480KHzの周波数の出力信号を受取る。こ
の出力信号は高精度の水晶発振子より得られるも
のである。
位相比較器３の出力信号はアナログ式加算回路
４の２つの入力のうち一方に供給され、もう一方
の入力はＤ−Ａ変換器７２の前段の位相累算器に
よつて形成される信号を受取る。この位相累算器
はデイジタル加算器７０とバツフア・レジスタ７
１によつて構成されている。加算器７０はその第
１の入力において後述する数Ｇを表わす信号を受
取る。加算器７０の出力はバツフア・レジスタ７
１の信号入力に接続されており、このバツフア・
レジスタ７１の制御信号は発振器６からの周波数
FRの信号である。加算器７０はＭ進の加算器で
あり、ここでＭは整数（この実施例の場合Ｍ＝
480）である。加算器７０は最大カウント（Ｍ−
１＝479）を越えたことを示すキヤリー出力を有
している。このキヤリー出力は図中にＮ＋１で表
示されており分割器２の分割数の値を変化させる
ための入力に接続されている。バツフア・レジス
タ７１の出力は加算器７０の第２の入力に接続さ
れるとともにＤ−Ａ変換器７２の入力の一つに接
続されている。Ｄ−Ａ変換器７２はもう一方の入
力にて信号FSを受取る。前述したように変換器７
２の出力信号は加算回路４に供給される。
加算回路４の出力はループ・フイルタ５の入力
に接続され、ループ・フイルタ５の出力は可変発
振器１に制御信号を供給する。
これまでに述べた周波数シンセサイザの各部
分、言いかえればブロツク１〜６と７０〜７２か
ら成る部分は従来式の周波数シンセサイザを構成
している。このシンセサイザの動作の原理を以下
説明する。
可変発振器１の出力において得られる信号の周
波数はFS＝（Ｎ＋ｋ）FRの形である。ここで（Ｎ
＋ｋ）は整数部分がＮ、小数部分がｋの数であ
る。周波数FSは基準周波数FRのＮ倍に等しくな
いので、分割器２より供給される周波数FS／Ｎの信 号と周波数FRの信号とを位相比較器３によつて
比較すると、その位相差を示す信号が形成され
る。この位相差を示す信号は、少なくとも分割器
２の分割数がＮに等しい限り各周期FR＝１／FR毎に 一定値だけ累積的に増加する（あるいはｋの値に
従つて減少する）。
Ｇ＝ｋ・Ｍとなる数Ｇが加算器７０の第１の入
力に供給される。ただし前述したようにｋは数
（Ｎ＋ｋ）の小数部分、Ｍは加算器７０の法であ
る。レジスタ７１の制御レートがFRの時加算器
７０によつて実行されるＭ進の加算は、管周期
TR毎に値Ｇだけ加算器７０のカウントを増加さ
せる。カウント数が加算器７０の最大容量に達す
るかあるいはそれを越える毎に、加算器７０は１
つのキヤリー・ビツトをそのキヤリー出力（Ｎ＋
１）に供給し、このキヤリー・ビツトの期間TR
中に分割器２の分割数は１単位ほど増加しＮ＋１
となる。そして既述した如く、信号FS／Ｎの位相と 信号FRの位相を比較する位相比較器３は、位相
差が累積的に増加（または減少）していることを
表わす出力信号を形成する。この位相差はＭ・
TRに等しい期間を過ぎると分割数Ｎ＋１への遷
移によつて減少して０となる。その結果、階段状
のこぎり波形信号が位相比較器３の出力において
形成される。それぞれの周波数FSに対して、位相
比較器３によつて形成される信号はｋＧ／Ｍに依存 する一連の離散的な値となり、各瞬間における理
論的な数値は位相累算器７０，７１に含まれるか
もしくは比例係数を掛けたものとなる。比較器３
の出力信号の一例を図に示してある。比較器３の
出力信号はＤ−Ａ変換器７２によつて供給される
補償信号と加算される。周波数FSが周波数FRに
対してロツクされる場合、補償信号は比較器３の
出力信号に対して反対となる。周波数シンセサイ
ザの周波数変動の全範囲にわたつて補償を確実に
するために、（位相比較器３の出力における）位
相差を表わす信号の振巾が周波数FSに反比例する
という事を考慮する。この目的のため、補償信号
を位相累算器の内容に比例させるだけでなく周波
数シンセサイザの信号の周期１／FSにも比例させる。
またこの補償信号をバツフア・レジスタ７１の出
力信号とＤ−Ａ変換器７２により信号FSとから得
る。
Ｄ−Ａ変換器７２の出力信号は加算回路４にお
いて位相比較器３の出力信号と加えられる。加算
回路４によつて供給される信号はループ・フイル
タ５によつてろ過され、可変発振器１の制御信号
としての役割をする。
以上述べてきた図面中の各部分は従来式の周波
数シンセサイザに対応している。この説明のモデ
ルとなつている周波数シンセサイザは107〜227の
範囲にあるＮの値によつて、1KHzのステツプＰ
（Ｐ＝FR／Ｍ＝1KHz）につき51.4〜109.4MHzの範囲 内の周波数出力を発生しようとするものである。
従来式の周波数シンセサイザにおいて、数Ｇは
FSの出力信号に対する定数である。本発明による
周波数シンセサイザの場合、数Ｇは数ｇと数dg
の和から得られ、この和は加算器８０によつて形
成される。数ｇが定数の場合、数dgは変調によ
つて供給される情情Ｉのデイジタル・アイテムを
表わす正または負の変数である。
ここに述べている例の場合、数dgは62.5μsの時
間間隔を持つビツトに相当する16キロビツト／秒
のビツト・レートを持つデイジタル・データＩを
表わしている。この情報は一つの直列な入力と複
数の並列な出力を持つ５段式レジスタ９０の入力
に供給される。この複数の並列な出力は読出し専
用メモリー（ROM）９２の第１のグループの５
つのアドレス入力に接続されている。
周波数FRの基準信号はｎ進のカウンタ９１
（ｎ＝30）の信号入力に供給される。完全な一つ
のカウント・サイクルが62.5μs（30・TR＝30／480000 ＝62.5μs）の時間間隔を持つことを保証するよう
に基準周波数FRとカウンタ９１の法が選択され
るので、カウンタ９１はROM９２の第２のグル
ープの５つのアドレス入力に、一つの情報ビツト
時間に等しい時間間隔中に値が０〜29まで変化す
る数を供給する。ROM９２が受取る表示信号
は、受取つた最後の５つの情報ビツトＩを表わす
とともに時間間隔TRを持つ30の情報ビツトのサ
ンプルをサンプリングするためのフラグでもあ
る。最後の５つの情報ビツトの構成となる瞬間に
ROM９２が受取るサンプル数はこのメモリーに
記憶される一つの８ビツト・ワードに対応する。
この８ビツト・ワードは加算器８０に供給される
数dgである。dgが連続して０の場合、ｇが可変
発振器１の出力における周波数FSに対応する事か
ら、値dgは周波数増加分として考えることがで
きる。この周波数増加分は位相累算器７０−７１
に供給され、周波数シンセサイザの出力信号はFS
＋dg／Ｍ・FRとなる。言いかえれば、FSは一つのサ ンプルの時間TR中に2πdg／Ｍ・FR・TR＝2πdg／Ｍに等 しい変動を受ける。
値dgはサンプル数の関数としてメモリー９２
中に記憶され、１情報ビツトの場合dgは各サン
プルからの位相変動分の和がこの情報ビツト中の
信号FSの所定の位相変動分に相当するようなもの
となる。
５つの連続ビツトの各構成に関係する30のサン
プルに対応する30の記憶された値dgは各構成に
対する所定の位相変調法則を表わすものである。
得るべき変調のタイプの関数としてコンピユータ
によるシミユレーシヨンを行ないかつ変調信号FS
のスペクトルを最適化するように周波数シンセサ
イザの制御ループの応答時間を考慮することによ
つて、５ビツトの32構成に対応する３２の位相変
調法則が得られる。これは、変調信号のスペクト
ルを制限するために従来の角度変調器の入力にお
いて必要とされてきたアナログ式フイルタを必要
とせず、また従来の変調装置には容易に適用する
ことのできなかつたスペクトル最適化処理を行な
うことができるという利点を与える。
前述の如き変調が所定の方向で起こることを保
証するために、周波数シンセサイザ・ループの位
相位置決め時間は増加分dgに関する１情報ビツ
ト時間間隔より確実に短くなくてはならないこと
が容易に分かる。この実施例の場合、ループの位
置決め時間は１ビツトの時間間隔の1/5のオーダ
ーである。
レジスタ９０とカウンタ９１は、フレツシユな
データが供給される毎にその始めの時点において
リセツト信号Ｚによつて感応するリセツト入力を
備えている。
入力信号Ｇが０より大きくかつ加算器７０の法
より小さい場合のみ、制御ループに対してある方
向性を持つた出力信号を形成する回路７０，７１
から補償信号が得られるので、Ｇが０より大きく
かつ加算器７０の法Ｍより小さい場合のみ、変換
器７２の前段の位相累算器７０−７１は補償信号
を形成することができることは注目に値する。こ
の理由は、加算器８０がデコーダ８１の前段にあ
り、ｇ＋dgが０より小さい場合（言いかえれば
dgが負でありかつその絶対値がｇの絶対値より
大きい場合）デコーダ８１は信号Ｇ＝Ｍ＋ｇ＋
dgを加算器７０に供給し、分割器２の分割数を
１単位だけ減少させるからである。ｇ＋dgがＭ
より大きい場合、デコーダ８１は信号Ｇ＝ｇ＋
dg−Ｍを加算器７０に供給し、分割器２の分割
数を１単位だけ増加させる。分割器２の分割数を
１単位だけ増減させる役割をするデコーダ８１の
出力は図中Ｎ±１で表示されている。
本発明は前述の実施例に限定されるものではな
い。この実施例によると、カウンタ９１によるデ
イジタル情報信号Ｉのサンプリングは行なわなく
ても済むが、変調によつて伝送される信号のスペ
クトルの廉価な最適化の可能性はもはやなくな
る。従つて、スペクトルの最適化を達成するため
には、制御ループの外側に設けられかつ可変発振
器１の出力信号を受取るように成された狭帯域フ
イルタの使用が必要となつてくる。この解決法
は、一つのフイルタをそれぞれの出力周波数FSに
対応させようとする場合には通常実行不可能であ
る。
周波数シンセサイザが16キロビツト／秒以上の
ビツト・レートを有する情報Ｉのデイジタル・ア
イテムを処理することが可能となるように図面に
基づいて変調可能な周波数シンセサイザを変形す
ることも可能である。この場合、１情報ビツト当
たりのサンプル数を決定するカウンタ９１の法
は、１ビツト区間中に全数のサンプルが存続期間
TRを持つことを保証するために受取る情報ビツ
トＩのレートの関数として制御されなくてはなら
ない。このために、第一にサイクル／秒（ヘル
ツ）で表わされる基準周波数FRの値がビツト／
秒で表わされる情報流量（flow rate）の値で割
切れその割算の商がカウンタ９１の法を与える保
証する必要がある。第二に受取る数値情報の流量
の関数としてカウンタ９１の法を変形するための
切換装置を設ける必要がある。
周波数FRでサンプリング操作を行なう代わり
に、FRの副倍数（サブマルチプル）であるF′Rで
サンプリング操作を行なつても良く、その場合前
の段落のすべての所見をFRをF′Rに置換えたこの
ケースにそのまま適用することができる。しか
し、FRの副倍数であるサンプリング周波数の使
用はより少数のサンプルによつて、従つてより低
い精度でもつて位相変調法則を定義することが必
要となつてくる。
情報の流量が基準周波数の正確な副倍数でなく
少し異なつている場合には、ビツト・レートを
FRによつて再同期させることが可能となる。し
かし、この操作は一つのサンプルの時間間隔に等
しい１情報ビツトの時間間隔中に周期的にジツタ
ーを導入する効果を有し、このことはカウンタ９
１の法ｎを１単位だけ増減させることによつてカ
ウンタ９１の動作に考慮されなければならない。
行なわれるべき変調の特性と変調すべき情報の
特性が、図面を参照して前述の記載中で考慮して
きたような特性に対して簡単化される場合には、
別の簡素化を図面において行なうことができる。
従つてこのことから、前述したカウンタ９１の抑
制に対応するサンプリングの抑制に加えて、情報
Ｉが数ｇを変調するための信号として直接用いる
ことができる場合には、言いかえればｇの変調が
dg＝Ｉとして行なわれる場合には、レジスタ９
０とメモリー９２とを使用しなくても済むことに
なる。
同様に、ｇ＋dgが常に正でありかつ加算器７
０の法Ｍより小さい場合、デコーダ８１はもはや
何の有用な役割をせず、加算器８０の出力は信号
Ｇを加算器７０に直接供給し、分割器２との接続
Ｎ±１はもはや必要でなくなる。
別の実施例において、加算器８０の入力へ供給
される変調デイジタル情報dgを、例えばスピー
チ型のアナログ情報から取り出すことができる。
最初に情報がアナログ形の場合、サンプリング回
路とＤ−Ａ変換器が変調情報dgを構成するため
にデイジタル形への変換を可能にする。
【図面の簡単な説明】
第１図は本発明による周波数シンセサイザの一
実施例を示すものである。 なお図面に用いた符号は、１……可変発振器、
２……分割器、３……位相比較器、４……加算回
路、５……フイルタ、６……基準発振器、７０…
…加算器、７１……レジスタ、７２……Ｄ−Ａ変
換器、８０……加算器、８１……デコーダ、９０
……レジスタ、９１……カウンタ、９２……メモ
リー、である。

Claims (1)

  1. 【特許請求の範囲】 １ Ｎを数Ｎ＋ｋの整数部分、ｋをその小数部
    分、FRを基準信号の周波数とする時FS＝（Ｎ＋
    ｋ）FRの形の出力信号を発生させる周波数シン
    セサイザであつて、前記基準信号を供給する基準
    発振器と、一つの制御入力と一つの出力を具備す
    る可変発振器と、前記可変発振器の出力と接続し
    ている一つの信号入力と分割数がＮ＋１である一
    つの制御入力を具備しかつ分割数Ｎにあらかじめ
    設定されている可変分割器、前記分割器の出力信
    号の位相と前記基準信号の位相を比較する比較
    器、第１の入力と第２の入力を具備し第１の入力
    が前記比較器に接続している加算回路、および前
    記可変発振器の制御入力に接続する一つの出力を
    具備するフイルタから直列的に構成される可変発
    振器制御ループと、数Ｇ＝ｋ・Ｍ（Ｍは正数）を
    供給するメイン出力を具備する手段と、基準周波
    数FRにて数ＧのＭを法とする加算を実行するた
    めに前記基準信号と信号Ｇを受取りかつ前記加算
    回路の前記第２の入力および前記分割器のＮ＋１
    の分割数の制御入力にそれぞれ接続している和出
    力およびキヤリー出力を具備する位相累算器とを
    それぞれ具備し、前記信号FSをデイジタル・アイ
    テム情報によつて変調された角度変調信号とする
    ために、前記手段が前記メイン出力と接続してい
    る一つの出力を具備する加算器と、定数ｇを受取
    る第１のアクセス手段と、デイジタル情報を表わ
    す数dgを受取る第２のアクセス手段とから成る
    ことを特徴とする実数倍の周波数を発生させる周
    波数シンセサイザ。 ２ 前記加算器がデコーダを介して前記メイン出
    力と接続しており、前記デコーダが前記メイン出
    力を構成する一つの出力と前記分割器に接続して
    いる補助出力とを具備し、前記デコーダが値ｇ＋
    dgと値Ｍおよび０との比較を行なつて、ｇ＋dg
    が０より小さい値の時には数ＧをＧ＝Ｍ＋ｇ＋
    dgの形で前記メイン出力に供給するとともに前
    記分割器の分割数を１単位だけ減少させる制御信
    号を前記補助出力に供給し、ｇ＋dgがＭより大
    きい場合には数ＧをＧ＝ｇ＋dg−Ｍの形で前記
    メイン出力に供給するとともに前記分割器の分割
    数を１単位だけ増加させる制御信号を前記補助出
    力に供給することを特徴とする特許請求の範囲第
    １項に記載の周波数シンセサイザ。 ３ 前記手段が、出力を具備しかつ変調すべき情
    報を受取る直並列レジスタと、得ようとする変調
    の法則の関数としてプログラムされておりかつ前
    記レジスタの出力と接続しているアドレス入力を
    具備しまた数dgを前記加算器に供給するために
    前記加算器の第２のアクセス手段と接続している
    メモリーとを具備することを特徴とする特許請求
    の範囲第１項に記載の周波数シンセサイザ。 ４ デイジタル情報がビツト当たりのサンプルの
    正数ｎでサンプリングされることを保証するため
    に、ヘルツを単位とする周波数FRの値がビツ
    ト／秒を単位とするデイジタル情報の流量の値の
    ｎ倍と等しくなるように選択され、前記手段が前
    記基準信号を受取るための一つのカウント入力と
    出力を具備するｎ進のカウンタから成り、前記メ
    モリーが前記カウンタの出力と接続しておりかつ
    前記レジスタの出力と接続している前記アドレス
    入力とは別の付加アドレス入力を具備しているこ
    とを特徴とする特許請求の範域第３項に記載の周
    波数シンセサイザ。
JP57141785A 1981-08-17 1982-08-17 実数倍の周波数を発生させる周波数シンセサイザ Granted JPS5839125A (ja)

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CA1184260A (en) 1985-03-19
EP0073699B1 (fr) 1985-10-30
US4492936A (en) 1985-01-08
EP0073699A1 (fr) 1983-03-09
JPS5839125A (ja) 1983-03-07
DE3267170D1 (en) 1985-12-05
IL66543A0 (en) 1982-12-31
FR2511564A1 (fr) 1983-02-18
DK364082A (da) 1983-02-18

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