JPS5839125A - 実数倍の周波数を発生させる周波数シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （技術分野） 本発明は角度変調信号を得るための周波数シンセサイザ
に関する。周波数シンセサイザは既に知られており、Ｎ
を数Ｎ十にの整数部分、ｋをその小数部分、ＦＲを基準
信号の周波数とするとこのシンセサイザはＦｓ　＝（Ｎ
　＋　ｋ　）　ＦＲの形の出方信号を発生する機能を有
している。このシンセサイザは可変発振器と発振器制御
ループから構成されており、この発振器制御ループは分
割数Ｎにあらかじめ設定されている可“変分制器と、こ
の分割器の出力信号の位相と基準信号の位相を比較する
比較器と、加算回路と、フィルタとから直列的に構成さ
れている。更にこのシンセサイザは周波数ＦＲで数Ｇ＝
に−ＭのＭ進の加算を行なう位相累算器を具備しており
、この累算器の和出力は補償信号を供給ｊるために加算
回路と接続されており、−男系算器のキャリー出力は分
割数Ｎ＋１の制御信号を供給するために分割器と接続さ
れている。

この種の周波数シンセサイザを、ディジタル・データに
よって角度変調された信号を供給するディジタル信号変
調器と組合せようとする場合、このディジタル信号変調
器を制御ループ内にあるいは周波数シンセサイザの出力
側に配置する方法が知られている。この変調器を制御ル
ープ内で加算回路と可変発振器の制御入力との間に配置
した場合、制御ループは可変発振器の制御入力に供給さ
れる変調信号用のノ・イパスフィルタとしてふるまい、
ディジタル情報の低周波数成分を伝達する可能性はな（
なる。このループ・）５スノ（ンド問題を解消する別の
方法は、電圧制御形水晶発振子による周波数置定形角度
変調器を配置し、この変調器によって供給される信号を
ミキシングによって周波数シンセサイザの信号に加えそ
の後好ましくないミキシング成分を取除くためろ過を行
なう方法である。しかしこの方法はコストが高（つ（。

その主な理由の一つはこの方法がアナログ式のみに限ら
れることである。そして変調信号のスペクトルを制限す
るために、各ケース毎にアナログ式フィルタを変調器の
入力側に設けることが必要となる。

（発明の昧題） 本発明の目的は、低周波数のディジタル・データの伝送
を可能にするためにディジタル式角度変調器が組込まれ
た周波数シンセサイザを提案することによって上述の不
都合の全てもしくは一部を解消することにある。これは
変調を行なう位相変調器の入力信号に処理をほどこすこ
とによって達成される。

本発明によれば、Ｎを数Ｎ十にの整数部分、ｋをその小
数部分、ＦＲを基準信号の周波数とする時Ｆｓ＝（Ｎ十
ｋ）Ｆｕの形の出力信号を発生させる周波数シンセサイ
ザであって、前記基準信号を供給する基準発振器と、一
つの制御入力と一つの出力を具備する可変発振器と、前
記可変発振器の制御ループを具備するシンセサイザを提
供することができる。この制御ループは前記可変発振器
の出力と接続している一つの信号入力と分割数がＮ＋１
である一つの制御入力を具備しかつ分割数Ｎに予め設定
されている可変分割器と、前記分割器の出力信号の位相
と前記基準信号の位相を比較する比較器と、第１の入力
と第２の入力を具備し第１の入力が前記比較器に接続し
ている加算回路と、前記可変発振器の制御入力に接続す
る一つの出力を具備するフィルタと方・ら直列的に構成
されている。

このシンセサイザはさらに、数Ｇ＝に−Ｍ（Ｍは正数）
を伝送するメイン出力を具備する手段と、基準周波数Ｆ
Ｒにて数ＧのＭを法とする加算を実行するために前記基
準信号と信号Ｇを受取る位相累算器を具備しており、こ
の位相累算器の和出力およびキャリー出力は前記加算回
路の前記第２の入力および前記分割器のＮ＋１の分割数
の制御入力にそれぞれ接続している。前記信号Ｆｓをデ
ィジタル・アイテム情報によって変調された角度変調信
号とするために、前記手段が前記メイン出力と接続し　
・ている一つの出力を具備する加算器と、定数ｇをされ
ていることに明確な特徴がある。

（発明の構成および作用）　　　　　　１添付の図面は
、従来の周波数シンセサイザにいくつかの回路養加えて
構成される本発明の周波数シンセサイザを示している。

従来式のシンセサイザとは、その入力において示される
値によって選択される所定の周波数を持つ出力信号を発
生するようなシンセサイザを意味する。以下の記載にお
いて、図面中に示されている「従来式の周波数シンセサ
イザ」として称されているシンセサイザの各部分につい
て先ず説明し、同時にこの種のシンセサイザの動作を支
配する原理について述べる。

図中の参照符号１は可変発振器であり、その出力はこの
周波数シンセサイザの周波数Ｆｓの出力信号を供給して
いる。可変発振器１の出力は可変分割器２の信号入力に
接続されている。この分割器２における分割数Ｎの制御
は、図面中に分割器２を指している矢印によって示され
文字Ｎと表示されている。

分割器２の出力信号は位相比較器３の２つの比較入力の
うちの一方に供給され、この位相比較器３はもう一方の
比較入力において基準発振器６からのＦＢ　＝　４８０
　ＫＨｚの周波数の出力信号を受取る。

この出力信号は高精度の水晶発振子より得られるもので
ある。

位相比較器３の出力信号はアナログ式加算回路４の２つ
の入力のうちの一方に供給され、もう一方の入力はＤ−
Ａ変換器７２の前段の位相累算器によって形成される信
号を受取る。この位相累算器はディジタル加算器７０と
バッファ・レジスタ７１によって構成されている。加算
器７０はその第１の入力において後述する数Ｇを表わす
信号を受取る。

加算器７０の出力はバッファ・レジスタ７１の信号入力
に接続されており、このバッファ・レジスタ７１０制御
信号は発振器６からの周波数ＦＲの信号である。加算器
７０はＭ進の加算器であり、ここでＭは整数（この実施
例の場合Ｍ＝　４８０　）である。加算器７０は最大カ
ラン）　（Ｍ−１＝４７９）を越えたことを示すキャリ
ー出力を有している。このキャリー出力は図中にＮ＋１
で表示されており分割器２０分割数の値を変化させるた
めの入力に接続されて・（・る。バッファ・レジスタ７
１の出力は加算器７０の第２の入力に接続されるととも
にＤ−Ａ変換器７２０入力の一つに接続されている。Ｄ
−Ａ変換器７２はもう一方の入力にて信号Ｆｓを受取る
。前述したように変換器７２の出力信号は加算回路４に
供給される。

加算回路４の出力はループ・フィルタ５０入力に接続さ
れ、ループ・フィルタ５の出力は可変発振器１に制御信
号を供給する。

これまでに述べた周波数シンセサイザの各部分、言いか
えればブロック１〜６と７０〜７２から成る部分は従来
式の周波数シンセサイザを構成している。

このシンセサイザの動作の原理を以下説明する。

可変発振器１の出力において得られる信号の周波数はＦ
ｓ＝（Ｎ十ｋ）ＦＲの形である。ここで（Ｎ＋ｋ）は整
数部分がＮ、小数部分がｋの数である。周波数Ｆ８は基
準周波数ＦＲのＮ倍に等しくないと周波数ＦＲの信号と
を位相比較器３によって比較すると、その位相差を示す
信号が形成される。この位相差を示す信号は、少なくと
も分割器２０分値だけ累積的に増加する（あるいはｋの
値に従って減少する）。

Ｇ＝に−Ｍとなる数Ｇが加算器７０の第１の入力に供給
される。ただし前述したようにｋは数（Ｎ＋ｋ　）の小
数部分、Ｍは加算器７ｏの法である。

レジスタ７１０制御レートがＦＲＯ時加算器７０によっ
て実行されるＭ進の加算は、各周期ＴＲ毎にＩＦＩＩＧ
だけ加算器７００カウントを増加させる。カウント数が
加算器７０の最大容量に達するかあるいはそれを越える
毎に、加算器７０は１つのキャリー・ビットをそのキャ
リー出力（Ｎ＋１）に供給し、このキャリー・ビットの
期間ＴＲ中に分割器２０分割数は１単位はど増加しＮ＋
１となる。そして既述した如相比較器３は、位相差が累
積的に増加（または減少）していることを表わす出力信
号を形成する。

この位相差はＭ−ＴＲに等しい期間を過ぎると分割数Ｎ
＋１への遷移によって減少してＯとなる。その結果、階
段状のこぎり波形信号が位相比較器３の出力において形
成される。それぞれの周波数Ｆ８に対して、位相比較器
３によって形成される信号各瞬間における理論的な数値
は位相累算器７０　、７１に含まれるかもしくは比例係
数を掛けたものとなる。比較器３の出力信号の一例を図
に示しである。

比較器３の出力信号はＤ−Ａ変換器７２によって供給さ
れる補償信号と加算される。周波数Ｆｓが周波数ＦＲに
対してロックされる場合、補償信号は比較器３の出力信
号に対して反対となる。周波数シンセサイザの周波数変
動の全範囲にわたって補償を確実にするために、（位相
比較器３の出力における〕位相差を表わす信号の振巾が
周波数Ｆｓに反比例するという事を考慮する。この目的
のため、補償信号を位相累算器の内容に比例させるだけ
でな（周波数シンセサイザの信号の周期〒７にも比例さ
せる。またこの補償信号をバッファ・レジスタ７１の出
力信号と１）　−Ａ変換器７２により信号ＦＳとから得
る。

１）−大変換器７２の出力信号は加算回路４において位
相比較器３の出力信号と加えられる。加算回路４によっ
て供給される信号はループ・フィルタ５によってろ過さ
れ、可変発振器１の制御信号としての役割をする。

以上述べてきた図面中の各部分は従来式の周波数シンセ
サイザに対応している。この説明のモデルとなっている
周波数シンセサイザは１０７〜２２７の範囲にあるＮの
値によって、ＩＫＨｚのステップＰ（Ｐ　＝　”　＝　
Ｉ　ＫＨｚ　）　ＩｌＣつき５１．４〜１０９．４　Ｍ
Ｈｚ　（Ｄ範凹円の周波数出力を発生しようとするもの
である。

従来式の周波数シンセサイザにおいて、数ＧはＦ８の出
力信号に対する定数である。本発明による周波数シンセ
サイザの場合、数Ｇは数ｇと数ｄｇの和から得られ、こ
の和は加算魯閏に１よって形成される。数ｇが定数の場
合、数ｄｇは変調によつヤ供給される情報Ｉのディジタ
ル・アイテムを表わす正または負の変数であるｔ ここに述べている例の場合、数ｄｇは６２．５μ５（７
）時間間隔を持つビットに相当する１６キロビツト／秒
のビット・レートを持つディジタル・データ■を表わし
ている。この情報は一つの直列な入力と複数の並列な出
力を持つ５段式レジスタ９００Å力に供給される。この
複数の並列な出力は読出し専用メモＩＪ−（ＲＯＭ）９
２の第１のグループの５つのアドレス入力に接続されて
いる。

周波数ＦＲの基準信号はｎ進のカウンタ９１（ｎ＝３０
）の信号入力に供給される。完全な一つのカウント・０ サイクルが６２．５μｓ（３０−ＴＲ＝　−＝　６２．
５μｓ　）の４８００００ 時間間隔を持つことを保証するように基準周波数ＦＲと
カウンタ９１の法が選択されるので、カウンタ９１はＲ
，０Ｍ９２の第２のグループの５つのアドレス入力に、
一つの情報ビット時間に等しい時間間隔中に値が０−２
９まで変化する数を供給する。ＲＯＭ９２が受取る表示
信号は、受取った最後の５つの情報ビットＩを表わすと
ともに時間間隔ＴＲを持つ３０の情報ビットのサンプル
をサンプリングするためのフラグでもある。最後の５つ
の情報ビットの構成とある瞬間にＲＯＭ９２が受取るサ
ンプル数はこのメモリーに記憶される一つの８ビツト・
ワードに対応する。この８ビツト・ワードは加算器８０
に供給されろ数ｄｇである。ｄｇが漣続してＯの場合、
ｇが可変発振器１の出力における周波数Ｆｓに対応する
事から、値ｄｇは周波数増加分として考えることができ
る。この周波数増加分は位相累算器’ｉ’（１−７１に
供給され、周波数シンセサイザの出力信号は等しい変動
を受ける。

値ｄｇはサンプル数の関数としてメモリー９２中に記憶
され、１情報ビツトの場合ｄｇは各サンプルからの位相
変動分の和がこの情報ビット中の信号１・ｓの所定の位
相変動分に相当するようなものとなる。

５つの連続ビットの各構成に関係する（９）のサンプル
に対応する加の記憶された値ｄｇは各構成に対する所定
の位相変調法則を表わすものである。得るべき変調のタ
イプの関数としてコンビーータによるシミュレーション
を行ないかつ変調信号Ｆ８のスペクトルを最適化するよ
うに周波数シンセサイザの制御ループの応答時間を考慮
するこ〜とによって、５ビツトの３２構成に対応する３
２の位相変調法則が得られる。これは、変調信号のスペ
クトルを制限するために従来の角度変調器の入力におい
て必要とされてきたアナログ式フィルタを必要とせず、
また従来の変調装置には容易に適用することのできなか
ったスペクトル最適化処理を行なうことができるという
利点を与える。

前述の如き変調が所定の方向で起こることを保証するた
めに、周波数シンセサイザ・ループの位相位置決め時間
は増加分ｄｇに関する１情報ビット時間間隔より確実に
短（な（てはならないことが容易に分かる。この実施例
の場合、ループの位置決め時間は１ビツトの時間間隔の
１７５のオーダーである。

レジスタ９０とカウンタ９１は、フレッシュなデータが
供給されろ毎にその始めの時点においてリセット信号Ｚ
によって感応するりセント入力を１賄えている。

入力信号ＧがＯより大きくかつ加算器７００法より小さ
い場合のみ、制御ループに対しである方向性を持った出
力信号を形成する回路７０　、７１から補償信号が得ら
れるので、Ｇが０より太き（かつ加算器７００法Ｍより
小さい場合のみ、変換器７２０ｍＴ段の位相累算器７０
−７１は補償信号を形成することができることは注目に
値する。この理由は、加算器８０がデコーダ８１の前段
にあり、ｇ　＋ｄｇが０より小さい場合（言いかえれば
ｄｇが負でありかつその絶対値がｇの絶対値より大きい
場合）デコーダ８１は信号Ｇ＝Ｍ＋ｇ十ｄｇを加算器７
０に供給し、分割器２０分割数を１単位だけ減少させる
からである。

ｇ＋ｄｇがＭより大きい場合、デコーダ８１は信号Ｇ　
＝　ｇ　＋　ｄｇ　−Ｍを加算器７０に供給し、分割器
２０分割数を１単位だけ増加させる。分割器２０分割数
を１単位だけ増減させる役割をするデコーダ８１の出力
は図中Ｎ±１で表示されてＵ・る。

本発明は前述の実施例に限定され木もの噂はない。この
実施例によると、カウンタ９１によるディジタル情報信
号■のサンプリングは行なわな（ても済むが、変調によ
って伝送される信号のス、ベクトルの廉価な最適化の可
能性はもはやな（なる。

従って、スペクトルの最適化を達成するためには、制御
ループの外側に設けられかつ可変発振器１の出力信号を
受取るように成された狭帯域フィルタの使用が必要とな
って（る。この解決法は、一つのフィルタをそれぞれの
出力周波数Ｆｓに対応させようとする場合には通常実行
不可能である。

周波数シンセサイザが１６キロビツト／秒以上のビット
・レートを有する情報Ｉのディジタル・アイテムを処理
することが可能となるように図面に基づいて変調可能な
周波数シンセサイザを変形することも可能である。この
場合、１情報ビツト当たりのサンプル数を決定するカウ
ンタ９１の法は、１ビツト区間中に全数のサンプルが存
続期間ＴＲを持つことを保証するために受取る情報ピッ
）Ｉのレートの関数として制御された（てはならない。

このために、第一にサイクル７秒（ヘルツ）で表わされ
る基準周波数ＦＲの値がビット／秒で衣わされる情報流
量（ｆｌｏｗ　ｒａｔｅ　）の値で割切れその割算の商
がカウンタ９１の法を与えることを保証する必要がある
。第二に受取る数値情報の流量の関数としてカウンタ９
１の法を変形するための切換装置を設ける必要がある。

周波数ＦＲでサンプリング操作を行なう代わりに、ＦＲ
の副倍数（サブマルチプル）であるｒＡでサンプリング
操作を行なっても良く、その場合前の段落のすべての所
見をＦＲをＦ台に置換えたこのケースにそのまま適用す
ることができる。しかし、■パ□の副倍数であるサンプ
リング周波数の使用はより少数のサンプルによって、従
ってより低い精度でもって位相変調法則を定義すること
が必要となって（る。

情報の流量が基準周波数の正確な副倍数でな（少し異な
っている場合には、ビット・レートをＦＲによって再同
期させることが可能となる。しかし、この操作は一つの
サンプルの時間間隔に等しい１情報ビツトの時間間隔中
に周期的にジッターを導入する効果を有し、このことは
カウンタ９１の法ｎを１単位だけ増減させることによっ
てカウンタ９１の動作に考慮されなげればならない。

行なわれるべき変調の特性と変調すべき情報の特性が、
図面を参照して前述の記載中で考慮してぎたような特性
に対して簡単化される場合には、別の簡素化を図面にお
いて行なうことができる。

従ってこのことから、前述したカウンタ９１の抑制に対
応するサンプリングの抑制に加えて、情報■が数ｇを変
調するための信号として直接用いることができる場合に
は、言いかえればｇの変調がｄｇ　：　Ｔ　　として行
なわれる場合には、レジスタ９０とメモリー９２とを使
用しな（でも済むことになる。

同様に、ｇ＋ｄｇが常に正でありかつ加算器７００法Ｍ
より小さい場合、デコーダ８１はもはや何の有用な役割
をせず、加算器（資）の出力は信号Ｇを加算器７０に直
接供給し、分割器２との接続Ｎ±１はもはや必要でな（
なる。

別の実施例において、加算器（資）の入力へ供給される
変調ディジタル情報ｄｇを、例えばスピーチ型のアナロ
グ情報から取出すことができる。最初に情報がアナログ
形の場合、サンプリング回路と１）−Ａ変換器が変調情
報ｄｇを構成するためにディジタル形への変換を可能に
する。

【図面の簡単な説明】

第１図は本発明による周波数シンセサイザのｍ−実施例
を示すものである。 なお図面に用いた符号は、 １・・・可変発振器、　　　　２・・・分割器、３・・
・位相比較器、　　　　４・・・加算回路、５・・・フ
ィルタ、　　　　　６・・・基準発振器、７０・・・加
算器、　　　　　　７１・・・レジスタ、７２・・・Ｄ
−Ａ変換器、　　　（資）・・・加算器、８１・・・デ
コーダ、　　　　　（イ）・・・レジスタ、９１・・・
カウンタ、　　　　　９２・・・メモリー、である。 特許出願人 トムソンーセーエスエフ 特許出願代理人 弁理士山本恵−

Claims (4)

【特許請求の範囲】
1. （１）Ｎを数Ｎ十にの整数部分、ｋをその小数部分、ｌ
   １ｌＲを基準信号の周波数とする時Ｆｓ＝（Ｎ十ｋ）　
   ト”Ｒの形の出力信号を発生させる周波数シンセサイザ
   であって、前記基準信号を供給する基準発振器と、一つ
   の制御入力と一つの出力を具備する可変発振器と、前記
   可変発振器の出力と接続している一つの信号入力と分割
   数がＮ＋１である一つの制御入力を具備しかつ分割数Ｎ
   にあらかじめ設定されている可変分割器、前記分割器の
   出力信号の位相と前記基準信号の位相を比較する比較器
   、第１の入力と第２の入力を具備し第１の入力が前記比
   較器に接続している加算回路、および前記可変発振器の
   制御入力に接続する一つの出力を具備するフィルタから
   直列的に構成される可変発振器制御ループと、数Ｑ＝に
   −Ｍ（Ｍは正数）を供給するメイン出力を具備する手段
   と、基準周波数ＦＲにて数ＧのＭを法とする加算を実行
   するために前記基準信号と信号Ｇを受取りかつ前記加算
   回路の前記第２の入力および前記分割器のＮ＋１の分割
   数の制御入力にそれぞれ接続している和出力およびキャ
   リー出力を具備する位相累算器とをそれぞれ具備し、前
   記信号Ｆｓをディジタル・アイテム情報によって変調さ
   れた角度変調信号とするために、前記手段が前記メイン
   出力と接続している一つの出力を具備する加算器と、定
   数ｇを受取る第１のアクセス手段と、ディジタル情報を
   表わす数ｄｇを受取る第２のアクセス手段とから成るこ
   とを特徴とする実数倍の周波数を発生させる周波数シン
   セサイザ。
2. （２）前記加算器ｉＪ１デコーダを介して前記メイン出
   力と接続しており、前記デコーダが前記メイン出力を構
   成する一つの出力と前記分割器に接続している補助出力
   とを具備し、前記デコーダが値ｇ＋ｄｇと値ＭおよびＯ
   との比較を行なって、ｇ＋ｄｇがＯより小さい値の時に
   は数ＧをＧ＝Ｍ＋ｇ＋ｄｇの形で前記メイン出力に供給
   するとともに前記分制器の分割数を１単位だけ減少させ
   る制御信号を前記補助出力に供給し、ｇ十ｄｇがＭより
   太き（・場合には数ＧをＧ＝　ｇ　＋　ｄｇ　−Ｍ　　
   の形で前記メイン出力に供給するとともに前記分割器の
   分割数を１単位だけ増加させる制御信号を前記補助出力
   に供給することを特徴とする特許請求の範囲第１項に記
   載の周波数シンセサイザ。
3. （３）前記手段が、出力を具備しかつ変調すべき情報を
   受取る直並列レジスタと、得よ、うとする変調の法則の
   関数としてプログラムされておりかつ前記レジスタの出
   力と接続しているアドレス入力を具備しまた数ｄｇを前
   記加算器に供給するために前記加算器の第２のアクセス
   手段と接続しているメモリーとを具備することを特徴と
   する特許請求の範囲第１項に記載の周波数シンセサイザ
   。
4. （４）ディジタル情報がビット半たりのサンプルの正数
   ｎでサンプリングされることを保証するために、ヘルツ
   を単位とする周波数ＦＨの値がピント秒を単位とするデ
   ィジタル情報の流量の値のｎ倍と等しくなるように選択
   され、前記手段が前記基準信号を受取るだめの一つのカ
   ウント入力と出方を具備するｎ進のカウンタがら成り、
   前記メモリーが前記カウンタの出力と接続しておりかつ
   前記レジスタの出力と接続している前記アドレス入力と
   は別の付加アドレス入力を具備していることを特徴とす
   る特許請求の範域第３項に記載の周波数シンセサイザ。