JPH07273554A - 周波数シンセサイザ装置 - Google Patents
周波数シンセサイザ装置Info
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- JPH07273554A JPH07273554A JP7060422A JP6042295A JPH07273554A JP H07273554 A JPH07273554 A JP H07273554A JP 7060422 A JP7060422 A JP 7060422A JP 6042295 A JP6042295 A JP 6042295A JP H07273554 A JPH07273554 A JP H07273554A
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- frequency synthesizer
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F1/02—Digital function generators
- G06F1/022—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- G06F1/0321—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers
- G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Analogue/Digital Conversion (AREA)
- Transmitters (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】
【目的】 多数ビットを処理するディジタル−アナログ
変換器を使用しない周波数シンセサイザ装置を提供する
にある。 【構成】 この周波数シンセサイザ装置は合成すべき信
号を表すＮビットの２進ワードからなるディジタルサン
プルの第１系列を発生するディジタル発生器回路１と、
アナログ形態の前記信号を発生するディジタル−アナロ
グ変換器３０とを具える。更に、第１系列のサンプルを
帯域通過特性曲線に従ってフィルタリングし前記ディジ
タル−アナログ変換器３０にＮ’ビット（ここでＮ≧
Ｎ’）の２進ワードからなる第２系列のサンプルを供給
するアセンブリ４０を設けるとともに、第２系列のサン
プルを第１系列のサンプルから減算する負帰還ループ４
５を設ける。
変換器を使用しない周波数シンセサイザ装置を提供する
にある。 【構成】 この周波数シンセサイザ装置は合成すべき信
号を表すＮビットの２進ワードからなるディジタルサン
プルの第１系列を発生するディジタル発生器回路１と、
アナログ形態の前記信号を発生するディジタル−アナロ
グ変換器３０とを具える。更に、第１系列のサンプルを
帯域通過特性曲線に従ってフィルタリングし前記ディジ
タル−アナログ変換器３０にＮ’ビット（ここでＮ≧
Ｎ’）の２進ワードからなる第２系列のサンプルを供給
するアセンブリ４０を設けるとともに、第２系列のサン
プルを第１系列のサンプルから減算する負帰還ループ４
５を設ける。
Description
【０００１】
【産業上の利用分野】本発明は、合成すべき信号を表す
Ｎビットの２進ワードからなるディジタルサンプルの第
１系列を発生するディジタル発生器回路と、アナログ形
態の前記信号を発生するディジタル−アナログ変換器と
を具える周波数シンセサイザ装置に関するものである。
本発明はこのような装置を具える送信局及び受信局にも
関するものである。
Ｎビットの２進ワードからなるディジタルサンプルの第
１系列を発生するディジタル発生器回路と、アナログ形
態の前記信号を発生するディジタル−アナログ変換器と
を具える周波数シンセサイザ装置に関するものである。
本発明はこのような装置を具える送信局及び受信局にも
関するものである。
【０００２】
【従来の技術】このタイプの装置は特に所定の周波数を
有する正弦波信号を処理する用途及びダイレクトディジ
タル周波数シンセサイザを構成する用途に極めて重要で
ある。このような装置は米国特許第５０１４２３１号明
細書に開示されている。
有する正弦波信号を処理する用途及びダイレクトディジ
タル周波数シンセサイザを構成する用途に極めて重要で
ある。このような装置は米国特許第５０１４２３１号明
細書に開示されている。
【０００３】このタイプの装置にしばしば課される第１
の要件は、発生される信号を極めて純粋なものとする必
要があることであり、第２の要件は、発生される信号を
スプリアスサイドバンドのないものとする必要があるこ
とである。これらのサイドバンドは基本的には合成すべ
き正弦波状の周期的波形により生ずる。この第１の要件
を満足させるためには、第１系列のサンプルに対し多数
のビットを使用することができる。例えば、８４ｄＢの
純度を有する正弦波を得るためには、波形発生器回路の
出力サンプルは１４ビットを有する必要がある。これは
次式に基づく。 Ｎｂ≧Ｒ／６ ここで、Ｎｂはビット数、Ｒは正弦波のレベルとスプリ
アスサイドバンドのレベルとの比（デシベル）
の要件は、発生される信号を極めて純粋なものとする必
要があることであり、第２の要件は、発生される信号を
スプリアスサイドバンドのないものとする必要があるこ
とである。これらのサイドバンドは基本的には合成すべ
き正弦波状の周期的波形により生ずる。この第１の要件
を満足させるためには、第１系列のサンプルに対し多数
のビットを使用することができる。例えば、８４ｄＢの
純度を有する正弦波を得るためには、波形発生器回路の
出力サンプルは１４ビットを有する必要がある。これは
次式に基づく。 Ｎｂ≧Ｒ／６ ここで、Ｎｂはビット数、Ｒは正弦波のレベルとスプリ
アスサイドバンドのレベルとの比（デシベル）
【０００４】そして、このタイプのシンセサイザ装置を
高周波数、例えば数百ＭＨｚ程度の周波数に対し使用し
ようとすると、高いコストパフォーマンスのディジタル
−アナログ変換器が必要になる。第２の要件を満足させ
るためには、前記特許は第１系列のサンプルにランダム
数を加算することを提案している。しかし、サイドバン
ドのレベルをこのようにして減少させると、信号の純度
が犠牲になり、高価なディジタル−アナログ変換器を使
用せざるをえなくなる。
高周波数、例えば数百ＭＨｚ程度の周波数に対し使用し
ようとすると、高いコストパフォーマンスのディジタル
−アナログ変換器が必要になる。第２の要件を満足させ
るためには、前記特許は第１系列のサンプルにランダム
数を加算することを提案している。しかし、サイドバン
ドのレベルをこのようにして減少させると、信号の純度
が犠牲になり、高価なディジタル−アナログ変換器を使
用せざるをえなくなる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、多数
のビットを処理するディジタル−アナログ変換器の使用
を避けることにある。
のビットを処理するディジタル−アナログ変換器の使用
を避けることにある。
【０００６】
【課題を解決するための手段】本発明は、この目的のた
めに、合成すべき信号を表すＮビットの２進ワードから
なるディジタルサンプルの第１系列を発生するディジタ
ル発生器回路と、アナログ形態の前記信号を発生するデ
ィジタル−アナログ変換器とを具える周波数シンセサイ
ザ装置において、第１系列のサンプルを帯域通過特性曲
線に従ってフィルタリングし前記ディジタル−アナログ
変換器にＮ’ビット（ここでＮ≧Ｎ’）の２進ワードか
らなる第２系列のサンプルを供給するアセンブリを設け
るとともに、第２系列のサンプルを第１系列のサンプル
から減算する負帰還ループを設けたことを特徴とする。
めに、合成すべき信号を表すＮビットの２進ワードから
なるディジタルサンプルの第１系列を発生するディジタ
ル発生器回路と、アナログ形態の前記信号を発生するデ
ィジタル−アナログ変換器とを具える周波数シンセサイ
ザ装置において、第１系列のサンプルを帯域通過特性曲
線に従ってフィルタリングし前記ディジタル−アナログ
変換器にＮ’ビット（ここでＮ≧Ｎ’）の２進ワードか
らなる第２系列のサンプルを供給するアセンブリを設け
るとともに、第２系列のサンプルを第１系列のサンプル
から減算する負帰還ループを設けたことを特徴とする。
【０００７】
【実施例】図面を参照して本発明を実施例につき説明す
るが、本発明はこれらの実施例にみ限定されるものでは
ない。
るが、本発明はこれらの実施例にみ限定されるものでは
ない。
【０００８】図１において１はディジタル発生器回路で
ある。この回路はその出力端子５に、図２ａに示すよう
な正弦波形Ｓｉｎを表すディジタルサンプルＥｃ１，Ｅ
ｃ２，Ｅｃ３，．．．の第１系列を発生する。これらの
サンプルはＮビット、例えばＮ＝１６ビットの２進ワー
ドであり、クロック回路１０のクロックのタイミングで
発生する。この回路１は、図１に示す実施例では、その
出力端子１３がメモリ２０のアドレス入力端子に接続さ
れたアキュムレータ１２を具える。このアキュムレータ
は、通常の如く、その出力端子がレジスタ２６に接続さ
れた加算素子２５からなる。このレジスタの出力端子が
アキュムレータ１２の出力端子を構成するとともに加算
素子２５の第１入力端子にも接続される。この加算素子
２５の第２入力端子は合成周波数Ｆｓのディジタル表示
を受信する。この周波数は所望の用途に応じてΔＦｓの
ステップで変化させることができる。このレジスタの入
力端子を加算素子２５の出力端子に接続し、そのロード
制御端子をクロック回路１０の出力端子に接続する。出
力端子５のサンプルを、本発明提案の処理後に、ディジ
タル−アドレス変換器３０の入力端子に供給して出力端
子３２に正弦波状信号を発生させる。この信号はアナロ
グバンドパスフィルタ３５により抑圧するのが難しい寄
生信号を生じないため、このフィルタには臨界的な制約
が課されない。
ある。この回路はその出力端子５に、図２ａに示すよう
な正弦波形Ｓｉｎを表すディジタルサンプルＥｃ１，Ｅ
ｃ２，Ｅｃ３，．．．の第１系列を発生する。これらの
サンプルはＮビット、例えばＮ＝１６ビットの２進ワー
ドであり、クロック回路１０のクロックのタイミングで
発生する。この回路１は、図１に示す実施例では、その
出力端子１３がメモリ２０のアドレス入力端子に接続さ
れたアキュムレータ１２を具える。このアキュムレータ
は、通常の如く、その出力端子がレジスタ２６に接続さ
れた加算素子２５からなる。このレジスタの出力端子が
アキュムレータ１２の出力端子を構成するとともに加算
素子２５の第１入力端子にも接続される。この加算素子
２５の第２入力端子は合成周波数Ｆｓのディジタル表示
を受信する。この周波数は所望の用途に応じてΔＦｓの
ステップで変化させることができる。このレジスタの入
力端子を加算素子２５の出力端子に接続し、そのロード
制御端子をクロック回路１０の出力端子に接続する。出
力端子５のサンプルを、本発明提案の処理後に、ディジ
タル−アドレス変換器３０の入力端子に供給して出力端
子３２に正弦波状信号を発生させる。この信号はアナロ
グバンドパスフィルタ３５により抑圧するのが難しい寄
生信号を生じないため、このフィルタには臨界的な制約
が課されない。
【０００９】本発明では、ディジタル−アナログ変換器
３０は第１系列のサンプルから取り出したＮ’ビット、
即ちＮ’＝１２ビットの２進ワードの第２系列のサンプ
ルを処理する。この目的のために、ディジタル−アナロ
グ変換器３０に接続されたその出力端子４２に、帯域通
過フィルタ処理され、少ビット数のサンプルを供給する
アセンブリ４０を設ける。更に、前記アセンブリ４０の
出力端子４２に発生する第２系列のサンプルを出力端子
５に発生する第１系列のサンプルから減算する減算素子
４５からなる負帰還ループを設ける。
３０は第１系列のサンプルから取り出したＮ’ビット、
即ちＮ’＝１２ビットの２進ワードの第２系列のサンプ
ルを処理する。この目的のために、ディジタル−アナロ
グ変換器３０に接続されたその出力端子４２に、帯域通
過フィルタ処理され、少ビット数のサンプルを供給する
アセンブリ４０を設ける。更に、前記アセンブリ４０の
出力端子４２に発生する第２系列のサンプルを出力端子
５に発生する第１系列のサンプルから減算する減算素子
４５からなる負帰還ループを設ける。
【００１０】アセンブリ４０はまず第１にディジタルフ
ィルタ６０（その一例を図４に示す）と、その入力端子
に供給された２進ワードのビット数を減す切り捨て素子
６１とからなる。これを図２ｂに図式的に示してあり、
この図においてＹ軸上の目盛リΔｓは図２ａの目盛りΔ
ｅより遙に大きい。Ｅｃｃ１，Ｅｃｃ２，Ｅｃｃ
３，．．．はこの新しい目盛に従って決定された正弦波
形Ｓｉｎを規定するサンプルである。素子６１は読出専
用メモリにより実現することができ、また最下位ビット
を切り捨てることにより全く簡単に実現することもでき
る。
ィルタ６０（その一例を図４に示す）と、その入力端子
に供給された２進ワードのビット数を減す切り捨て素子
６１とからなる。これを図２ｂに図式的に示してあり、
この図においてＹ軸上の目盛リΔｓは図２ａの目盛りΔ
ｅより遙に大きい。Ｅｃｃ１，Ｅｃｃ２，Ｅｃｃ
３，．．．はこの新しい目盛に従って決定された正弦波
形Ｓｉｎを規定するサンプルである。素子６１は読出専
用メモリにより実現することができ、また最下位ビット
を切り捨てることにより全く簡単に実現することもでき
る。
【００１１】図３は本発明装置を説明するための図であ
る。使用する値はクロック１０により決まるサンプリン
グ周期Ｔでサンプルされた変数であり、これらの値は瞬
時”ｎ”に位置するものとみなせる。従って、ｘ（ｎ）
は出力端子５に現れるサンプルを表し、ｖ（ｎ）はフィ
ルタ６０の出力端子に現れるサンプルであり、ｙ（ｎ）
はアセンブリ４０の出力端子４２に現れるサンプルであ
る。切り捨てユニット６１はフィルタ６０の出力端子の
信号ｖ（ｎ）にノイズｂ（ｎ）を加算する加算器で表さ
れていることに注意されたい。このノイズｂ（ｎ）は最
大ビット数のサンプルの切り捨て処理により生ずる誤差
を表す。これらの値のＺ−変換Ｘ（Ｚ），Ｖ（Ｚ）及び
Ｙ（Ｚ）を用いるとともにフィルタ６０のＺ−変換関数
Ｈ（ｚ）を用いると、次式が成り立つ。 Ｖ（Ｚ）＝［Ｘ（Ｚ）−Ｙ（Ｚ）］Ｈ（Ｚ） Ｙ（Ｚ）＝Ｖ（Ｚ）＋Ｂ（Ｚ） 従って、最終的には： Ｙ（Ｚ）＝Ｘ（Ｚ）Ｈ（Ｚ）／（１＋Ｈ（Ｚ））＋Ｂ
（Ｚ）／（１＋Ｈ（Ｚ）） になる。この式は、Ｈ（Ｚ）が大きな係数を有する場合
にはＹ（Ｚ）がＸ（Ｚ）に近似し、Ｂ（Ｚ）の影響が係
数Ｈ（Ｚ）の値により小さくなることを示す。
る。使用する値はクロック１０により決まるサンプリン
グ周期Ｔでサンプルされた変数であり、これらの値は瞬
時”ｎ”に位置するものとみなせる。従って、ｘ（ｎ）
は出力端子５に現れるサンプルを表し、ｖ（ｎ）はフィ
ルタ６０の出力端子に現れるサンプルであり、ｙ（ｎ）
はアセンブリ４０の出力端子４２に現れるサンプルであ
る。切り捨てユニット６１はフィルタ６０の出力端子の
信号ｖ（ｎ）にノイズｂ（ｎ）を加算する加算器で表さ
れていることに注意されたい。このノイズｂ（ｎ）は最
大ビット数のサンプルの切り捨て処理により生ずる誤差
を表す。これらの値のＺ−変換Ｘ（Ｚ），Ｖ（Ｚ）及び
Ｙ（Ｚ）を用いるとともにフィルタ６０のＺ−変換関数
Ｈ（ｚ）を用いると、次式が成り立つ。 Ｖ（Ｚ）＝［Ｘ（Ｚ）−Ｙ（Ｚ）］Ｈ（Ｚ） Ｙ（Ｚ）＝Ｖ（Ｚ）＋Ｂ（Ｚ） 従って、最終的には： Ｙ（Ｚ）＝Ｘ（Ｚ）Ｈ（Ｚ）／（１＋Ｈ（Ｚ））＋Ｂ
（Ｚ）／（１＋Ｈ（Ｚ）） になる。この式は、Ｈ（Ｚ）が大きな係数を有する場合
にはＹ（Ｚ）がＸ（Ｚ）に近似し、Ｂ（Ｚ）の影響が係
数Ｈ（Ｚ）の値により小さくなることを示す。
【００１２】切り捨て誤差は常に発生するが、それらの
スペクトルはフィルタの通過帯域外に排除されるため、
アナログフィルタ３５はこれらのスプリアス成分を除去
する簡単なものとすることができることは言うまでもな
い。
スペクトルはフィルタの通過帯域外に排除されるため、
アナログフィルタ３５はこれらのスプリアス成分を除去
する簡単なものとすることができることは言うまでもな
い。
【００１３】図４は本発明の好適実施例を示す。本例で
は、ディジタル発生器回路１はディジタル共振器回路で
ある。この回路は縦続接続の２つの遅延素子８１及び８
２からなる。素子８１の入力端子を回路１の出力端子を
構成する加算素子８５の出力端子に接続する。加算素子
８５は素子８１及び８２の出力端子のサンプルにｂ1 及
びｂ2 をそれぞれ乗算する２つの乗算素子８８及び９０
の結果を受信する。２つのスイッチ９５及び９６により
初期値を素子８１及び８２の入力端子に供給することが
できる。このような回路は値ｂ１により決まる周波数Ｆ
ｓで発振することを示すのは容易である。値ｂ1 により
同調周波数Ｆｓが決まり、 cos ２πＦs Ｔ＝＋ｂ1 ／２ ｂ2 ＝−１ である。
は、ディジタル発生器回路１はディジタル共振器回路で
ある。この回路は縦続接続の２つの遅延素子８１及び８
２からなる。素子８１の入力端子を回路１の出力端子を
構成する加算素子８５の出力端子に接続する。加算素子
８５は素子８１及び８２の出力端子のサンプルにｂ1 及
びｂ2 をそれぞれ乗算する２つの乗算素子８８及び９０
の結果を受信する。２つのスイッチ９５及び９６により
初期値を素子８１及び８２の入力端子に供給することが
できる。このような回路は値ｂ１により決まる周波数Ｆ
ｓで発振することを示すのは容易である。値ｂ1 により
同調周波数Ｆｓが決まり、 cos ２πＦs Ｔ＝＋ｂ1 ／２ ｂ2 ＝−１ である。
【００１４】発生するディジタル波の適切な安定性を得
るために、この回路は周期Ｔｉで次の値にリセットす
る。これはスイッチ９５及び９６の操作により次のよう
に行われる（Ｔｉは第２の次数の値であり、不所望な不
連続を避けるように選択される）。 ｘ(0) ＝Ａ ｘ(-1)＝Ａ cos２πＦs Ｔ ここで、Ａは波形振幅決定定数である。
るために、この回路は周期Ｔｉで次の値にリセットす
る。これはスイッチ９５及び９６の操作により次のよう
に行われる（Ｔｉは第２の次数の値であり、不所望な不
連続を避けるように選択される）。 ｘ(0) ＝Ａ ｘ(-1)＝Ａ cos２πＦs Ｔ ここで、Ａは波形振幅決定定数である。
【００１５】図４はディジタルフィルタ６０の一実施例
の構成も示す。このフィルタはフィルタの出力端子に接
続された複数の遅延素子１００、１０１、１０２、１０
３、．．．からなる純粋なリカーシブフィルタである。
これらの遅延素子の出力信号に種々の係数ｂｐ1 ，ｂｐ
2 ，ｂｐ3 ，ｂｐ4 ，．．．を乗算素子１１１、１１
２、１１３、．．．により乗算する。一連の加算素子１
２０、１２１、１２２、１２３、．．．が素子１１０、
１１１、１１２、１１３、．．．の全ての出力信号を入
力信号に加算する。
の構成も示す。このフィルタはフィルタの出力端子に接
続された複数の遅延素子１００、１０１、１０２、１０
３、．．．からなる純粋なリカーシブフィルタである。
これらの遅延素子の出力信号に種々の係数ｂｐ1 ，ｂｐ
2 ，ｂｐ3 ，ｂｐ4 ，．．．を乗算素子１１１、１１
２、１１３、．．．により乗算する。一連の加算素子１
２０、１２１、１２２、１２３、．．．が素子１１０、
１１１、１１２、１１３、．．．の全ての出力信号を入
力信号に加算する。
【００１６】種々の係数ｂｐ1 ，ｂｐ2 ，ｂｐ3 ，ｂｐ
4 ，．．．の値は合成周波数Ｆｓ及び達成すべきスペク
トル純度に依存する。これらの値はフィルタ特性を決定
する。”TRAITEMENT NUMERIQUE DU SGNAL ”M.Bellange
r 著、Masson発行、には、このフィルタ並びに他の可能
な構造及び必ずしも厳密にリカーシブでないフィルタの
実現に必要な全ての情報が開示されている。変換素子１
５０は種々の値ｂｐ1 ，ｂｐ2 ，ｂｐ3 ，ｂｐ4 ，ｘ
(0) 及びｘ(-1)を合成値Ｆｓの関数として変化させるも
のである。
4 ，．．．の値は合成周波数Ｆｓ及び達成すべきスペク
トル純度に依存する。これらの値はフィルタ特性を決定
する。”TRAITEMENT NUMERIQUE DU SGNAL ”M.Bellange
r 著、Masson発行、には、このフィルタ並びに他の可能
な構造及び必ずしも厳密にリカーシブでないフィルタの
実現に必要な全ての情報が開示されている。変換素子１
５０は種々の値ｂｐ1 ，ｂｐ2 ，ｂｐ3 ，ｂｐ4 ，ｘ
(0) 及びｘ(-1)を合成値Ｆｓの関数として変化させるも
のである。
【００１７】図５ａは本発明シンセサイザ装置２００を
具える送信局を示す。装置２００はアンテナ２１０の送
信信号の搬送波周波数を固定するのに使用されている。
変調器２２０はこの周波数を、送信すべき有用情報を端
子２３５に受信する処理回路２３０により発生される情
報信号の関数として変調する。
具える送信局を示す。装置２００はアンテナ２１０の送
信信号の搬送波周波数を固定するのに使用されている。
変調器２２０はこの周波数を、送信すべき有用情報を端
子２３５に受信する処理回路２３０により発生される情
報信号の関数として変調する。
【００１８】図５ｂは本発明シンセサイザ装置３００を
具える受信局を示す。装置３００はアンテナ３３０から
受信された波の周波数を復調又はローディングする回路
３２０の局部発振器として使用されている。処理回路３
４０は端子３４５にユーザのための情報を発生する。
具える受信局を示す。装置３００はアンテナ３３０から
受信された波の周波数を復調又はローディングする回路
３２０の局部発振器として使用されている。処理回路３
４０は端子３４５にユーザのための情報を発生する。
【図１】本発明の一実施例の構成図である。
【図２】ａ及びｂはそれぞれ第１系列のサンプル及び第
２系列のサンプルを示す図である。
２系列のサンプルを示す図である。
【図３】本発明シンセサイザ装置の動作説明図である。
【図４】本発明シンセサイザ装置の好適実施例の構成図
である。
である。
【図５】ａ及びｂはそれぞれこのようなシンセサイザ装
置を具える送信局及び受信局を示す図である。
置を具える送信局及び受信局を示す図である。
１ ディジタル発生器回路 １０ クロック回路 １２ アキュムレータ ２０ メモリ ２５ 加算素子 ２６ レジスタ ３０ ディジタル−アナログ変換器 ３５ アナログ帯域通過フィルタ ４０ アセンブリ ４５ 加算素子 ６０ ディジタルフィルタ ６１ 打ち切り素子
Claims (5)
- 【請求項１】 合成すべき信号を表すＮビットの２進ワ
ードからなるディジタルサンプルの第１系列を発生する
ディジタル発生器回路と、アナログ形態の前記信号を発
生するディジタル−アナログ変換器とを具える周波数シ
ンセサイザ装置において、第１系列のサンプルを帯域通
過特性曲線に従ってフィルタリングし前記ディジタル−
アナログ変換器にＮ’ビット（ここでＮ≧Ｎ’）の２進
ワードからなる第２系列のサンプルを供給するアセンブ
リを設けるとともに、第２系列のサンプルを第１系列の
サンプルから減算する負帰還ループを設けたことを特徴
とする周波数シンセサイザ装置。 - 【請求項２】 前記ディジタル発生器回路が合成周波数
を規定するコードによりアドレスされるディジタルサン
プルを含むメモリからなることを特徴とする請求項１記
載の周波数シンセサイザ装置。 - 【請求項３】 前記ディジタル発生器回路が、少なくと
も一つの遅延素子とこれらの遅延素子の入力端子及び出
力端子のサンプルを同調重み値で重み付けして加算する
一つの加算素子とからなるディジタル共振器回路からな
ることを特徴とする請求項１記載の周波数シンセサイザ
装置。 - 【請求項４】 前記アセンブリが、少なくとも一つの遅
延素子とこれらの遅延素子の入力端子及び出力端子のサ
ンプルをフィルタ重み値で重み付けして加算する一つの
加算素子とからなるリカーシブディジタルフィルタを具
えることを特徴とする請求項１記載の周波数シンセサイ
ザ装置。 - 【請求項５】 同調重み値及びフィルタ重み値を合成周
波数の関数として発生する制御回路が設けられているこ
とを特徴とする請求項３又は４記載の周波数シンセサイ
ザ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9403423 | 1994-03-23 | ||
| FR9403423A FR2717971A1 (fr) | 1994-03-23 | 1994-03-23 | Dispositif de synthèse d'une forme de signal, poste émetteur et poste récepteur comprenant un tel dispositif. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07273554A true JPH07273554A (ja) | 1995-10-20 |
| JP3478901B2 JP3478901B2 (ja) | 2003-12-15 |
Family
ID=9461354
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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