JP2984448B2 - 周波数シンセサイザ - Google Patents
周波数シンセサイザInfo
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- JP2984448B2 JP2984448B2 JP4004224A JP422492A JP2984448B2 JP 2984448 B2 JP2984448 B2 JP 2984448B2 JP 4004224 A JP4004224 A JP 4004224A JP 422492 A JP422492 A JP 422492A JP 2984448 B2 JP2984448 B2 JP 2984448B2
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- 238000006243 chemical reaction Methods 0.000 claims description 26
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- 238000001514 detection method Methods 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
-
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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- H03L7/08—Details of the phase-locked loop
- H03L7/10—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range
- H03L7/104—Details of the phase-locked loop for assuring initial synchronisation or for broadening the capture range using an additional signal from outside the loop for setting or controlling a parameter in the loop
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、周波数シンセサイザに
関し、特に、高速周波数ホッピング動作を要求される周
波数シンセサイザに関する。
関し、特に、高速周波数ホッピング動作を要求される周
波数シンセサイザに関する。
【０００２】
【従来の技術】従来の周波数シンセサイザの一例を図３
に示す。図３に示すように、位相周波数検波器７におい
ては、基準信号６と可変分周器８の出力とを入力して位
相周波数検波が行われ、それらの位相及び周波数の差に
応じたパルス幅をもつパルス信号を位相周波数／電圧変
換回路２へ出力する。位相周波数／電圧変換回路２は、
入力したパルス信号のパルス幅に応じた電圧を低域通過
フィルタ１１へ出力する。低域通過フィルタ１１は、入
力した信号における高周波成分を削除してその他の成分
を通過させる。電圧制御発振器１０は、低域通過フィル
タ１１を通過した信号を入力して、この入力した信号の
電圧に応じた周波数をもつ信号を出力する。また、電圧
制御発振器１０の出力は、本周波数シンセサイザのシン
セサイザ出力５となる。分周比発生回路９は、入力した
周波数データ４に基づいて可変分周器８における分周比
を制御する信号を出力する。
に示す。図３に示すように、位相周波数検波器７におい
ては、基準信号６と可変分周器８の出力とを入力して位
相周波数検波が行われ、それらの位相及び周波数の差に
応じたパルス幅をもつパルス信号を位相周波数／電圧変
換回路２へ出力する。位相周波数／電圧変換回路２は、
入力したパルス信号のパルス幅に応じた電圧を低域通過
フィルタ１１へ出力する。低域通過フィルタ１１は、入
力した信号における高周波成分を削除してその他の成分
を通過させる。電圧制御発振器１０は、低域通過フィル
タ１１を通過した信号を入力して、この入力した信号の
電圧に応じた周波数をもつ信号を出力する。また、電圧
制御発振器１０の出力は、本周波数シンセサイザのシン
セサイザ出力５となる。分周比発生回路９は、入力した
周波数データ４に基づいて可変分周器８における分周比
を制御する信号を出力する。
【０００３】
【発明が解決しようとする課題】しかしながら、上記従
来の周波数シンセサイザでは、高速周波数ホッピング動
作を実現する手段として、フィードバック系におけるル
ープゲインを上げること及び低域通過フィルタ１１の通
過周波数帯域を広げること等が考えられるが、これらを
実現した場合は、ホッピング速度の高速化をすると位相
周波数ロック状態における位相、周波数の安定度及び出
力スプリアスの劣化を生じてしまう。従って、上記従来
の周波数シンセサイザでは、現実的に使用可能である高
速ホッピングシンセサイザを実現することは困難である
という問題点がある。
来の周波数シンセサイザでは、高速周波数ホッピング動
作を実現する手段として、フィードバック系におけるル
ープゲインを上げること及び低域通過フィルタ１１の通
過周波数帯域を広げること等が考えられるが、これらを
実現した場合は、ホッピング速度の高速化をすると位相
周波数ロック状態における位相、周波数の安定度及び出
力スプリアスの劣化を生じてしまう。従って、上記従来
の周波数シンセサイザでは、現実的に使用可能である高
速ホッピングシンセサイザを実現することは困難である
という問題点がある。
【０００４】本発明はかかる問題点に鑑みてなされたも
のであって、位相周波数ロック状態における位相、周波
数の安定度及び出力スプリアスの劣化を生じさせない
で、高速周波数ホッピング動作ができる周波数シンセサ
イザを提供することを目的とする。
のであって、位相周波数ロック状態における位相、周波
数の安定度及び出力スプリアスの劣化を生じさせない
で、高速周波数ホッピング動作ができる周波数シンセサ
イザを提供することを目的とする。
【０００５】
【課題を解決するための手段】本発明に係る周波数シン
セサイザは、分周比が可変である可変分周回路と、入力
した電圧に応じた周波数の信号を出力する電圧制御発振
器と、低域通過フィルタと、基準信号と前記可変分周回
路の出力とを入力して位相周波数検波をする位相周波数
検波器と、この位相周波数検波器の出力に応じた電圧を
出力する位相周波数／電圧変換回路と、前記位相周波数
／電圧変換回路の出力電圧を所定の電圧でクリップする
出力範囲制御回路とを有し、前記出力範囲制御回路は、
前記可変分周回路における分周比を制御する信号及び電
圧範囲制限幅制御データを入力してこれらの入力信号に
応じたデジタル信号を出力するデータ変換回路と、この
データ変換回路のデジタル信号出力をアナログ電圧に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力により
駆動されるＭＯＳＦＥＴ又はバイポーラトランジスタと
を有することを特徴とする。
セサイザは、分周比が可変である可変分周回路と、入力
した電圧に応じた周波数の信号を出力する電圧制御発振
器と、低域通過フィルタと、基準信号と前記可変分周回
路の出力とを入力して位相周波数検波をする位相周波数
検波器と、この位相周波数検波器の出力に応じた電圧を
出力する位相周波数／電圧変換回路と、前記位相周波数
／電圧変換回路の出力電圧を所定の電圧でクリップする
出力範囲制御回路とを有し、前記出力範囲制御回路は、
前記可変分周回路における分周比を制御する信号及び電
圧範囲制限幅制御データを入力してこれらの入力信号に
応じたデジタル信号を出力するデータ変換回路と、この
データ変換回路のデジタル信号出力をアナログ電圧に変
換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力により
駆動されるＭＯＳＦＥＴ又はバイポーラトランジスタと
を有することを特徴とする。
【０００６】
【作用】本発明に係る周波数シンセサイザにおいては、
出力範囲制御回路により、位相周波数／電圧変換回路の
出力電圧を分周比等に関するデータに基づいた所定の範
囲内の電圧に制御する。この所定の範囲内の電圧に制御
された位相周波数／電圧変換回路の出力電圧は、低域通
過フィルタを介して電圧制御発振器に入力される。これ
により、周波数引き込み時においては、出力範囲制御回
路のもつ電流駆動能力により高速周波数ホッピング動作
を実現し、更にロック時においては、低域通過フィルタ
のループバンドをある程度まで狭くしておくことにより
必要な位相安定度及びスプリアス特性を得ることができ
る。
出力範囲制御回路により、位相周波数／電圧変換回路の
出力電圧を分周比等に関するデータに基づいた所定の範
囲内の電圧に制御する。この所定の範囲内の電圧に制御
された位相周波数／電圧変換回路の出力電圧は、低域通
過フィルタを介して電圧制御発振器に入力される。これ
により、周波数引き込み時においては、出力範囲制御回
路のもつ電流駆動能力により高速周波数ホッピング動作
を実現し、更にロック時においては、低域通過フィルタ
のループバンドをある程度まで狭くしておくことにより
必要な位相安定度及びスプリアス特性を得ることができ
る。
【０００７】
【実施例】次に、本発明の実施例について添付の図面を
参照して説明する。
参照して説明する。
【０００８】図１は、本発明の実施例に係る周波数シン
セサイザを示すブロック図である。本実施例において、
図３に示す従来の周波数シンセサイザと比較して異なる
主な構成部分は、出力範囲制御回路１が設けられている
ことである。出力範囲制御回路１は、電圧範囲制限幅制
御データ３及び周波数データ４を入力して出力信号を位
相周波数／電圧変換回路２の出力端に出力する。
セサイザを示すブロック図である。本実施例において、
図３に示す従来の周波数シンセサイザと比較して異なる
主な構成部分は、出力範囲制御回路１が設けられている
ことである。出力範囲制御回路１は、電圧範囲制限幅制
御データ３及び周波数データ４を入力して出力信号を位
相周波数／電圧変換回路２の出力端に出力する。
【０００９】図２は、図１に示す本実施例に係る周波数
シンセサイザの出力範囲制御回路１の実施例を示すブロ
ック図である。周波数データ／デジタルコード変換回路
１２は、電圧範囲制限幅制御データ３及び周波数データ
４を入力し、これらの入力をＮビットのデジタルコード
に変換して２つのＮビットＤ／Ａ変換器１３ａ，１３ｂ
に出力する。ＮビットＤ／Ａ変換器１３ａは、ｎチャネ
ルＭＯＳＦＥＴ１５のゲートに対してアナログ電圧Ｖ1
を出力する。他方のＮビットＤ／Ａ変換器１３ｂは、ｐ
チャネルＭＯＳＦＥＴ１４のゲートに対してアナログ電
圧Ｖ2を出力する。ｐチャネルＭＯＳＦＥＴ１４のソー
スとｎチャネルＭＯＳＦＥＴ１５のソースとは接続さ
れ、更に位相周波数／電圧変換回路２の出力端に接続さ
れてる。また、ｎチャネルＭＯＳＦＥＴ１５のドレイン
は本回路最高電位端に接続され、ｐチャネルＭＯＳＦＥ
Ｔ１４のドレインは本回路最低電位端に接続される。
シンセサイザの出力範囲制御回路１の実施例を示すブロ
ック図である。周波数データ／デジタルコード変換回路
１２は、電圧範囲制限幅制御データ３及び周波数データ
４を入力し、これらの入力をＮビットのデジタルコード
に変換して２つのＮビットＤ／Ａ変換器１３ａ，１３ｂ
に出力する。ＮビットＤ／Ａ変換器１３ａは、ｎチャネ
ルＭＯＳＦＥＴ１５のゲートに対してアナログ電圧Ｖ1
を出力する。他方のＮビットＤ／Ａ変換器１３ｂは、ｐ
チャネルＭＯＳＦＥＴ１４のゲートに対してアナログ電
圧Ｖ2を出力する。ｐチャネルＭＯＳＦＥＴ１４のソー
スとｎチャネルＭＯＳＦＥＴ１５のソースとは接続さ
れ、更に位相周波数／電圧変換回路２の出力端に接続さ
れてる。また、ｎチャネルＭＯＳＦＥＴ１５のドレイン
は本回路最高電位端に接続され、ｐチャネルＭＯＳＦＥ
Ｔ１４のドレインは本回路最低電位端に接続される。
【００１０】次に、上述の如く構成された本実施例に係
る周波数シンセサイザの動作について説明する。図１及
び図２において、周波数データ／デジタルコード変換回
路１２は、電圧範囲制限幅制御データ３及び周波数デー
タ４を入力して、位相周波数／電圧変換回路２の出力電
圧の下限を制御するＮビットのデジタルコードをＮビッ
トＤ／Ａ変換器１３ａに出力し、また、位相周波数／電
圧変換回路２の出力電圧の上限を制御するＮビットのデ
ジタルコードをＮビットＤ／Ａ変換器１３ｂに出力す
る。ＮビットＤ／Ａ変換器１３ａは、デジタル入力値を
アナログ電圧Ｖ1に変換してｎチャネルＭＯＳＦＥＴ１
５のゲートに出力する。ＮビットＤ／Ａ変換器１３ｂ
は、デジタル入力値をアナログ電圧Ｖ2に変換してｐチ
ャネルＭＯＳＦＥＴ１４のゲートに出力する。
る周波数シンセサイザの動作について説明する。図１及
び図２において、周波数データ／デジタルコード変換回
路１２は、電圧範囲制限幅制御データ３及び周波数デー
タ４を入力して、位相周波数／電圧変換回路２の出力電
圧の下限を制御するＮビットのデジタルコードをＮビッ
トＤ／Ａ変換器１３ａに出力し、また、位相周波数／電
圧変換回路２の出力電圧の上限を制御するＮビットのデ
ジタルコードをＮビットＤ／Ａ変換器１３ｂに出力す
る。ＮビットＤ／Ａ変換器１３ａは、デジタル入力値を
アナログ電圧Ｖ1に変換してｎチャネルＭＯＳＦＥＴ１
５のゲートに出力する。ＮビットＤ／Ａ変換器１３ｂ
は、デジタル入力値をアナログ電圧Ｖ2に変換してｐチ
ャネルＭＯＳＦＥＴ１４のゲートに出力する。
【００１１】そして、出力範囲制御回路１の出力電圧は
上限電圧Ｖ１と下限電圧Ｖ２（Ｖ１＞Ｖ２）とによって
定まる。即ち、ｐチャネルＭＯＳＦＥＴ１４のソースと
ｎチャネルＭＯＳＦＥＴ１５のソースとの接続点に接続
された位相周波数／電圧変換回路２の出力端の電圧は、
最大値が（アナログ電圧Ｖ１）−（ＮチャネルＭＯＳＦ
ＥＴ１５のＰＮ接合の電圧降下）となり、最小値が（ア
ナログ電圧Ｖ２）＋（ＰチャネルＭＯＳＦＥＴ１４のＰ
Ｎ接合の電圧降下）となる範囲に制御される。
上限電圧Ｖ１と下限電圧Ｖ２（Ｖ１＞Ｖ２）とによって
定まる。即ち、ｐチャネルＭＯＳＦＥＴ１４のソースと
ｎチャネルＭＯＳＦＥＴ１５のソースとの接続点に接続
された位相周波数／電圧変換回路２の出力端の電圧は、
最大値が（アナログ電圧Ｖ１）−（ＮチャネルＭＯＳＦ
ＥＴ１５のＰＮ接合の電圧降下）となり、最小値が（ア
ナログ電圧Ｖ２）＋（ＰチャネルＭＯＳＦＥＴ１４のＰ
Ｎ接合の電圧降下）となる範囲に制御される。
【００１２】このとき、過渡的に位相周波数／電圧変換
回路２の出力電圧が出力範囲制御回路１で制御する制限
範囲を越えようとする場合は、ｐチャネルＭＯＳＦＥＴ
１４又はｎチャネルＭＯＳＦＥＴ１５のどちらか一方が
ＯＮ状態となり、位相周波数／電圧変換回路２の出力電
圧を前記制限範囲でクリップすると共に、後段の低域通
過フィルタ１１に対しては時間的に連続した電流源とし
て動作する。従って、電圧制御発振器１０の出力は、出
力範囲制御回路１で制御される制限範囲内の電圧値によ
り周波数制御されて発振する。また、位相周波数／電圧
変換回路２の出力電圧が出力範囲制御回路１で制御する
制限範囲内において変動する場合には、ｐチャネルＭＯ
ＳＦＥＴ１４及びｎチャネルＭＯＳＦＥＴ１５は共にＯ
ＦＦ状態となり、位相周波数／電圧変換回路２の出力電
圧は従来の周波数シンセサイザと同様にフィードバック
ループによって決定される出力電圧となる。
回路２の出力電圧が出力範囲制御回路１で制御する制限
範囲を越えようとする場合は、ｐチャネルＭＯＳＦＥＴ
１４又はｎチャネルＭＯＳＦＥＴ１５のどちらか一方が
ＯＮ状態となり、位相周波数／電圧変換回路２の出力電
圧を前記制限範囲でクリップすると共に、後段の低域通
過フィルタ１１に対しては時間的に連続した電流源とし
て動作する。従って、電圧制御発振器１０の出力は、出
力範囲制御回路１で制御される制限範囲内の電圧値によ
り周波数制御されて発振する。また、位相周波数／電圧
変換回路２の出力電圧が出力範囲制御回路１で制御する
制限範囲内において変動する場合には、ｐチャネルＭＯ
ＳＦＥＴ１４及びｎチャネルＭＯＳＦＥＴ１５は共にＯ
ＦＦ状態となり、位相周波数／電圧変換回路２の出力電
圧は従来の周波数シンセサイザと同様にフィードバック
ループによって決定される出力電圧となる。
【００１３】従って、本実施例に係る周波数シンセサイ
ザにおける周波数引き込み時においては、出力範囲制御
回路１のもつ電流駆動能力により高速周波数ホッピング
動作を実現し、更にロック時においては、低域通過フィ
ルタ１１のループバンドをある程度まで狭くしておくこ
とにより必要な位相安定度及びスプリアス特性を得るこ
とができる。
ザにおける周波数引き込み時においては、出力範囲制御
回路１のもつ電流駆動能力により高速周波数ホッピング
動作を実現し、更にロック時においては、低域通過フィ
ルタ１１のループバンドをある程度まで狭くしておくこ
とにより必要な位相安定度及びスプリアス特性を得るこ
とができる。
【００１４】なお、本実施例において、出力範囲制御回
路１のｐチャネルＭＯＳＦＥＴ１４はＰＮＰ型バイポー
ラトランジスタに，ｎチャネルＭＯＳＦＥＴ１５はＮＰ
Ｎ型バイポーラトランジスタにそれぞれ変更しても上記
の本実施例と同様の動作をさせることができ、周波数シ
ンセサイザとして高速周波数ホッピング動作及びロック
時の良好な位相安定度及びスプリアス特性を得ることが
できる。
路１のｐチャネルＭＯＳＦＥＴ１４はＰＮＰ型バイポー
ラトランジスタに，ｎチャネルＭＯＳＦＥＴ１５はＮＰ
Ｎ型バイポーラトランジスタにそれぞれ変更しても上記
の本実施例と同様の動作をさせることができ、周波数シ
ンセサイザとして高速周波数ホッピング動作及びロック
時の良好な位相安定度及びスプリアス特性を得ることが
できる。
【００１５】
【発明の効果】以上説明したように本発明に係る周波数
シンセサイザによれば、出力範囲制御回路により位相周
波数／電圧変換回路の出力電圧を設定周波数等に応じて
ある所定の範囲内の電圧に制御することができる。これ
により、本発明に係る周波数シンセサイザは、高速周波
数ホッピング動作と周波数ロック時に要求される良好な
位相安定度及びスプリアス特性とを両立することができ
る。
シンセサイザによれば、出力範囲制御回路により位相周
波数／電圧変換回路の出力電圧を設定周波数等に応じて
ある所定の範囲内の電圧に制御することができる。これ
により、本発明に係る周波数シンセサイザは、高速周波
数ホッピング動作と周波数ロック時に要求される良好な
位相安定度及びスプリアス特性とを両立することができ
る。
【図１】本発明の実施例に係る周波数シンセサイザを示
すブロック図である。
すブロック図である。
【図２】図１に示す本実施例に係る周波数シンセサイザ
の出力範囲制御回路１の実施例を示すブロック図であ
る。
の出力範囲制御回路１の実施例を示すブロック図であ
る。
【図３】従来の周波数シンセサイザの一例を示すブロッ
ク図である。
ク図である。
１ ；出力範囲制御回路 ２ ；位相周波数／電圧変換回路 ７ ；位相周波数検波器 ８ ；可変分周器 ９ ；分周比発生回路 １０ ；電圧制御発振器 １１ ；低域通過フィルタ
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−132419（ＪＰ，Ａ) 特開 平３−54916（ＪＰ，Ａ) 特開 平４−107010（ＪＰ，Ａ) 特開 昭56−2742（ＪＰ，Ａ) 特開 昭62−146020（ＪＰ，Ａ) 実開 平５−53330（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/06 - 7/22
Claims (2)
- 【請求項１】 分周比が可変である可変分周回路と、入
力した電圧に応じた周波数の信号を出力する電圧制御発
振器と、低域通過フィルタと、基準信号と前記可変分周
回路の出力とを入力して位相周波数検波をする位相周波
数検波器と、この位相周波数検波器の出力に応じた電圧
を出力する位相周波数／電圧変換回路と、前記位相周波
数／電圧変換回路の出力電圧を所定の電圧でクリップす
る出力範囲制御回路とを有し、前記出力範囲制御回路
は、前記可変分周回路における分周比を制御する信号及
び電圧範囲制限幅制御データを入力してこれらの入力信
号に応じたデジタル信号を出力するデータ変換回路と、
このデータ変換回路のデジタル信号出力をアナログ電圧
に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力に
より駆動されるＭＯＳＦＥＴとを有することを特徴とす
る周波数シンセサイザ。 - 【請求項２】 分周比が可変である可変分周回路と、入
力した電圧に応じた周波数の信号を出力する電圧制御発
振器と、低域通過フィルタと、基準信号と前記可変分周
回路の出力とを入力して位相周波数検波をする位相周波
数検波器と、この位相周波数検波器の出力に応じた電圧
を出力する位相周波数／電圧変換回路と、前記位相周波
数／電圧変換回路の出力電圧を所定の電圧でクリップす
る出力範囲制御回路とを有し、前記出力範囲制御回路
は、前記可変分周回路における分周比を制御する信号及
び電圧範囲制限幅制御データを入力してこれらの入力信
号に応じたデジタル信号を出力するデータ変換回路と、
このデータ変換回路のデジタル信号出力をアナログ電圧
に変換するＤ／Ａ変換器と、このＤ／Ａ変換器の出力に
より駆動されるバイポーラトランジスタとを有すること
を特徴とする周波数シンセサイザ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004224A JP2984448B2 (ja) | 1992-01-13 | 1992-01-13 | 周波数シンセサイザ |
| US08/002,139 US5311560A (en) | 1992-01-13 | 1993-01-11 | Frequency synthesizer |
| CN93100406A CN1031679C (zh) | 1992-01-13 | 1993-01-13 | 频率合成器 |
| GB9300592A GB2263206B (en) | 1992-01-13 | 1993-01-13 | Frequency synthesizer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4004224A JP2984448B2 (ja) | 1992-01-13 | 1992-01-13 | 周波数シンセサイザ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06104749A JPH06104749A (ja) | 1994-04-15 |
| JP2984448B2 true JP2984448B2 (ja) | 1999-11-29 |
Family
ID=11578621
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4004224A Expired - Fee Related JP2984448B2 (ja) | 1992-01-13 | 1992-01-13 | 周波数シンセサイザ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5311560A (ja) |
| JP (1) | JP2984448B2 (ja) |
| CN (1) | CN1031679C (ja) |
| GB (1) | GB2263206B (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2717971A1 (fr) * | 1994-03-23 | 1995-09-29 | Trt Telecom Radio Electr | Dispositif de synthèse d'une forme de signal, poste émetteur et poste récepteur comprenant un tel dispositif. |
| US5751777A (en) * | 1996-05-03 | 1998-05-12 | Symmetricom, Inc. | Multiple input frequency locked loop |
| GB2373113B (en) * | 2001-08-24 | 2003-01-22 | Roke Manor Research | Improvements in or relating to fast frequency-hopping synthesisers |
| CN100433541C (zh) * | 2002-09-10 | 2008-11-12 | 华邦电子股份有限公司 | 频率信号产生装置及其方法 |
| CN1705233B (zh) * | 2004-05-25 | 2011-05-11 | 瑞昱半导体股份有限公司 | 注入锁定式分频电路与其分频方法 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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