JPH0251753A - Rom address designating circuit - Google Patents
Rom address designating circuitInfo
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- JPH0251753A JPH0251753A JP20362988A JP20362988A JPH0251753A JP H0251753 A JPH0251753 A JP H0251753A JP 20362988 A JP20362988 A JP 20362988A JP 20362988 A JP20362988 A JP 20362988A JP H0251753 A JPH0251753 A JP H0251753A
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- circuit
- address
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- 238000010586 diagram Methods 0.000 description 3
Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はROMアドレス指定回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to ROM addressing circuits.
従来のROMアドレス指定回路は、アドレス信号線によ
って伝えられたアドレス信号のみを解読して、ROMア
ドレスを選択するようになっている。Conventional ROM addressing circuits select a ROM address by decoding only the address signal conveyed by the address signal line.
上述した従来回路によると、メモリアクセスエリアは、
アドレス信号線の数により限定されるため、このROM
エリア以上の規模のプログラムをROMに格納すること
ができなかった。According to the conventional circuit described above, the memory access area is
This ROM is limited by the number of address signal lines.
It was not possible to store a program larger than the area in the ROM.
本発明の回路は、メモリブロックご指定する特定の上位
アドレス信号発生時に与えられるアドレス指定用データ
をラッチするレジスタ回路と、このレジスタ回路の内容
を解読するデコーダ回路とを設け、解読の結果によって
、上位アドレス信号によるのと同サイズの複数ROMブ
ロックを指定できるようにしたことを特徴とする。The circuit of the present invention includes a register circuit that latches address designating data given when a specific upper address signal designating a memory block is generated, and a decoder circuit that decodes the contents of this register circuit. The present invention is characterized in that a plurality of ROM blocks of the same size can be specified by an upper address signal.
次に本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第1図は本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
第1図において、1はマイクロプロセッサがらの指示に
より2ビツトの拡張アドレス信号A16.A17をラッ
チするためのレジスタ回路、2は拡張アドレス信号A1
6.A17を入力とし4つの拡張ROM4〜7のイネー
ブル信号ROMC3O〜ROMC33の基信号を出力す
るデコーダ回路、3はアンド回路8の出力とデコーダ回
路2の出力との論理積をとり拡張ROM4〜7のイネー
ブル信号ROMC50〜3を出力するアンド回路、4は
イネーブル信号ROMC50とリード信号MRDとアド
レス信号AO−A13を入力しアドレス4000o〜7
FFFHの16にバイトのエリアに割付けられた拡張R
OM、5はイネーブル信号ROMC5Iとリード信号M
RDとアドレス信号AO−A13を入力し5アドレス4
000H〜7FFF、の16にバイトのエリアに割付け
られた拡張ROM、6はイネーブル信号ROMC32と
リード信号MRDとアドレス信号AO−A13を入力し
アドレス4000o〜7FPF。In FIG. 1, 1 is a 2-bit extended address signal A16 . Register circuit for latching A17, 2 is extended address signal A1
6. A decoder circuit which inputs A17 and outputs the base signal of the enable signals ROMC3O to ROMC33 of the four expansion ROMs 4 to 7. 3 is a decoder circuit that takes the logical product of the output of the AND circuit 8 and the output of the decoder circuit 2 and enables the expansion ROMs 4 to 7. AND circuit 4 outputs signals ROMC50-3, inputs enable signal ROMC50, read signal MRD, and address signal AO-A13 and outputs addresses 4000o-7
Extended R allocated to 16 byte area of FFFH
OM, 5 is enable signal ROMC5I and read signal M
Input RD and address signal AO-A13 to 5 address 4
000H to 7FFF, 16 is an expansion ROM allocated to a byte area, and 6 is an address 4000o to 7FPF into which enable signal ROMC32, read signal MRD, and address signal AO-A13 are input.
の16にバイトのエリアに割付けられた拡張ROM、7
はイネーブル信号ROMC33とリード信号MRDとア
ドレス信号AO−A13を入力しアドレス4000o〜
7FFF)lの16にバイトのエリアに割付けられた拡
張ROM、8はアドレス信号A14.15を入力しアン
ド回路3の入力となる信号を出力するアンド回路、9は
アドレス信号A14.15を入力し基本ROM10のイ
ネーブル信号を出力するアンド回路、10はアンド回路
9の出力のイネーブル信号とリード信号MRDとアドレ
ス信号AO−A13を入力しアドレス0000H〜3F
FFHの16にバイトのエリアに割付けられた基本RO
M、11はイネーブル信号A15.リード信号MRD、
ライト信号MWR。Expansion ROM allocated to an area of 16 bytes, 7
inputs enable signal ROMC33, read signal MRD, and address signal AO-A13, and reads address 4000o~
7FFF)l, 16 is an expansion ROM allocated to a byte area, 8 is an AND circuit that inputs the address signal A14.15 and outputs a signal that becomes the input of the AND circuit 3, and 9 inputs the address signal A14.15. An AND circuit that outputs the enable signal of the basic ROM 10, 10 inputs the enable signal of the output of the AND circuit 9, the read signal MRD, and the address signal AO-A13, and inputs the address 0000H to 3F.
Basic RO allocated to 16 byte area of FFH
M, 11 is the enable signal A15. Read signal MRD,
Light signal MWR.
アドレス信号AO−A14を入力しアドレス80008
〜FFFFHの32にバイトのエリアに割付けられたR
AMである。Input address signal AO-A14 and address 80008
R allocated to 32 byte area of ~FFFFH
It is AM.
次に本回路の動作について説明する。Next, the operation of this circuit will be explained.
基本ROMl0とRAMIIはマイクロプロセッサ(図
示省略〉から直接リード/ライトすることが可能である
が、拡張ROM4〜7は本回路によりリード可能となる
。拡張ROM4〜7のうちのいずれか1つをリードする
場合にはレジスタ回路1にデータ(拡張ROM4のとき
O9拡張ROM5のとき1.拡張ROM6のとき2.拡
張ROM7のとき3)をセットすることにより、拡張R
OM4〜7のうちの1つがイネーブルとなり、リードす
ることができる。Basic ROM10 and RAMII can be directly read/written from a microprocessor (not shown), but expansion ROMs 4 to 7 can be read by this circuit.Any one of expansion ROMs 4 to 7 can be read. In this case, the expansion R
One of OM4-7 is enabled and can be read.
すなわち、マイクロプロセッサからは基本ROM10.
拡張ROM群4〜7.RAMIIのいずれかをもアドレ
ス信号A14とA15によって指定できる。そして、ア
ドレス信号A14が真でA15が偽のときには、マイク
ロプロセッサはレジスタ回路1に前述のようなデータを
与えることで、拡張ROM4〜7のうちの1つを指定で
きるようになるのである。第2図は、このようにして割
付けられたメモリのマツプを示す。That is, from the microprocessor, the basic ROM10.
Expansion ROM groups 4-7. Any one of RAM II can also be designated by address signals A14 and A15. When the address signal A14 is true and A15 is false, the microprocessor can specify one of the expansion ROMs 4 to 7 by supplying the above-mentioned data to the register circuit 1. FIG. 2 shows a map of memory allocated in this manner.
以上説明したように本発明は、特定の上位アドレス信号
とともに与えられるアドレス指定用データによって、同
一の上位アドレス信号に対して、この上位アドレス信号
によるのと同サイズの複数ROMブロックを指定できる
構成としたため、アドレス信号線による数似上のROM
エリアを拡張できる効果があるやAs explained above, the present invention has a configuration in which multiple ROM blocks of the same size can be specified for the same upper address signal by addressing data given together with a specific upper address signal. Therefore, the ROM is
It has the effect of expanding the area.
第1図は本発明の一実施例を示す回路図、第2図は本回
路でのメモリ割付けを示す図である。
1・・・レジスタ回路、2・・・デコーダ回路、3,8
゜9・・・アンド回路、4,5,6.7・・・拡張RO
M、10−・・基本ROM、11−RAM。FIG. 1 is a circuit diagram showing an embodiment of the present invention, and FIG. 2 is a diagram showing memory allocation in this circuit. 1...Register circuit, 2...Decoder circuit, 3, 8
゜9...AND circuit, 4,5,6.7...Extended RO
M, 10--Basic ROM, 11-RAM.
Claims (1)
時に与えられるアドレス指定用データをラッチするレジ
スタ回路と、該レジスタ回路の内容を解読するデコーダ
回路とを設け、前記の解読の結果によって、前記上位ア
ドレス信号によるのと同サイズの複数ROMブロックを
指定できるようにしたことを特徴とするROMアドレス
指定回路。A register circuit that latches addressing data given when a specific upper address signal designating a memory block is generated, and a decoder circuit that decodes the contents of the register circuit are provided. A ROM addressing circuit is characterized in that it is capable of specifying multiple ROM blocks of the same size.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20362988A JPH0251753A (en) | 1988-08-15 | 1988-08-15 | Rom address designating circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20362988A JPH0251753A (en) | 1988-08-15 | 1988-08-15 | Rom address designating circuit |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0251753A true JPH0251753A (en) | 1990-02-21 |
Family
ID=16477206
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20362988A Pending JPH0251753A (en) | 1988-08-15 | 1988-08-15 | Rom address designating circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0251753A (en) |
-
1988
- 1988-08-15 JP JP20362988A patent/JPH0251753A/en active Pending
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