JPH02500053A - 多重マトリックス構造の表示スクリーン - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 多重マトリックス構造の表示スクリーン本発明は請求項１記載の種類の表示スク リーンに関する。

交互に点滅される電球や発光ダイオードの助けによって個々のピクセルが照らさ れる照明広告（看板）、大形クス表示装置が技術的に知られている。特に広告の 分野では、相互に異なる形状および大きさの表示スクリーンを作る可能性が強く 希望され、それによって正方形のスクリーン、上下または左右にわたる細長いス クリーン、十字形のスクリーン、および他の形のスクリーンが得られる。この点 についてもう１つの欲求は、所望の形に容易に適合される表示スクリーンを作る 可能性に関する。

広告の目的に向けるマトリックス表示装置に関するもう１つの問題点は欠陥のあ るスクリーンをサービスするのに時間が掛る点であり、この時間はできるだけ短 いのが理想的である。各個の表示スクリーンの現地サービス時間および作業場サ ービスを実行する所要時間をいずれも最小に短縮することが望ましい。

もう１つの極めて重要な欲求は、できるだけちらつきのない表示スクリーンを得 ることである。もちろんこの点ニついて、輝度の変化が生じる短かい時間に加え て、各ピクセルを個々の制御デバイスの助けにより別々に制御しかつ発光デバイ スや光点を絶えず作動状態に保つことが考えられる。しかしこの解決法は、画素 制御デバイスを駆動するのに用いられる装置に、また駆動装置と画素との間の相 互一様性に、ほとんど不可能と思われるような強い要求を課す。マトリックス・ スクリーンが行および列に分割されており、各行または各列が多数の画素すなわ ちピクセルに分割されており、１つの行または有限数の行について１つの保持回 路が具備され、かつ各行または有限数の行（あるいは列）の各ユニットについて 前記１つの行または前記有限数の行にある画素をすべて作動させる作動装置が具 備されると同時に、保持回路のすべてに記憶された別の入力データを受信して行 （または列）作動装置を循環順に作動するように導く表示装置が技術的に知られ ている。液晶マトリックス表示￥装置のこのような配列の一例は、米国特許明細 書箱４．５２０。

３０２号に説明されている。表示の完全な１行（または列）はこの既知の配列で は１つの同じ時間に照らされるが、それにもかかわらず依然として若干量のちら つきが得られ、これは特に大形の表示装置の場合に観測者をいらだたせることが ある。したがって、ちらつきを一段と減少させることが望ましい。

これらの欲求は下記請求項１の特徴づけの条項に記載される特徴を有する表示ス クリーンによってみたされる。

本発明の追加の特徴は従属請求項に記載されている。

本発明の表示スクリーンは多数のモジコールから構成されており、各モジュール はそれ自体微小な表示スクリーンである微小な個別ユニットとして作動する。各 ユニット、すなわちモジュールは、モジュール・メモリに記憶された情報の画像 をその微小な個別表示スクリーン上に順に重ね合わせる保守部品と組み合わされ ている。モジュール・メモリにある情報は、入って来るビデオ信号がモジュール の置かれる全表示スクリーンの部分と関係づけられるときに更新される。そのと きにかぎり、保守部品は作動を止める。

独立ユニットとして作動するモジュールから表示スクリーンを作ることによって 、相互に異なる形状および大きさの表示スクリーンは相互に同じ構造の複数個の モジュールから容易に作ることができ、またサービス可能な者によって欠陥モジ ュールを交換することにより容易にサービスすることができる。さらに、はるか に少ないちらつきが得られるのは、各モジュールがスクリーン上に示されるデー タをすべてそれ自身のリズムで更新するそれ自身の駆動装置を有するからであり 、このリズムは入って来るビデオ信号の情報更新速度よりも速い。

本発明を付図に関してこれから詳しく説明することにする。

第１図はモジュール構造およびそれに対する信号の転送を示すブロック概略図で あり、 第２図は適当なデータおよびＩ制御信号をモジュール回路に供給するビデオ・イ ンターフェースを示すブロック概略図であり、 第３図はモジュール回路の基本構造を示し、第４ａ図〜第４ｄ図は本発明の回路 における多数の信号を示す図であり、 第５ａ図〜第５ｅ図は第４ａ図〜第４ｄ図におけるよりも大きな時間目盛で本発 明の回路のいろいろな信号を示す図であり、 第６ａ図〜第６ｄ図は本発明の回路における追加の信号を示し、 第７図はモジュール回路の実施例を第３図よりもさらに詳しく示し、 第８図は本発明により使用されるモジュール回路のもう１つの実施例を示す。

第１図において、例えば標準のテレビジョン信号と同じ組成および同じ線（すな わち水平）ならびにフレーム（すなわち垂直）周波数を持つことがあるビデオ信 号はインターフェース１に供給される。インターフェース１の機能は、ビデオ信 号から線同期およびフレーム同期情報を検索し、おのおの画素を表わす適当な微 小時間単位にビデオ信号を分割し、各フレーム走査の間に各時間単位のアドレス を構成し、そしてメモリ内の一時記憶に適した出力信号を各画素について作るこ とである。インターフェースの出力は各モジュールのそれぞれの入力に接続され ており、前記モジュールは表示スクリーン３に画素マトリックス２を備えている 。

第２図はインターフェース１の１つの実施例を示す。

クロック信号発生器４はクロック信号出力にクロック信号を作る。入って来るビ デオ信号は、ビデオ信号のフレーム同期成分を検出してリセット信号出力に信号 を送るフレーム同期センサ５に供給される。走査が飛び越されるとき、各フレー ムが変化するが各フィールドずなわら部分フレームが変化しない１個の信号が送 信される。こうして、飛越しの使用は本発明の範囲内にあるオプションの可能性 である。飛越しが使用されるか否かは、ある程度まで、スクリーンの使用目的に 、例えばスクリーンがテレビジョン画像やデータ・テキストを提供すべきである かに左右されるとともに、その入力信号にも左右される。

ある場合には、交互の各線のみ、第３の各線などが示されるように、複数個のモ ジュールからスクリーンを作ることが考えられる。

ビデオ信号は、ビデオ信号の線同期成分を検出する線同期センサ６にも供給され る。線同期センサ６からの出力信号は、各線の初めにクロック信号発生器４をセ ットするように、発生器４のセツティング入力に供給される・これは、画像の各 線のクロック動作に小さな時間差がある結果として生じる画像の横変位を回避す るために行われる。

カウンタＩＩは直列に接続された２個のカウンタ７ａおよび７ｂから成る。第１ カウンタ７ａはモジュール２の各部分画像マトリックスにある線に沿って画素区 分（Ｍ）が存在する多くのクロック・パルスをカウントし、かつカウント終了時 に出力にパルスを作るようにされる。

第２カウンタ７ｂは第１カウンタ７ａからパルスを受信し、かつ第１カウンタ７ ａから受信した各パルスとともにカウント・セツティングを変えるようにされる 。ａ−カウンタで表わされる第２カウンタ７ｂは、こうして、その並列出力に、 それぞれのモジュール用のａ−アドレスとして表わされるａ一方向の部分画像マ トリックス２を表わすカウント・セツティングを有する（第１図参照）。線同期 センサ６の出力信号は、ビデオ信号にある新しい各線の受信に備えてカウンタ７ ｂをゼロにリセットするように、ａ−カウント７ａのリセット入力に加えられる 。

自らの出力にパルスを作る前に部分画像マトリックスにある線の数と同じ数まで カウントするカウンタ８ａのセツティング入力にも線同期センサ６からの出力信 号は供給される。もう１つのカウンタ８ｂの入力は上述の第１カウント８ａの出 力に接続されて、各パルスと共に前方にステップされ、したがってその並列出力 のカウント・セツティングは入って来るビデオ信号のビデオ情報の受信と関連の あるモジュールのｂ一方向（１１図参照）のアドレスを表わす。

ビデオ信号は変換器９の入力にも加えられる。り０ツり信号発生器４からの出力 信号は変換器９のり０ツク入力に供給される。グレー・スケールを表わすととも にオプションとしてビデオ信号に含まれる色情報をも表わすデータは、クロック 信号と同期して変換器９の出力に供給される。変換器の出力は、グレー・スケー ルのディジタル表示を持つ並列出力であったり、アナログ信号出力であることが できる。

第３図はＭＸＮ個の画素すなわちビクセルを含む部分画像マトリック、スを有す るモジュールの概略ブロック図である。Ｍはマトリックスの１つの絵に沿って含 まれる画素の数であり、Ｎは線の数である。すべてのモジュールは相互に同様な 構造であるが、ただ１つ違う点は、インターフェースからのａ−アドレスおよび ｂ−アドレスをその入力に受信するように接続された１個のアドレス・デコーダ １０が表示スクリーン１にあるそれぞれの部分画像マトリックスの位置に適合さ れる個々のアドレスを供給されることである。すなわちアドレス・デコーダ１０ はその中に、モジュールが属プる全画像マトリックス３の部分画像マトリックス ２（第１図参照）に属するａ−およびｂ−アドレスの組合せを記憶している。ア ドレス・デコーダ１０の出力信号Ｓは、入って来るアドレスと記憶済アドレスと の間に一致が見られるときハイであり、さもなければ同信号はローである（逆も 考えられる）。

第４ａ図はインターフェース１に供給されるビデオ信号を示す。第４ｂ図は第２ 図のフレーム同期センサ５から得られる適当なリセットと信号を示す。第４Ｃ図 は第２図の線同期センサ６から得られる線同期信号を示す。

第４ｄ図は第１図のスクリーン３の左隅に誼かれてＯ２０で表わされるモジュー ル２のモジュールに関してアドレス・デコーダ１０から得られる信号Ｓを示す。

第４ａ図は時点ｔ１とｔ２どの間のフレーム同期信号の部分を示すが、この時間 中リセット信号は負である。

リセット信号が終ると、信号パルスＳは各線同期パルスの直後に得られる。例え ば、１つの行が５個のマトリックスから成るとき、各パルスＳはビデオ信号の各 線データ成分の１１５をとる。ビデオ信号のこの部分についてアドレス・デフ〜 ダ１０にアドレス信号のｂ−アドレス部分が記憶されないという事実上により、 ｔ　と１２との間のフレーム変化の前にパルスＳが得られないことも第４ｄ図か ら分かると思うが、それはこの場合にビデオ情報信号がモジュールの最下行に置 かれるモジュール（（０，８）−＜Ａ、Ｂ））に書き込まれて、例としてここに 示された最下行のモジュールには遍き込まれないからである。

第５ａ図は時点ｔ　と１３との間のビデオ信号を第４ａ図よりも大きな目盛で示 す。クロック信号は第５ｂ図に示されている。明らかにするために、クロック信 号周波数は図の中でその実際値よりもはるかに低い値で示されている。モジュー ルの適当な部分画像マトリックスは、３２行および３２列に配列された１０２４ 個のビクセルを含む。スクリーンが色画像を示すべき場合は、各ビクセルは３個 または４個の発光ダイオードあるいは白熱電球を含む。これは、各モジュールが ３０７２個または４０９６の発光ダイオードあるいは白熱電球を含むことがある ことを意味する。

第４ａ図の実施例のビデオ信号は、おのおのが１行の１個のモジュールに対応す る５つの部分に分割される（第５ｄ図から一段とはっきり見られる）。第５ｂ図 に示されるりＯツク信号は、ビデオ入力信号の各１１５について、３２個ではな く６個のパルスを有する。ビデオ信号に含まれるフレーム情報は、各クロック・ パルスで抜き取られる段状曲線の形で第５Ｃ図に示されている。

第５ｄ図は、もし線に関する情報が関連モジュールに書き込まれるべきであるな らば、１行にあるそれぞれのモジュールがビデオ信号の周期中に作動される時限 を示す。

第１図の実施例の部分画像マトリックス２は（０，０）−（Ａ、Ｂ）で表わされ 、ここで最初の数字あるいは文字は全画像マトリックス３の部分画像マトリック スに関する列（ａ一方向）を表わし、また最後の数字あるいは文字は行（ｂ一方 向）を表わす。第５ｄ図において、参照記号Ｏ・・・Ａは１行に沿うそれぞれの 部分画像マトリックスを表わす。第５ｅ図はモジュールＯ１Ｏ用の信号Ｓを示す 。

第３図において、インターフェース１からのクロック・パルス（第５ｂ図）を持 つクロック信号は書込みカウンタ１１のセツティング入力に供給される。アドレ ス・デコーダ１０からの信号Ｓ（第５ｅ図）は鳶込みカウンタ１１の始動入力に 加えられる。書込みカウンタ１１は、もし信号Ｓがハイであるならば、各クロッ ク・パルスを増加方向にカウントする。すべてのモジュールの書込みカウンタは 、インターフェース１からのりセツティング信号によってゼ０にセットされる。

書込みカウンタ１１からの出力は、カウンタ１１のカウント・セツティングのデ ィジタル表示を持つ並列出力ＳＲであることが望ましい。信号ＳＲは、信号Ｓの 持続時間中変化される。出力信号ＳＲは多重装置１２の１つの入力に加えられる 。アドレス・デコーダ１０の出力信号Ｓは装置１２の制御デバイスに加えられる 。信号Ｓがハイであるとき、多重装置１２は信号ＳＲを表わす入力をその出力に 接続するが、その出力は順次ＭＸＮアドレスを含む、すなわち部分画像マトリッ クス２と同じ多くのアドレスを含む、モジュール・メモリ１３のアドレス入力に 接続される。

アドレス・デコーダ１０の出力信号Ｓはモジュール・メモリ１３の書込み入力に も接続され、モジュール・メモリ１３は信号Ｓがハイであるとき書込みモードに セットされる。モジュール・メモリ１３は第２図のインターフェースにある変換 器９からのデータ信号を受信する。

信号Ｓがハイの間、入って来るビデオ信号はモジュール・メモリ１３のアドレス に連続して書き込まれ、前記アドレスは信号ＳＲによって与えられる。メモリ１ ３は信号Ｓがローであるときその読出しモードにスイッチされ′　る。

モジュール・メモリ１３はディジタル・メモリであることが望ましく、その場合 変換器９（第２図）はアナログ／ディジタル変換器であって、データ信号は平行 ｓＩｌに現われるディジタル信号の形で変換器９から転送される。しかし、モ、 ジュール・メモリ１３用のアナログ・メモリを使用することも可能である。この 場合、変換器９はビデオ信号をモジュール・メモリ１３に記憶する適当なレベル に変換する。その時、データ信号は１本の導線により送信される。

信号Ｓがローであるとき、多重装置１２はモジュール・メモリ１３に読出しアド レス信号ＬＲを送るようにスイッチされ、そのときモジュール・メモリも読出し 専用モードにセットされる。

入って来るビデオ信号は線走査によってたびたび取り上げられるので、異なる線 に関する情報は連続して生じると思われる。言うまでもなく、入って来る情報は その発生順にメモリ１３に書き込まれる。部分画像マトリックスに示される画像 を更新するためにメモリ１３を読み出すとき、データの書込み順には左右されな い。これは、全部の行または全部の列が選択順に示されるかどうかに関する選択 の自由があることを示す。

第３図は列表示、すなわち例えば左から右にわたる垂直な行の逐次表示を持つ実 施例を示す。しかし、逐次順序以外の所望順序、例えば飛越し表示などを使用す ることも等しく可能である。

パルス回路１４は、以下に詳しく説明するが、交互パルス列およびパルス列間隙 を作る（第６ｂ図）。各パルス列は画像の行数（Ｍ）に等しいパルスの数を含む 。パルス回路１４の出力信号Ｆは、ＭＸＮのカウント段を持つ読出しカウンタ１ ５に供給される。読出しカウンタ１５によって作られる出力信号は信号ＬＲであ り、これは多ＩＨｉｆｆ１１２を介してモジュール・メモリ１３のアドレス入力 に加えられる。

メモリ１３のデータ出力に接続される装置１６は、画像マトリックス２の行数と 同じ数量の部分回路を含む。

装置１６にある各部分回路は、モジュール・メモリ内のアドレスされたセルのデ ータ内容を保守回路に供給する適当な形に変換する変換器部分を含む。この実施 例の保守回路はラッチング回路であり、この場合変換回路はディジタル・アナロ グ変換器である。

駆動装置１８は部分画像マトリックス２にある各列用の出力を持つ。モジュール ・メモリ１３に対するアドレスのｍ−成分（すなわち行方向のアドレス成分）を 表わす信号ＬＲの部分は、駆動装置１８のアドレス入力にも加えられる。駆ｇｙ Ｊ装置は入って来るアドレスに対応する出力を作動させる。

信号Ｓは読出しカウンタ１５および装＠１６のｔｉ制御入力にも加えられて、情 報がメモリ１３に書き込まれている時間中これらの回路を作動させないようにす る。別法として、パルス回路１４はカウンタ１５を作動させずに作動しないよう にすることができる。こうして、装置１６の中の各保守デバイスは各パルス列の 間に新しい情報を得るが、この情報は駆動装置１８によって決定される画像マト リックスの垂直行に示される。列が照らされる時間は過度に短かくてはならない 。したがって、パルス列間隙は照射時間の必須の長さを供給するようにされる。

列の照射時間は１／（更新速度ＸＭ）に等しい。更新速度は、ちらつきのない画 像を得るように毎秒１００回以上でなければならない。Ｍ＝３２ならば、適当な 照射時間は約０．３ミリ秒である。

第７図はモジュール装置の好適な実施例を示す。インターフェース１の示された アドレス出力ＭＳＯ−ＭＳ７はアドレス・デコーダ２０に接続されている。

出力信号Ｓ（第４ｄ図、第５ｅ図）はＡＮＤゲート２１の１つの入力に加えられ るが、インターフェース１からのクロック信号、すなわちクロック１、は前記ゲ ートの他の入力に加えられる。ＡＮＤゲート２１の出力は、例えば１０ビツト・ カウンタであることができる南込みカウンタ２２に接続される。インターフェー ス１からのリセット信号（リセット）はカウンタ２２のリセット入力に接続され る。

多重装置２３は、信号ＳＲまたは信号ＬＲをその出力に接続する信号Ｓによって 制御される。多重装置２３は、赤、縁および青メモリ部分に分けられているモジ ュール装置２４のアドレス入力に接続されている。これによってインターフェー ス１の変換器９はビデオ信号を赤、緑および青信号に分割して、３つの各ディジ タル化出力信号をメモリ２４のそれぞれの部分に接続されたそれぞれの並列デー タバスに加える。

この実施例では、画像は第３図に示された実施例とは反対に画像マトリックスの 行で示されている。赤メモリ部分のデータベースはディジタル／アナログ変換器 ２５にも接続されている。変換器２５の出力は多数の出力、例えば３２、を持つ アナログ多重装置２６に接続されている。光点駆動段は各出力に接続されている 。図示の実施例のｖ１ｍ段は電界効果トランジスタ２７を含み、そのゲート電極 は多重装置２６に接続されるが、ソース電極は接地されかつドレン電極はすべて の光点に順次接続され、すなわち部分画像マトリックス２のすべての行で同じ行 位置を持つ。ゲート電極とソース電極との間に保持コンデンサ２８が接続されて いる。緑メモリ用のデータバスはディジタル／アナログ変換器２９に同様に接続 されており、その出力は多重装置２６と同じ形式のアナログ多重装置３０に接続 されかつ各光点用の同じ形式の駆動段を備えている。青メモリ用のデータバスは アナログ／ディジタル変換器３１に同様に接続されており、その出力は多重装置 ２６と同じ種類のアナログ多重装置３２に接続されている。ビクセルを構成する 発光器は、１個の赤、１＠の緑および２１ｍの青の光点があるように方形に置か れることが望ましい。この理由で、２個の電界効果トランジスタ３３および３４ を含む二重駆ｉｊｌ装置が向様な方法で多重装置３２の各出力線から電界効果ト ランジスタ２７に接続されている。トランジスタ３３のドレン電極は１個の青光 点Ｂ１に接続され、また他のトランジスタ３４のド、レン電極は他の青光点Ｂ２ に接続されている。３個の多重装置２６．３０８よび３２はアドレス入力のアド レス信号０−によって同時に操作される７個号ローは、多重装置２３を介してメ モリ２４のアドレス入力に接続される信号Ｌ　Ｒのｍ−アドレス成分である。

このｍ−アドレス成分はｍ−アドレス・カウンタ３５の出力から来る。例えばＭ −３２であると、カウンタ３５は５ビツト・カウンタであり、０から３１までカ ウントするように配列される。カウンタは３２でＯにセットされる。カウンタ３ ５は発振器３６から来るパルスをカウントし、これらのパルスは２個のアンド・ ゲート３７および３８を介してカウンタ３５に供給される。発振器３６の信号ク ロック２は第６ａ図に示されている。アンド・ゲートの作動モードは後で詳しく 説明する。アンド・ゲート３８は反転入力でアドレス・デーーダ２０からの信号 Ｓを受信するので、信号Ｆは情報がメモリ２４に書き込まれている時間中ブロッ クされる。

カウンタ３５が発振器３６からの一連のパルスの内の３２番目のパルスによって Ｏにセットされるとき、カウンタは別の出力を介してＲＳフリップ・フロップ３ ９のリセット入力に「１」信号を送る。フリップ・フロップのＱ出力はそのとき Ｄ−である。フリップ・フロップの出力はアンド・ゲート３７の入力に接続され 、それによってアンド・ゲートはもはや発振器３６からのパルスを通さない。ゲ ート３７からの出力信号Ｆは第６ｂ図に示されている。ＲＳフリップ・フロップ のＱ出力は同時に「１」にセットされる。Ｑ出力はアンド・ゲート４００１つの 入力に接続され、発振器３６の出力は前記アンド・ゲートの他の入力に接続され る。アンド・ゲート４０はそのとき、第６図に示される発振器３６からのパルス 、すなわちクロック２、をその出力に通すが、その出力はカウンタ４１に接続さ れている。カウンタ４１は、その出力に「１」信号を作る前に、多数の例えば３ ８４個のパルスをカウントする。カウンタ４１は前述の通り各パルス列の間で信 号を維持するカウンタである。信号向は第６Ｃ図に示されている。

カウンタ４１からの「１」信号はｎ−アドレス・カウンタ４２の入力に供給され るが、そのときカウンタ４２は１段カウント・アップする。カウンタ４１からの 「１」信号はＳＲフリップ・フロップ３９のセツティング入力にも供給されるの で、同フリップ・フロップはリセットされるとともにＱ信号はハイにそしてＱ信 号はローになる。アンド・ゲート３７はそのとき再び発振器３６からの信号りＯ ツク２を通すようになるが、アンド・ゲート４０は信号り０ツク２をブロックし て信号がカウンタ４１に供給されないようにし、アドレス・カウンタ３５をカウ ント・アップすることによって始まるサイクルが再び始められる。フリップ・フ ロップ３９からの出力信号Ｑは第６Ｃ図に示されている。

ｎ−アドレス・カウンタ４２の出力信号はしＲ信号のｎ部分である。ｎ−アドレ ス・カウンタ４２からの出力信号は、ｎ−アドレスによって与えられる画像マト リックス２の行を作動させるために、例えば３２のような多くの出力を持つアナ ログ多重装置のアドレス入力に供給される。完全な１行のための駆ｖＪ装置の１ 例も示されている。第６ｄ図は行０．１・・・が引き続き作動されることを示す 。駆動装置はＮＰＮトランジスタＴ１を含み、そのベースは多重装置４３の１つ の出力に接続され、エミッタは接地され、そしてコレクタは２個の抵抗器Ｒ１お よびＲ２の接続点に接続されている。各ビクセルは２行に置かれている４個の光 点を含むので、多重装置４３の各出力は画像マトリックスにある２つの部分行を 駆動するが、その１つは赤および緑信号用の光点Ｒ，Ｇを含み、他は２つの青光 点Ｂ１．Ｂ２を含む。したがって、２個のＰＮＰトランジスタＴ２およびＴ３の ベースはそれぞれの抵抗器Ｒ４，Ｒ２を介してトランジスタＴ１のコレクタに接 続され、またそのエミッタはそれぞれの電圧源Ｖ１．Ｖ２に接続されている。１ つのトランジスタＴ２のコレクタはＲ，Ｇ行に接続されているが、他のトランジ スタ丁、のコレクタはＭ個のビクセルを含む行にあるＢ、８２行に接続されてお り、その各ビクセルは２つの部分行に配列された４個の光点を含む。

第８図は、保守回路がパルス比変調される本発明の実施例を示す。この実施例で は、パルス比変調された回路は循環回転を有する多数のサイクルにより、かつ１ 列の全光点の同時照射によって作動する。もう１つの形のパルス比変調された回 路は、例えば点ごとの照射中に行または列にある各光点の別個な照射によっても 全く可能であるが、望ましい方法ではない。

第８図に示された回路の大部分は第３図に示された回路と一致する。回路のこれ らの前に説明された部分は同一参照記号で表わされ、詳しくは説明しないことに する。

保守回路はパルス発振器４４を含み、その出力パルスは縦続接続された一連のカ ウンタを含む読出しカウンタ４５に供給される。第１カウンタは、発振器４４か ら出るパルスによって循環類に前方にステップされる行カウンタ４６である。出 力信号はｎアドレスであり、すなわちこの実施例では行アドレスである。他のカ ウンタは、例えば６４であることができるハイ・レベルＮからＯまで逆方向にカ ウント・ダンウするレベル・カウンタ４７であり１かつ行カウンタ４６の各カウ ント・サイクルで　゛一度循環順に後方にステップされる。第３カウンタは・レ ベル・カウンタ４７の各サイクルで一度循環順に前方にステップされる。カウン タ４８からの出力信号はｍアドレスであり、すなわちこの実施例では列アドレス であ゛　る。カウンタのこの順序は、１つの列にあるすべての光点を同時に作動 させないときに供給される。もし点ごとに別の作動をさせたいならば、カウンタ ４６と４７は互換されるべきである。

モジュール・メモリ１３用のアドレス信号は、相互に組み合わされた行および列 信号によって構成されている。

発振器４４は、アドレス・デコーダ１０からの信号Ｓが作動されているときを除 き、出力信号を絶えず作る。こうして発振器４４は、新しい情報がモジュール・ メモリ１３に書き込まれている時限中年作動に保たれる。

レベル・カウンタ４７からの出力は、ディジタル比較器４９の１つの入力に供給 される。信号ＬＲによって与えられるメモリ１３にあるアドレスのディジタル値 は、比較器４９の他の入力に供給される。比較器４９は、比較器の入力に提供さ れる２個の信号が等しい度に「１」信号を作り、さもなければ「０」を作る。

比較器４９の出力はディジタル多重装＠５０Ｓ″ｇなわちディジタル信号を送信 する多重装置、の入力に供給される。多重装置５０は画像マトリックスにある行 と同数の多くのラッチ回路を有する。

行カウンタ４６からの出力信号は多重装＠５０のスイッチング入力に加えられる 。すべてのラッチ回路は、レベル・カウンタ５７のカウント・セツティングが０ であるとき、装置２５０のリセット入力に現われる信号によってＯにセットされ る。装置５０にある各ラッチ回路は、行駆動装置５１にある別々の行駆動素子に 接続されている。各行駆動素子は、画像マトリックス２にあるそれぞれの行に接 続されている。列カウンタ４８からの出力信号は、画像マトリックス２で一曵に １つの列を作動させる列駆動装置５２の入力に加えられる。

第８図の保守配列は次の通り機能する：画像マトリックス２の新しい列が列駆動 装置５２によって新しく作動されると、レベル・カウンタの出力は値Ｎを有しか つ行カウンタ４６の出力は値「０」を有し、これは−格上の行を表わす。同時に 、信号ＬＲは画像マトリックス内の対応するビクセル・アドレス２に指向し、画 像情報は比較器４９の第２人力に供給されて、レベル・カウンタ４７の一般的な 値と比較される。２つの値が等しいとき、装Ｈ５０にあるラッチ回路は第１行に セットされるだけである。ラッチ回路がセットされると同時に、ラッチ回路は一 般的なレベル・カウンタのサイクルの残りの間それと組み合わされる行駆動装置 を作動状態に保つ。

レベル・カウンタおよびモジュール・メモリ１３のそれぞれの出力信号の値は上 から下に相次いで比較器４９により相互に比較されて、関連の列にあるすべての ビクセルがレベル・カウンタ４７にある値Ｎに対応する最高の輝度を有するかど うかを確認し、それによってレベル・カウンタ４７はＮ−１まで１段下方にカウ ントし、行カウンタ４６のサイクルが繰り返されて最も近い低輝度について比較 器４９によって比較が行われ８゜次にレベル・カウンタはもう１段カウント・ダ ウンし、以下同様に・レベル・カウンタのカウント・セツティングがＯになるま でさらにカウント・ダウンする。列カウンタ４８が１段カウント・アップしかつ レベル・カウンタが行カウンタ４６によってｌｉＮにセットされると、全作動手 順は画像マトリックスの次の列につきまたモジュール・メモリ１３にあるこの列 に対応するメモリ内容について繰り返される。これによってパルス比変調が生じ るのは、光点が点火されるときそれらは全輝度で輝くが、それらが属する列の作 動時間内に照射される時間はグレー・スケールにしたがって変わるので、光点に よって出される光は光点が列作動間隔内で点火される時間が長い程観測者にとっ て明るくなるからである。

言うまでもなく、第８図に示されたモジュール装置の回路は第７図に示された回 路と全く同じように、多色画像を供給するように構成されることができる。この 場合、ディジタル／アナログ変換！２５，２９．３１は比較器によって置き換え られ、その１つの入力はレベル・カウンタ４７に接続され、かつ他の入力はそれ ぞれの色に向けられるメモリ２４のメモリ部分に接続される。アナログ信号を送 信する多重装置２６．３０．３２はディジタル信号を送信する多重装置に置き換 えられ、これらの装置は多数のラッチ回路をυ制御するように配列されているが 、これらの回路は作動されたとき、レベル・カウンタがＯまでカウント・ダウン したときに作られる信号によってリセットされるまで、オプションとしてトラン ジスタのようなある他の結合装置を介して点火された光点を保持する。

本発明の範囲内で多くの変形が可能である。

上記の説明において述べた通り、画像を更新する保守回路はその時に１つの列を 働かせ、また循環順に例えば左から右へ画像の明るい部分を移動させることがで きる。

しかし明らかに、保守回路はその時に１つ行をも働かすことができ、そのとき循 環順に例えば上から下まで画像の明るい部分を移動させることができる。

補正書の翻訳文提出書　（曲性第１８４船７組組平成１年３月１６日

Claims (8)

【特許請求の範囲】
1. １．画素すなわちピクセルが２次元格子状に置かれ、また全画像を作る目的で、 ビデオ信号が個々の画素を１つ１つ記憶するメモリに絶えず書き込まれ、さらに 画像記録デバイスが循環順にメモリから一度に１つの完全な行または１つの完全 な列に関する情報を収集してメモリに記憶された情報にしたがつて前記行または 列にある画素を作動させる、ような種類の表示スクリーンにおいて、表示スクリ ーンはおのおのが独立装置として作動するとともに前文に示されたような種類の 小さな、個別モジユール表示スクリーン（２）を含みかつ自らの個別制御装置を 有する、複数個のモジユールから構成され；全表示スクリーン用のメモリは別々 のメモリ装置に分割され、それの１つのモジユール・メモリ（１３；２４）が各 モジユール用に配列されており；書込み装置（１０，１１；２０−２２）が各モ ジユール・メモリ用に具備され、前記書込み装置は入つて来るビデオ信号がモジ ユールの画像領域に関係する時間間隔を検出するとともにそれに応じてこれに関 する情報をモジユール・メモリの適当な部分に書き込むようにされ；また書込み 装置および残りのモジユールに関して別個に、モジユール・メモリに書き込まれ た情報にしたがつてモジユール表示スクリーンの行または列にある画素を循環順 に作動するようにされる別の保守装置（１４−１８；２５−４３；４４−５２） が各モジユール用に具備されている、ことを特徴とする表示スクリーン。
2. ２．書込み装置は情報がメモリに書き込まれている時間中に保守装置の機能を一 時停止するように配列されている、ことを特徴とする請求項１記載による表示ス クリーン。
3. ３．情報がメモリに書き込まれている間、書込み装置は保守装置からモジユール ・メモリに送られるアドレス信号が前記メモリに達するのを一時防止するように 配列される、ことを特徴とする請求項１記載による表示スクリーン。
4. ４．保守装置は書込み装置が情報をモジユール・メモリ（１３；２４）に書き込 む速度よりも速い速度で駆動段を制御するようにされる、ことを特徴とする前記 請求項のどれでも１つの項記載による表示スクリーン。
5. ５．保守装置は行または列に沿う画素の数と同数の連続アドレスの順序でモジユ ール・メモリ（２４）にアドレスを供給するように構成されかつ次の行または列 を作動させる次の順序を開始する前に一時休止を伴い、前記休止は照射された状 態にあるモジユール表示スクリーン（２）の行または列を維持する所定の持続時 間に適合される、ことを特徴とする前記請求項のどれでも１つの項記載による表 示スクリーン。
6. ６．各保守装置は１つの行または列に沿う各ビクセルすなわち画素用の駆動段を 有し；各駆動段はモジユール・メモリ（２４）のデータバスに接続されるアナロ グ／ディジタル変換器（２５，２９，３１）および１つの行または列に沿うそれ ぞれの光点に接続される保持回路（２７，２８）を含み；さらにすべての保持回 路は保守装置からモジユール・メモリ（２４）に送られる連続アドレスの各順序 中に変化したレベルを順次得るが、前記レベルは次のアドレス順序まで保持され る、ことを特徴とする前記請求項のどれでも１つの項記載による表示スクリーン 。
7. ７．保守装置はパルス比変調の原理にしたがつて作動するので、モジユール画像 マトリツクスにある１つの行または列の照射の各時限によつて前記行または列に ある別々の各画素はこの時限内に置かれて前記画素用のモジユール・メモリの内 容に比例する時間中被照射状態に保たれる（第８図）、ことを特徴とする請求項 １ないし５のどれでも１つの項記載による表示スクリーン。
8. ８．行または列が循環順に連続して照射される各時間間隔中に、保守装置は輝度 値を表わす値に対して関連がある画像用にモジユール・メモリに記憶された完全 な行または完全な列にある各画素について循環的にかつ連続して比較するように され；また第１サイクルの時間中前記比較は最高輝度に対応する値と共に行われ て、比較値は各サイクルで１つの整数だけステツプ・ダウンされ、時間間隔の終 りに０までダウンされ；さらに１つの行または１つの列に沿う各画素は前記間隔 の初めに０にセットきれ、かつ前記比較が真であるとき「１」にセツトされ、さ らにその後前記間隔の残りの間画素を被照射状態に保つ、ラツチ回路と組み合わ される、ことを特徴とする請求項７記載による表示スクリーン。