JPS5947516B2 - テレビジヨン表示装置 - Google Patents
テレビジヨン表示装置Info
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- JPS5947516B2 JPS5947516B2 JP52030531A JP3053177A JPS5947516B2 JP S5947516 B2 JPS5947516 B2 JP S5947516B2 JP 52030531 A JP52030531 A JP 52030531A JP 3053177 A JP3053177 A JP 3053177A JP S5947516 B2 JPS5947516 B2 JP S5947516B2
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- circuit
- period
- column
- gas discharge
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
- H04N3/125—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays using gas discharges, e.g. plasma
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2310/00—Command of the display device
- G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
- G09G2310/0264—Details of driving circuits
- G09G2310/0272—Details of drivers for data electrodes, the drivers communicating data to the pixels by means of a current
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Gas-Filled Discharge Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】
本発明はテレビジョン表示装置に関する。
本発明によるテレビジョン表示装置は行および列として
配設した複数個の気体放電夫子素子と、水平期１５間中
その都度次の行の気体放電表示素子を選択する行走査回
路と、水平期間中に発生しかつ一つの行の各気体放電素
子に対する表示されるべきｎビットのデジタルビデオ情
報を記憶するデジタル水平メモリ回路と、水平帰線消素
期間中デジタル水２０平メモリ回路からデジタルビデオ
情報を取出して列導体を制御し次の水平帰線消去期間ま
でその情報を維持させおよび、これら列導体を介して、
このデジタルビデオ情報で振幅変調および持続時間変調
によつて、行走査回路により選択された行気２５体放電
表示素子を所望の輝度で附勢する列メモリとを具え、さ
らに水平および垂直同期手段と、タイミングパルス発生
器と、各列に対するｎ個の電流源回路とを具えるもので
ある。オランダ国特許出願第７５０７７８２号明細書３
０には気体放電表示素子を有するかかる表示装置が開示
されている。
配設した複数個の気体放電夫子素子と、水平期１５間中
その都度次の行の気体放電表示素子を選択する行走査回
路と、水平期間中に発生しかつ一つの行の各気体放電素
子に対する表示されるべきｎビットのデジタルビデオ情
報を記憶するデジタル水平メモリ回路と、水平帰線消素
期間中デジタル水２０平メモリ回路からデジタルビデオ
情報を取出して列導体を制御し次の水平帰線消去期間ま
でその情報を維持させおよび、これら列導体を介して、
このデジタルビデオ情報で振幅変調および持続時間変調
によつて、行走査回路により選択された行気２５体放電
表示素子を所望の輝度で附勢する列メモリとを具え、さ
らに水平および垂直同期手段と、タイミングパルス発生
器と、各列に対するｎ個の電流源回路とを具えるもので
ある。オランダ国特許出願第７５０７７８２号明細書３
０には気体放電表示素子を有するかかる表示装置が開示
されている。
この表示装置においては水平メモリ回路はデジタルビデ
オ情報を処理すべき複数個の２進符号またはビットに相
応する複数個のシフトレジスタを含んでいる。同じ画素
と関連する３５情報のビットを水平帰線消去期間にシフ
トレジクタの対応する素子から少数の素子から成る列メ
モリ回路へ転送することができる。この列メモリ回路を
用いて関連する列電極を附勢している。この目的のため
に、水平期間を夫々先行する期間の長さの２倍の時間期
隔で副分割し、これら時間期間の多くは水平帰線消去期
間中に位置するかまたはその期間に開始する。列メモリ
回路から得られたビデオ情報のビツトを各時間期間と関
係させ、その結果、ビツト値１が発生している間関連す
る気体放電表示素子（以下単に表示素子と称することも
ある）を経て電流が流れ、ビット値０の場合には電流が
流れないように構成している。表示素子の変調を電流が
流れる時間期間およびその電流の振幅を変調させて行な
う。実際土この回路は持続時間変調回路と比べて列メモ
リ素子の個数は少なくてすむがそれによつて得られる表
示は安定していないという欠点がある。本発明の目的は
単位画素当りの列メモリ素子の個数を処理されるべきビ
デオ情報のビツト個数よりも少なくすることができると
共に一層安定した表示を行ない得る表示装置を提供せん
とするにある。
オ情報を処理すべき複数個の２進符号またはビットに相
応する複数個のシフトレジスタを含んでいる。同じ画素
と関連する３５情報のビットを水平帰線消去期間にシフ
トレジクタの対応する素子から少数の素子から成る列メ
モリ回路へ転送することができる。この列メモリ回路を
用いて関連する列電極を附勢している。この目的のため
に、水平期間を夫々先行する期間の長さの２倍の時間期
隔で副分割し、これら時間期間の多くは水平帰線消去期
間中に位置するかまたはその期間に開始する。列メモリ
回路から得られたビデオ情報のビツトを各時間期間と関
係させ、その結果、ビツト値１が発生している間関連す
る気体放電表示素子（以下単に表示素子と称することも
ある）を経て電流が流れ、ビット値０の場合には電流が
流れないように構成している。表示素子の変調を電流が
流れる時間期間およびその電流の振幅を変調させて行な
う。実際土この回路は持続時間変調回路と比べて列メモ
リ素子の個数は少なくてすむがそれによつて得られる表
示は安定していないという欠点がある。本発明の目的は
単位画素当りの列メモリ素子の個数を処理されるべきビ
デオ情報のビツト個数よりも少なくすることができると
共に一層安定した表示を行ない得る表示装置を提供せん
とするにある。
本発明による気体放電テレビジヨン表示装置によれば、
該列メモリ回路はデジタルビデオ情報の最上位桁から複
数個の上位のビツト用のメモリ素子を具え、前記デジタ
ル水平メモリ回路の、最下位桁から複数個の下位のビツ
ト用の信号出力端子を、選択された気体放電表示素子が
−ビデオ水平期間中中断されずに発光するように、前記
タイミングパルス発生器にもゲートが接続されている論
理ゲート回路によつて対応する電流源回路に結合して成
ることを特徴とする。
該列メモリ回路はデジタルビデオ情報の最上位桁から複
数個の上位のビツト用のメモリ素子を具え、前記デジタ
ル水平メモリ回路の、最下位桁から複数個の下位のビツ
ト用の信号出力端子を、選択された気体放電表示素子が
−ビデオ水平期間中中断されずに発光するように、前記
タイミングパルス発生器にもゲートが接続されている論
理ゲート回路によつて対応する電流源回路に結合して成
ることを特徴とする。
本願人は、気体放電表示素子を使用する場合には、水平
期間中に気体放電が繰返し中断するのを回避して安定な
表示を得る必要があることに注目した。
期間中に気体放電が繰返し中断するのを回避して安定な
表示を得る必要があることに注目した。
表示素子を経て流れる電流の振幅および時間変調を適切
に行なつて、水平期間中気体放電が中断せずに点灯すな
わち発光している時に適当な輝度変調を行なう。ビデオ
情報の各ビツトによつて適切な振幅および持続時間を有
していてかつ画素を流れる電流を生ずることができる。
これら全ての電流は水平帰線消去期間の開始と同時に流
れ始めてもよい。複数個のビツトはある持続時間を有す
る電流を形成するが、これは水平帰線消去期間内であり
従つて列メモリに記憶する必要はない。残りのビットを
列メモリに記憶しておき、水平帰ｊ線消去期間後に再び
水平メモリ回路をビデオ情報で満たす必要がある場合に
これらビットを利用できるようにすることができる。
に行なつて、水平期間中気体放電が中断せずに点灯すな
わち発光している時に適当な輝度変調を行なう。ビデオ
情報の各ビツトによつて適切な振幅および持続時間を有
していてかつ画素を流れる電流を生ずることができる。
これら全ての電流は水平帰線消去期間の開始と同時に流
れ始めてもよい。複数個のビツトはある持続時間を有す
る電流を形成するが、これは水平帰線消去期間内であり
従つて列メモリに記憶する必要はない。残りのビットを
列メモリに記憶しておき、水平帰ｊ線消去期間後に再び
水平メモリ回路をビデオ情報で満たす必要がある場合に
これらビットを利用できるようにすることができる。
水平期間中は各表示素子に対する気体放電は最早中断さ
れないので、この中断時間に依存するイオン化期間は表
示の際の輝度には事実上何ら寄与し得ずその結果表示の
安定度を著しく高めることができる。各ビット情報には
所定の電流強度および持続時間を追加する。
れないので、この中断時間に依存するイオン化期間は表
示の際の輝度には事実上何ら寄与し得ずその結果表示の
安定度を著しく高めることができる。各ビット情報には
所定の電流強度および持続時間を追加する。
ビデオ情報が単位画素当り６ビットを生ずる場合には、
最下位の桁から下位の３ビツトは例えば持続時間τを有
する電流を生じ得る。この持続時間は水平帰線消去期間
内に存し、その電流の振幅は桁が上がる毎に２倍となる
。従つて、電流はＩ，２ｌおよび４１となり得る。第４
，第５および第６ビットは持続時間８τの一つの電流を
形成し得る。この電流の振幅もまた１，２１および４１
になり、この場合８τは水平期間に等しくすることがで
きる。電流一時間積は順次のビットに関して夫々Ｉτ．
２１τ，４１τ８１τ１６１τおよび３２１τであるの
で所望の輝度変調を生じる。この場合、列メモリ回路は
各画素毎に３個の記憶素子を必要とする。この一連の電
流一時間積を例えば順次のビツトに対して持続時間τ，
２τ．４τ，８τおよび８τおよび振幅１，Ｉ．Ｉ．Ｉ
，２１および４１を選択することによつて別の方法でも
形成することができる。その場合に、８τが水平期間に
等しいとすると、水平帰線消去時間よりも短かい一持続
時間τを得るので、列メモリ回路には画素単位当り５個
の記憶素子が必要となる。以下、図面により本発明の実
施例につき説明する。第１図において、３は受信段を示
し、その入力端子１に入来テレビジョン信号を供給する
。
最下位の桁から下位の３ビツトは例えば持続時間τを有
する電流を生じ得る。この持続時間は水平帰線消去期間
内に存し、その電流の振幅は桁が上がる毎に２倍となる
。従つて、電流はＩ，２ｌおよび４１となり得る。第４
，第５および第６ビットは持続時間８τの一つの電流を
形成し得る。この電流の振幅もまた１，２１および４１
になり、この場合８τは水平期間に等しくすることがで
きる。電流一時間積は順次のビットに関して夫々Ｉτ．
２１τ，４１τ８１τ１６１τおよび３２１τであるの
で所望の輝度変調を生じる。この場合、列メモリ回路は
各画素毎に３個の記憶素子を必要とする。この一連の電
流一時間積を例えば順次のビツトに対して持続時間τ，
２τ．４τ，８τおよび８τおよび振幅１，Ｉ．Ｉ．Ｉ
，２１および４１を選択することによつて別の方法でも
形成することができる。その場合に、８τが水平期間に
等しいとすると、水平帰線消去時間よりも短かい一持続
時間τを得るので、列メモリ回路には画素単位当り５個
の記憶素子が必要となる。以下、図面により本発明の実
施例につき説明する。第１図において、３は受信段を示
し、その入力端子１に入来テレビジョン信号を供給する
。
この段でこの信号を混合し、増幅しおよび復調した後に
変換して出力端子５に輝度信号を生ぜしめると共に、出
力端子７には水平同期信号をおよび出力端子９には垂直
同期信号を生ぜしめる。この輝度信号をビデオ情報とも
称する。この出力端子５の輝度信号をサンプリングおよ
びコーデイング回路１３の入力端子１１に供給する。
変換して出力端子５に輝度信号を生ぜしめると共に、出
力端子７には水平同期信号をおよび出力端子９には垂直
同期信号を生ぜしめる。この輝度信号をビデオ情報とも
称する。この出力端子５の輝度信号をサンプリングおよ
びコーデイング回路１３の入力端子１１に供給する。
この回路１３において、輝度信号を周期的にサンプリン
グしてサンプルを取わ、これらサンプルを２値信号群に
変換してこれら２値信号群をこの回路１３の６個の出力
端子１５，１７，１９，２１，２３および２５に生ずる
ようにする。各サンプリング動作後、入力端子１１に供
給された信号の振幅に対応する値を有する２進数を表わ
す信号群をこれら各出力端子に形成する。この２進数は
複数個の２進符号又はビ・ットを有する。出力端子１５
には最下位桁ビツトに対応する信号を形成し出力端子Ｉ
Ｔ，ｌ９，２ｌ，２３および２５には夫々順次上位の桁
のビットに対応する信号を形成する。さらに、サンプリ
ングおよびコーデイング回路１３の入力端子２７にはタ
イミングパルス信号を供給し、このパルス信号を以つて
サンプリング動作および変換すなわちコーデイング動作
の制御を行なう。
グしてサンプルを取わ、これらサンプルを２値信号群に
変換してこれら２値信号群をこの回路１３の６個の出力
端子１５，１７，１９，２１，２３および２５に生ずる
ようにする。各サンプリング動作後、入力端子１１に供
給された信号の振幅に対応する値を有する２進数を表わ
す信号群をこれら各出力端子に形成する。この２進数は
複数個の２進符号又はビ・ットを有する。出力端子１５
には最下位桁ビツトに対応する信号を形成し出力端子Ｉ
Ｔ，ｌ９，２ｌ，２３および２５には夫々順次上位の桁
のビットに対応する信号を形成する。さらに、サンプリ
ングおよびコーデイング回路１３の入力端子２７にはタ
イミングパルス信号を供給し、このパルス信号を以つて
サンプリング動作および変換すなわちコーデイング動作
の制御を行なう。
このパルス信号をタイミングパルス発生器３１の出力端
子２９から導出する。このパルス発生器を同期信号を以
って制御するが、この同期信号を受信段３の出力端子Ｔ
および９から導出して２つの入力端子３３および３５に
供給する。サンプリングおよびコーデイング回路１３の
出力端子１５，ＩＴ，１９，２１，２３，２５から水平
メモリ回路４９の６個のシフトレジスタ３７，３９，４
１，４３，４５，４Ｔへ信号を供給する。パルス発生器
３１の出力端子５１から水平メモリ回路４９の入力端子
５３に供給するパルス信号で制御しながら−ビデオ水平
期間（以下単に水平期間と称する）のうちの水平走査期
間中水平メモリ回路にデジタルビデオ情報の蓄積を行な
う。シフトレジスタ３Ｔ，３９，４１，４３，４５，４
７は夫々複数個の区域から成わ、これら各区域は水平走
査期間に生じる表示すべき複数個の画素に対応する．シ
フトレジスタの区域を気体放電パネル５５の位置的に互
いに対応する同一列の電極に結合させる。
子２９から導出する。このパルス発生器を同期信号を以
って制御するが、この同期信号を受信段３の出力端子Ｔ
および９から導出して２つの入力端子３３および３５に
供給する。サンプリングおよびコーデイング回路１３の
出力端子１５，ＩＴ，１９，２１，２３，２５から水平
メモリ回路４９の６個のシフトレジスタ３７，３９，４
１，４３，４５，４Ｔへ信号を供給する。パルス発生器
３１の出力端子５１から水平メモリ回路４９の入力端子
５３に供給するパルス信号で制御しながら−ビデオ水平
期間（以下単に水平期間と称する）のうちの水平走査期
間中水平メモリ回路にデジタルビデオ情報の蓄積を行な
う。シフトレジスタ３Ｔ，３９，４１，４３，４５，４
７は夫々複数個の区域から成わ、これら各区域は水平走
査期間に生じる表示すべき複数個の画素に対応する．シ
フトレジスタの区域を気体放電パネル５５の位置的に互
いに対応する同一列の電極に結合させる。
図示の便宜のために、図には唯一の区域群および列電極
すなわち、シフトレジスタ３Ｔ，３９，４１，４３，４
５，および４Ｔの最終区域および表示パネル５５の第１
列電極５Ｔを結合して示してある。シフトレジスタの各
最終区域の出力端子を水平メモリ回路４９の出力端子５
９，６１，６３，６５，６Ｔ，６９に接続する。ビデオ
情報の最上位桁から順次の土位のビットを担う出力端子
６９，６Ｔ，６５を列メモリ回路Ｔ１の入力端子に接続
する。このメモリ回路７１は３個のメモリ素子Ｔ３，Ｔ
５，７Ｔを含む。シフトレジスタ４３・４５，４Ｔの最
終区域からのビデオ情報を、パルス発生器３１の出力端
子８０から導出したパルスを用いて、水平走査期間の終
了時にこれらメモリ素子７３，Ｔ５，７７に書込む。次
に続く全水平期間中、メモリ素子７３，７５，ＴＴの出
力端子Ｔ９，８ｌおよび８３にこの情報を得ることがで
きる。この情報は電流源回路８５を制御するものである
。この電流源回路は６個の電流源８７，８９，９１，９
３，９５，９７を含み、その出力端子を列電極５７に接
続する。これら電流源の入力端子に１の値のビツトが供
給される場合にはこれら電流源８７，９３は電流Ｉを、
電流源８９および９５は２１をおよび９１および９Ｔは
４１を夫々供給する。値ｏのビツトをこれら入力端子に
供給する場合にはこれら電流源は電流を流さない。メモ
リ素子Ｔ３，７５，７７は全水平期間の終了時毎に作動
するので、電流源９３，９５，９Ｔは８τとなわ得る全
水平期間中電流を供給することができる。電流源８Ｔ，
８９，９１はτの時間期間に電流を供給するのみである
。これら電流源を３個のアンドゲート９９，１０１，１
０３を経て制御する。これらアンドゲートにはパルス発
生器３１の出力端子１０５からパルス幅τのパルスを供
給する。アンドゲート９９，１０１，１０３の他方の入
力端子は列メモリを経ずして水平メモリ回路４９の出力
端子５９，６１，６３に接続している。これら出力端子
に形成した情報を以つて列メモリ素子を媒介せずに時間
期間τの期間導通できるアンドゲート９９，１０１，１
０３を介して電流源８Ｔ，８９，９１の制御を行なう。
この時間期間τは水平帰線消去期間中に完全に含まれて
おわ、この時間期間は時間８τと同時に開始する。この
期間にメモリ素子Ｔ３，Ｔ５，７Ｔは出力端子に情報を
形成することができる。列メモリ回路を通過させずに情
報を列電極５７に供給することにより、メモリ素子を相
当程度省略することができる。従つて、列電極を和電流
によつて制御する。
すなわち、シフトレジスタ３Ｔ，３９，４１，４３，４
５，および４Ｔの最終区域および表示パネル５５の第１
列電極５Ｔを結合して示してある。シフトレジスタの各
最終区域の出力端子を水平メモリ回路４９の出力端子５
９，６１，６３，６５，６Ｔ，６９に接続する。ビデオ
情報の最上位桁から順次の土位のビットを担う出力端子
６９，６Ｔ，６５を列メモリ回路Ｔ１の入力端子に接続
する。このメモリ回路７１は３個のメモリ素子Ｔ３，Ｔ
５，７Ｔを含む。シフトレジスタ４３・４５，４Ｔの最
終区域からのビデオ情報を、パルス発生器３１の出力端
子８０から導出したパルスを用いて、水平走査期間の終
了時にこれらメモリ素子７３，Ｔ５，７７に書込む。次
に続く全水平期間中、メモリ素子７３，７５，ＴＴの出
力端子Ｔ９，８ｌおよび８３にこの情報を得ることがで
きる。この情報は電流源回路８５を制御するものである
。この電流源回路は６個の電流源８７，８９，９１，９
３，９５，９７を含み、その出力端子を列電極５７に接
続する。これら電流源の入力端子に１の値のビツトが供
給される場合にはこれら電流源８７，９３は電流Ｉを、
電流源８９および９５は２１をおよび９１および９Ｔは
４１を夫々供給する。値ｏのビツトをこれら入力端子に
供給する場合にはこれら電流源は電流を流さない。メモ
リ素子Ｔ３，７５，７７は全水平期間の終了時毎に作動
するので、電流源９３，９５，９Ｔは８τとなわ得る全
水平期間中電流を供給することができる。電流源８Ｔ，
８９，９１はτの時間期間に電流を供給するのみである
。これら電流源を３個のアンドゲート９９，１０１，１
０３を経て制御する。これらアンドゲートにはパルス発
生器３１の出力端子１０５からパルス幅τのパルスを供
給する。アンドゲート９９，１０１，１０３の他方の入
力端子は列メモリを経ずして水平メモリ回路４９の出力
端子５９，６１，６３に接続している。これら出力端子
に形成した情報を以つて列メモリ素子を媒介せずに時間
期間τの期間導通できるアンドゲート９９，１０１，１
０３を介して電流源８Ｔ，８９，９１の制御を行なう。
この時間期間τは水平帰線消去期間中に完全に含まれて
おわ、この時間期間は時間８τと同時に開始する。この
期間にメモリ素子Ｔ３，Ｔ５，７Ｔは出力端子に情報を
形成することができる。列メモリ回路を通過させずに情
報を列電極５７に供給することにより、メモリ素子を相
当程度省略することができる。従つて、列電極を和電流
によつて制御する。
これら和電流を形成する各電流は水平帰線消去期間の開
始時に通電し始め水平期間中デジタル情報によつて定ま
る表示期間の終了時までは中断することなく継続して通
電する電流である。この表示期間の終了時点は時間τま
たは８τ後に生じること明らかである。気体放電表示素
子でのイオン化時間の影響はこの中断のない表示によつ
て阻止し得るので著しく安定となる。従って、各水平期
間中、電流源８７から列電極５７には電流一時間積１τ
の量が供給され、電流源８９，９１，９３，９５および
９７からは２τ，４１τ，８１Ｃ，１６１τおよび３２
１τの量が夫々供給される。
始時に通電し始め水平期間中デジタル情報によつて定ま
る表示期間の終了時までは中断することなく継続して通
電する電流である。この表示期間の終了時点は時間τま
たは８τ後に生じること明らかである。気体放電表示素
子でのイオン化時間の影響はこの中断のない表示によつ
て阻止し得るので著しく安定となる。従って、各水平期
間中、電流源８７から列電極５７には電流一時間積１τ
の量が供給され、電流源８９，９１，９３，９５および
９７からは２τ，４１τ，８１Ｃ，１６１τおよび３２
１τの量が夫々供給される。
さらに、表示パネル５５は複数個の行電極を含み、これ
ら行電極を行走査回路１０７により水平期間中順次に選
択するから、これら行電極と列電極とを以つて形成され
る交差点に存在する気体放電表示素子を前記順次選択に
対応した行電極を点灯することができる。
ら行電極を行走査回路１０７により水平期間中順次に選
択するから、これら行電極と列電極とを以つて形成され
る交差点に存在する気体放電表示素子を前記順次選択に
対応した行電極を点灯することができる。
その目的のために、行走査回路１０７にはパルス発生器
３１の出力端子１０９から信号を供給し、この信号を用
いて行走査を実行する。同一水平期間中種々のビツトを
用いて行なう列電極の制御開始瞬時を等しく選択するこ
とが好適であるが、これは必らずしも必要なことではな
い。
３１の出力端子１０９から信号を供給し、この信号を用
いて行走査を実行する。同一水平期間中種々のビツトを
用いて行なう列電極の制御開始瞬時を等しく選択するこ
とが好適であるが、これは必らずしも必要なことではな
い。
電流源８７，８９，９１，９３，９５，９７には抵抗ま
たは第２図に示すようにトランジスタを設けることが好
適である。第２図は本発明表示装置に使用して好適な電
流源回路を示し、第１図に示した構成成分と同一構成成
分には同一符号を附して示す。
たは第２図に示すようにトランジスタを設けることが好
適である。第２図は本発明表示装置に使用して好適な電
流源回路を示し、第１図に示した構成成分と同一構成成
分には同一符号を附して示す。
電流源８７，８９，９１，９３，９５，９７にはトラン
ジスタ８８，９０，９２，９４，９６および９８を設け
、これらトランジスタの有効エミッタ領域の比を１：２
：４：１：２：４とする。またこれらトランジスタのベ
ースを、ダイオードとして接続したトランジスタ１１１
を経て、一方においては相互接続されているエミツタお
よび正の供給電圧端子に接続すると共に他方においては
基準電流源１１３に接続する。この基準電流源１１３を
以つて電流値１の振幅従つて表示の際の輝度を決める。
トランジスタ８８，９０，９２，９４，９６，９８をト
ランジスタ１１５，１１７，１１９，１２１，１２３，
１２５を経て夫々列電極５７に接続する。これら後者の
各トランジスタはスイツチとして夫夫作動する。入力端
子５９，６１，６３，６５，６７，６９にデジタル信号
が供給されると、これら信号はトランジスタ１１５，１
１７，１１９，１２１，１２３および１２５に供給され
てこれら各トランジスタをしゃ断または導通させる。本
例では、このデジタル信号は２値の１に相応する場合に
は低い電圧値であり、２値のＯに相応する場合は高い電
圧値となる。アンドゲート１０３，１０１，９９は、２
つの入力電圧が低い電圧のとき低い出力電圧を供給しお
よび一方入力電圧が高いとき高い出力電圧を供給するゲ
ートとする必要がある。尚、上述したかかる電流源回路
を集積回路として構成することができること明らかであ
る。
ジスタ８８，９０，９２，９４，９６および９８を設け
、これらトランジスタの有効エミッタ領域の比を１：２
：４：１：２：４とする。またこれらトランジスタのベ
ースを、ダイオードとして接続したトランジスタ１１１
を経て、一方においては相互接続されているエミツタお
よび正の供給電圧端子に接続すると共に他方においては
基準電流源１１３に接続する。この基準電流源１１３を
以つて電流値１の振幅従つて表示の際の輝度を決める。
トランジスタ８８，９０，９２，９４，９６，９８をト
ランジスタ１１５，１１７，１１９，１２１，１２３，
１２５を経て夫々列電極５７に接続する。これら後者の
各トランジスタはスイツチとして夫夫作動する。入力端
子５９，６１，６３，６５，６７，６９にデジタル信号
が供給されると、これら信号はトランジスタ１１５，１
１７，１１９，１２１，１２３および１２５に供給され
てこれら各トランジスタをしゃ断または導通させる。本
例では、このデジタル信号は２値の１に相応する場合に
は低い電圧値であり、２値のＯに相応する場合は高い電
圧値となる。アンドゲート１０３，１０１，９９は、２
つの入力電圧が低い電圧のとき低い出力電圧を供給しお
よび一方入力電圧が高いとき高い出力電圧を供給するゲ
ートとする必要がある。尚、上述したかかる電流源回路
を集積回路として構成することができること明らかであ
る。
上述した実施例においてはデジタルビデオ情報を６ビッ
トで処理する場合につき説明したが、それよりも多いま
たは少ないビツトを選択することができるし列メモリ回
路を任意に通過する複数のビットの分布を選択すること
もできる。従つて、例えば、７ビツトビデオ情報の場合
には、４ビットを経ずして通過させ、｝よび３ビツトを
列メモリ回路を経て通過させることができる。また、所
要に応じて本発明による回路を気体放電表示素子以外の
表示素子または例えば第３電極システムへの水平走査を
予備イオン化による補助放電によつて達成するさらに複
雑化した気体放電表示装置を具えるフラツト型テレビジ
ヨン表示装置と一緒に使用することもできること明らか
である。
トで処理する場合につき説明したが、それよりも多いま
たは少ないビツトを選択することができるし列メモリ回
路を任意に通過する複数のビットの分布を選択すること
もできる。従つて、例えば、７ビツトビデオ情報の場合
には、４ビットを経ずして通過させ、｝よび３ビツトを
列メモリ回路を経て通過させることができる。また、所
要に応じて本発明による回路を気体放電表示素子以外の
表示素子または例えば第３電極システムへの水平走査を
予備イオン化による補助放電によつて達成するさらに複
雑化した気体放電表示装置を具えるフラツト型テレビジ
ヨン表示装置と一緒に使用することもできること明らか
である。
第１図は本発明によるテレビジヨン表示装置の一例の概
要を示すプロツク線図、第２図は第１図のテレビジヨン
表示装置に使用する電流源回路の一例の概要を示す接続
図である。 １・・・・・・受信段の入力端子、３・・・・・・受信
段、５，７．９・・・・・・受信段の出力端子、１１，
２７・・・・・・サンプリングおよびコーデイング回路
の入力端子、１３・・・・・・サンプリングおよびコー
デイング回路１５，１７，１９，２１，２３，２５・・
・・・・サンプリングおよびコーデイング回路の出力端
子、２９・・・・・・パルス発生器の出力端子、３１・
・・・・・パルス発生器、３３，３５，５１，８０，１
０５，１０９・・・・・・パルス発生器の出力端子、３
７，３９，４１，４３，４５，４７・・・・・・シフト
レジスタ、４９・・・・・・水平メモリ回路、５３・・
・・・・水平メモリ回路の入力端子、５５・・・・・・
気体放電表示パネル、５７・・・・・第１列電極、５９
，６１，６３，６５，８７，６９・・・・・・水平メモ
リ回路の出力端子、７１・・・・・・列メモリ回路、７
３，７５，７７・・・・・・メモリ素子、８０，８１，
８３・・・・・・メモリ素子の出力端子、８５・・・・
・・電流源回路、８７，８９，９１，９３，９５，９７
・・・・・・電流源、９９，１０１，１０３・・・・・
・アンドゲート。
要を示すプロツク線図、第２図は第１図のテレビジヨン
表示装置に使用する電流源回路の一例の概要を示す接続
図である。 １・・・・・・受信段の入力端子、３・・・・・・受信
段、５，７．９・・・・・・受信段の出力端子、１１，
２７・・・・・・サンプリングおよびコーデイング回路
の入力端子、１３・・・・・・サンプリングおよびコー
デイング回路１５，１７，１９，２１，２３，２５・・
・・・・サンプリングおよびコーデイング回路の出力端
子、２９・・・・・・パルス発生器の出力端子、３１・
・・・・・パルス発生器、３３，３５，５１，８０，１
０５，１０９・・・・・・パルス発生器の出力端子、３
７，３９，４１，４３，４５，４７・・・・・・シフト
レジスタ、４９・・・・・・水平メモリ回路、５３・・
・・・・水平メモリ回路の入力端子、５５・・・・・・
気体放電表示パネル、５７・・・・・第１列電極、５９
，６１，６３，６５，８７，６９・・・・・・水平メモ
リ回路の出力端子、７１・・・・・・列メモリ回路、７
３，７５，７７・・・・・・メモリ素子、８０，８１，
８３・・・・・・メモリ素子の出力端子、８５・・・・
・・電流源回路、８７，８９，９１，９３，９５，９７
・・・・・・電流源、９９，１０１，１０３・・・・・
・アンドゲート。
Claims (1)
- １ 行および列として配設した複数個の気体放電表示素
子と、水平期間中その都度次の行の気体放電表示素子を
選択する行走査回路と、水平期間中に発生しかつ一つの
行の各気体放電素子に対する表示されるべきｎビットの
デジタルビデオ情報を記憶するデジタル水平メモリ回路
と、水平帰線消去期間中デジタル水平メモリ回路からデ
ジタルビデオ情報を取出して列導体を制御し次の水平帰
線消去期間までその情報を維持させおよび、これら列導
体を介して、このデジタルビデオ情報で振幅変調および
持続時間変調によつて、行走査回路により選択された行
気体放電表示素子を所望の輝度で附勢する列メモリとを
具え、さらに水平および垂直同期手段と、タイミングパ
ルス発生器と、各列に対するｎ個の電流源回路とを具え
るテレビジョン表示装置において、該列メモリ回路はデ
ジタルビデオ情報の最上位桁から複数個の上位のビット
間のメモリ素子を具え、前記デジタル水平メモリ回路の
、最下位桁から複数個の下位のビット用の信号出力端子
を、選択された気体放電表子素子が一ビデオ水平期間中
中断されずに発光するように、前記タイミングパルス発
生器にもゲートが接続されている論理ゲート回路によっ
て対応する電流源回路に結合して成ることを特徴とする
テレビジヨン表示装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL000007603056 | 1976-03-24 | ||
| NL7603056A NL7603056A (nl) | 1976-03-24 | 1976-03-24 | Televisieweergeefinrichting. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS52116109A JPS52116109A (en) | 1977-09-29 |
| JPS5947516B2 true JPS5947516B2 (ja) | 1984-11-19 |
Family
ID=19825869
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP52030531A Expired JPS5947516B2 (ja) | 1976-03-24 | 1977-03-22 | テレビジヨン表示装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4121256A (ja) |
| JP (1) | JPS5947516B2 (ja) |
| DE (1) | DE2710933C2 (ja) |
| FR (1) | FR2345876A1 (ja) |
| GB (1) | GB1530575A (ja) |
| NL (1) | NL7603056A (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2400236A1 (fr) * | 1977-08-11 | 1979-03-09 | Cii Honeywell Bull | Systeme d'affichage d'informations sous forme alphanumerique |
| DE3049666C2 (de) * | 1979-04-25 | 1983-12-08 | Hitachi Ltd | Zeilenspeicher |
| JPS55143652A (en) | 1979-04-25 | 1980-11-10 | Hitachi Ltd | Series-parallel signal converter |
| NL7903515A (nl) * | 1979-05-04 | 1980-11-06 | Philips Nv | Modulatorschakeling voor een matrixweergeefinrichting. |
| FR2493012B1 (fr) * | 1980-10-27 | 1987-04-17 | Commissariat Energie Atomique | Procede de commande d'une caracteristique optique d'un materiau |
| US4450441A (en) * | 1981-08-27 | 1984-05-22 | Person Herman R | Dot matrix plasma display and method for driving same |
| USRE33520E (en) * | 1981-08-27 | 1991-01-15 | Dale Electronics, Inc. | Dot matrix plasma display and method for driving same |
| JPS58137892A (ja) * | 1982-02-10 | 1983-08-16 | 株式会社東芝 | ディスプレイ装置 |
| JP3755585B2 (ja) * | 2001-05-11 | 2006-03-15 | セイコーエプソン株式会社 | 表示コントローラ、表示ユニット及び電子機器 |
| EP1288901B1 (en) * | 2001-08-29 | 2019-05-15 | Gold Charm Limited | A semiconductor device for driving a current load device and a current load device provided therewith |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3838209A (en) * | 1972-06-08 | 1974-09-24 | Matsushita Electric Ind Co Ltd | Scanning apparatus for a matrix display panel |
| JPS5331698Y2 (ja) * | 1973-05-19 | 1978-08-07 | ||
| US3883778A (en) * | 1973-12-03 | 1975-05-13 | Hitachi Ltd | Driving apparatus for display element |
| JPS5412294B2 (ja) * | 1974-06-28 | 1979-05-22 | ||
| US4006298A (en) * | 1975-05-20 | 1977-02-01 | Gte Laboratories Incorporated | Bistable matrix television display system |
-
1976
- 1976-03-24 NL NL7603056A patent/NL7603056A/xx not_active Application Discontinuation
-
1977
- 1977-03-10 US US05/776,253 patent/US4121256A/en not_active Expired - Lifetime
- 1977-03-12 DE DE2710933A patent/DE2710933C2/de not_active Expired
- 1977-03-21 GB GB11814/77A patent/GB1530575A/en not_active Expired
- 1977-03-22 JP JP52030531A patent/JPS5947516B2/ja not_active Expired
- 1977-03-23 FR FR7708681A patent/FR2345876A1/fr active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| FR2345876B1 (ja) | 1980-05-09 |
| GB1530575A (en) | 1978-11-01 |
| US4121256A (en) | 1978-10-17 |
| FR2345876A1 (fr) | 1977-10-21 |
| DE2710933C2 (de) | 1983-10-27 |
| JPS52116109A (en) | 1977-09-29 |
| DE2710933A1 (de) | 1977-09-29 |
| NL7603056A (nl) | 1977-09-27 |
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