JPH0245940A - 電荷結合素子及びその製造方法 - Google Patents
電荷結合素子及びその製造方法Info
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- JPH0245940A JPH0245940A JP1162488A JP16248889A JPH0245940A JP H0245940 A JPH0245940 A JP H0245940A JP 1162488 A JP1162488 A JP 1162488A JP 16248889 A JP16248889 A JP 16248889A JP H0245940 A JPH0245940 A JP H0245940A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42396—Gate electrodes for field effect devices for charge coupled devices
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、電荷結合素子（ＣＣＤ）及びその製造方法に
関する。
関する。
高速信号取り込み用の直列・並列・直列（ＳＰＳ）アナ
ログ・シフト・レジスタとして、ＣＣＤ配列を用いるこ
とが知られている。例えば、１９８８年２月１６日に発
行されたハエスらによる米国特許第４７２５７４８号は
、ｎ型埋め込みチャンネル領域を有するｐ型シリコン基
板上に構成した４相ＣＣＤを用いたＳＰＳレジスタを開
示している。
ログ・シフト・レジスタとして、ＣＣＤ配列を用いるこ
とが知られている。例えば、１９８８年２月１６日に発
行されたハエスらによる米国特許第４７２５７４８号は
、ｎ型埋め込みチャンネル領域を有するｐ型シリコン基
板上に構成した４相ＣＣＤを用いたＳＰＳレジスタを開
示している。
ＳＰＳアナログ・シフト・レジスタは、入力直列レジス
タと、出力直列レジスタと、この入力直列レジスタを出
力直列レジスタに接続する並列レジスタとを具えている
。並列レジスタは、多くのセグメントから構成されてお
り、各セグメントは、直列レジスタを具え、入力レジス
タ及び出力レジスタ間に延びる。入力信号をＳＰＳシフ
ト・レジスタの人力ダイオードにおいてサンプルし、入
力レジスタにより、連続的なサンプル値をシフトする。
タと、出力直列レジスタと、この入力直列レジスタを出
力直列レジスタに接続する並列レジスタとを具えている
。並列レジスタは、多くのセグメントから構成されてお
り、各セグメントは、直列レジスタを具え、入力レジス
タ及び出力レジスタ間に延びる。入力信号をＳＰＳシフ
ト・レジスタの人力ダイオードにおいてサンプルし、入
力レジスタにより、連続的なサンプル値をシフトする。
入力レジスタが一杯になると、サンプル値を並列レジス
タの対応するセグメントにシフトし、入力レジスタを空
にする。再び、入力レジスタを一杯にし、空にする。サ
ンプル値の各グループが並列レジスタにシフトするにつ
れ、並列レジスタに既にシフトされたサンプル値を並列
レジスタ内で１ステツプだけ進ませる。最後に、サンプ
ル値の各グループが出力レジスタに達し、この出力レジ
スタを介して、ＳＰＳシフト・レジスタの出力ノードに
直列にシフトする。
タの対応するセグメントにシフトし、入力レジスタを空
にする。再び、入力レジスタを一杯にし、空にする。サ
ンプル値の各グループが並列レジスタにシフトするにつ
れ、並列レジスタに既にシフトされたサンプル値を並列
レジスタ内で１ステツプだけ進ませる。最後に、サンプ
ル値の各グループが出力レジスタに達し、この出力レジ
スタを介して、ＳＰＳシフト・レジスタの出力ノードに
直列にシフトする。
１９７４年に開催された国際電子素子会議におけるシー
・ケイ・キムの論文「自己整合注入障壁を有する２相電
荷結合線形画像素子（Ｔｗｏ−ＰｈａｓｅＣｈａｒｇｅ
Ｃｏｕｐｌｅｄ Ｌｉｎｅｒ Ｉｍａｇｉｎｇ Ｄｅ
ｖｉｃｅｓ Ｗｉｔｈ ＳｅｌｆＡｌｉｇｎｅｄ Ｉｍ
ｐｌａｎｔｅｄ Ｂａｒｒｉｅｒ） 」は、ｎチャンネ
ル２相ＣＣＤを開示しており、このＣＣＤでは、トラン
ジスタ・ゲートの交互の対が夫々２相のクロックを受け
る。酸化ゲート層上に２段に付着されたポリシリコンで
ゲートが形成されているので、ゲートの各対は、低位の
ポリシリコン・ゲートと、高位のポリシリコン・ゲート
とで構成されている。
・ケイ・キムの論文「自己整合注入障壁を有する２相電
荷結合線形画像素子（Ｔｗｏ−ＰｈａｓｅＣｈａｒｇｅ
Ｃｏｕｐｌｅｄ Ｌｉｎｅｒ Ｉｍａｇｉｎｇ Ｄｅ
ｖｉｃｅｓ Ｗｉｔｈ ＳｅｌｆＡｌｉｇｎｅｄ Ｉｍ
ｐｌａｎｔｅｄ Ｂａｒｒｉｅｒ） 」は、ｎチャンネ
ル２相ＣＣＤを開示しており、このＣＣＤでは、トラン
ジスタ・ゲートの交互の対が夫々２相のクロックを受け
る。酸化ゲート層上に２段に付着されたポリシリコンで
ゲートが形成されているので、ゲートの各対は、低位の
ポリシリコン・ゲートと、高位のポリシリコン・ゲート
とで構成されている。
高位のゲートの各々は、隣接する低位のゲートを部分的
に覆う少な（とも１つの縁領域を具えている。低位ポリ
シリコンを設けた後で、高位ポリシリコンを設ける前に
、ｐ型ドーパントの注入を行う。この注入期間中、低位
ポリシリコンが注入マスクとして働く。ｐ型ドーパント
のイオンが、チャンネル領域内のｎ型ドーパントの影響
を部分的に補償する。よって、ｎ型ドーパントで正味濃
度が低いｎ導電ゾーンが、上位ゲートの下のチャンネル
領域内に形成され、下位ゲートの下のｎ型ゾーン間に電
位障壁を形成する。この障壁間の電位井戸の幅は、下位
ゲートの幅で決まる。
に覆う少な（とも１つの縁領域を具えている。低位ポリ
シリコンを設けた後で、高位ポリシリコンを設ける前に
、ｐ型ドーパントの注入を行う。この注入期間中、低位
ポリシリコンが注入マスクとして働く。ｐ型ドーパント
のイオンが、チャンネル領域内のｎ型ドーパントの影響
を部分的に補償する。よって、ｎ型ドーパントで正味濃
度が低いｎ導電ゾーンが、上位ゲートの下のチャンネル
領域内に形成され、下位ゲートの下のｎ型ゾーン間に電
位障壁を形成する。この障壁間の電位井戸の幅は、下位
ゲートの幅で決まる。
第２Ａ図は、従来の２相ＣＣＤを基にしたＳＰＳアナロ
グ・シフト・レジスタの部分的断面図、及びそのチャン
ネル領域内の電位図である。また、第２Ｂ図は、第２Ａ
図のＳＰＳシフト・レジスタの入力レジスタ及びこのＳ
ＰＳシフト・レジスタの並列レジスタの入力レジスタ間
の接合の平面図である。これらの図において、下位ゲー
トを実線で示し、上位ゲートを点線で示し、障壁チャン
ネル領域を１点鎖線で示す。これら第２Ａ及び第２Ｂ図
に示すように、上述のキムが開示した如き２相ＣＣＤを
ＳＰＳシフト・レジスタに用いてもよい。また、電荷転
送方向を矢印（１２）で示す。
グ・シフト・レジスタの部分的断面図、及びそのチャン
ネル領域内の電位図である。また、第２Ｂ図は、第２Ａ
図のＳＰＳシフト・レジスタの入力レジスタ及びこのＳ
ＰＳシフト・レジスタの並列レジスタの入力レジスタ間
の接合の平面図である。これらの図において、下位ゲー
トを実線で示し、上位ゲートを点線で示し、障壁チャン
ネル領域を１点鎖線で示す。これら第２Ａ及び第２Ｂ図
に示すように、上述のキムが開示した如き２相ＣＣＤを
ＳＰＳシフト・レジスタに用いてもよい。また、電荷転
送方向を矢印（１２）で示す。
入力直列レジスタ（２）と、並列レジスタのセグメント
（４）の１つとの間の接合部は、直列レジスタの電位井
戸（６）の位置にある。レジスタの高速動作を達成する
ためには、井戸を通過する電子の距離が短くなるように
、この井戸を小さくするのが望ましい。井戸（６）の大
きさは、この井戸（６）を覆う低位ポリシリコン・ゲー
ト（８）の大きさで決まるのズ、井戸間の障壁を形成す
るｐ型注入領域（１０）に対するマスクとなる。よって
、電子が経路Ａに沿って井戸に入り、この井戸を介して
直列方向に進む時間は、距離Ｘにより決まり、また、か
かる電子が、直列方向から並列方向に曲がり、並列レジ
スタに入る時間は、距離Ｙにより決まる。
（４）の１つとの間の接合部は、直列レジスタの電位井
戸（６）の位置にある。レジスタの高速動作を達成する
ためには、井戸を通過する電子の距離が短くなるように
、この井戸を小さくするのが望ましい。井戸（６）の大
きさは、この井戸（６）を覆う低位ポリシリコン・ゲー
ト（８）の大きさで決まるのズ、井戸間の障壁を形成す
るｐ型注入領域（１０）に対するマスクとなる。よって
、電子が経路Ａに沿って井戸に入り、この井戸を介して
直列方向に進む時間は、距離Ｘにより決まり、また、か
かる電子が、直列方向から並列方向に曲がり、並列レジ
スタに入る時間は、距離Ｙにより決まる。
（発明が解決しようとする課題〕
キムが示したような２相ＣＣＤにおいてｐ型注入を行う
のに一般に用いるドーパントは、ボロンである。ある処
理条件下では、低位ポリシリコン下の酸化ゲートを介し
て、注入領域からボロンを拡散する。その結果、闇値が
シフトし、この素子の動作（特に伝搬時間）及び製造の
容易さに悪影響を及ぼす。
のに一般に用いるドーパントは、ボロンである。ある処
理条件下では、低位ポリシリコン下の酸化ゲートを介し
て、注入領域からボロンを拡散する。その結果、闇値が
シフトし、この素子の動作（特に伝搬時間）及び製造の
容易さに悪影響を及ぼす。
集積回路の製造において、所定の写真平板処理用の設計
規則では、一般に、導電路の幅に対する最小値よりも、
導電路間の幅の最小値の方をより小さくできる。
規則では、一般に、導電路の幅に対する最小値よりも、
導電路間の幅の最小値の方をより小さくできる。
したがって、本発明の目的は、この設計規則を利用し、
伝搬時間を改善すると共に、製造の容易な電荷結合素子
及びその製造方法の提供にある。
伝搬時間を改善すると共に、製造の容易な電荷結合素子
及びその製造方法の提供にある。
〔課題を解決するための手段及び作用〕本発明の第１の
観点によれば、ＣＣＤは、第１導電形式の基板領域が結
合した第２導電形式のチャンネル領域を有する半導体材
料の本体と、この本体の表面とから構成されている。半
導体材料の本体は、チャンネル領域内に、第２導電形式
で、このチャンネル領域の他の部分よりも高いドーピン
グ濃度のゾーンを有する。電極構造が、本体の表面を覆
うと共に、少なくとも第１、第２及び第３ゲートで構成
される。第１及び第２ゲートは、互いに離間しており、
第２導電形式のゾーンは、第１及び第２ゲート間の間隙
の下にある。第３ゲートは、第１及び第２ゲート間の間
隙と少なくとも部分的に交差して延びる。
観点によれば、ＣＣＤは、第１導電形式の基板領域が結
合した第２導電形式のチャンネル領域を有する半導体材
料の本体と、この本体の表面とから構成されている。半
導体材料の本体は、チャンネル領域内に、第２導電形式
で、このチャンネル領域の他の部分よりも高いドーピン
グ濃度のゾーンを有する。電極構造が、本体の表面を覆
うと共に、少なくとも第１、第２及び第３ゲートで構成
される。第１及び第２ゲートは、互いに離間しており、
第２導電形式のゾーンは、第１及び第２ゲート間の間隙
の下にある。第３ゲートは、第１及び第２ゲート間の間
隙と少なくとも部分的に交差して延びる。
第２の観点による本発明は、中間物からＣＣＤを製造す
る方法であり、この中間物は、第１導電形式の基板領域
により結合された第２導電形式のチャンネル領域及び表
面を有する半導体材料の本体と、この本体の表面を覆い
、互いに離間した第１及び第２ゲートとを具えている。
る方法であり、この中間物は、第１導電形式の基板領域
により結合された第２導電形式のチャンネル領域及び表
面を有する半導体材料の本体と、この本体の表面を覆い
、互いに離間した第１及び第２ゲートとを具えている。
この方法は、本体の表面を介してチャンネル領域にドー
パントを導く過程がある。第１及び第２ゲートは、ドー
パントに対して透過性であり、このドーパントは、第１
及び第２ゲート間の間隙の下のチャンネル領域内にゾー
ンを形成する。このドーパントにより、このゾーンは、
第２導電形式であり、チャンネル領域の他の部分よりも
、ドーピング濃度が高い。
パントを導く過程がある。第１及び第２ゲートは、ドー
パントに対して透過性であり、このドーパントは、第１
及び第２ゲート間の間隙の下のチャンネル領域内にゾー
ンを形成する。このドーパントにより、このゾーンは、
第２導電形式であり、チャンネル領域の他の部分よりも
、ドーピング濃度が高い。
この方法は、また、半導体材料の本体の表面上に第３ゲ
ートを形成する。この第３ゲートは、少なくとも部分的
に、第１及び第２ゲート間の間隙と交差して配置される
。
ートを形成する。この第３ゲートは、少なくとも部分的
に、第１及び第２ゲート間の間隙と交差して配置される
。
本発明の第３観点は、半導体材料の本体から電荷結合素
子を作成する方法であり、本体の表面を介してこの本体
にドーパントを導入して、第１導電形式の半導体材料の
本体内に第２導電形式のチャンネル領域を形成する。第
１及び第２ゲートを本体の表面上に形成するが、これら
第１及び第２ゲートは、互いに離間する。ドーパントを
本体の表面を介してこの本体内に導入する。また、第１
及び第２ゲート間の間隙の下の本体のゾーンにドーパン
トが入るように、これら第１及び第２ゲートをドーパン
トに対して透過性にする。さらに、このドーパントによ
り、そのゾーンは、第２導電形式であり、チャンネル領
域の他の部分よりもドーピング濃度が高い。第３ゲート
を本体の表面上に形成し、この第３ゲートは、第１及び
第２ゲート間の間隙と少なくとも部分的に交差して配置
する。
子を作成する方法であり、本体の表面を介してこの本体
にドーパントを導入して、第１導電形式の半導体材料の
本体内に第２導電形式のチャンネル領域を形成する。第
１及び第２ゲートを本体の表面上に形成するが、これら
第１及び第２ゲートは、互いに離間する。ドーパントを
本体の表面を介してこの本体内に導入する。また、第１
及び第２ゲート間の間隙の下の本体のゾーンにドーパン
トが入るように、これら第１及び第２ゲートをドーパン
トに対して透過性にする。さらに、このドーパントによ
り、そのゾーンは、第２導電形式であり、チャンネル領
域の他の部分よりもドーピング濃度が高い。第３ゲート
を本体の表面上に形成し、この第３ゲートは、第１及び
第２ゲート間の間隙と少なくとも部分的に交差して配置
する。
第１Ａ図は、本発明の好適実施例のＣＣＤを基にしたＳ
ＰＳアナログ・シフト・レジスタの部分的断面図、及び
そのチャンネル領域内の電位図である。また、第１Ｂ図
は、第１Ａ図のＳＰＳシフト・レジスタの人力レジスタ
及びこのＳＰＳシフト・レジスタの並列レジスタの入力
レジスタ間の接合の平面図である。これらの図において
も、下位ゲートを実線で示し、上位ゲートを点線で示し
、障壁チャンネル領域を１点鎖線で示す。
ＰＳアナログ・シフト・レジスタの部分的断面図、及び
そのチャンネル領域内の電位図である。また、第１Ｂ図
は、第１Ａ図のＳＰＳシフト・レジスタの人力レジスタ
及びこのＳＰＳシフト・レジスタの並列レジスタの入力
レジスタ間の接合の平面図である。これらの図において
も、下位ゲートを実線で示し、上位ゲートを点線で示し
、障壁チャンネル領域を１点鎖線で示す。
第１図に示すＣＣＤの場合、下位ゲートの作成後にチャ
ンネル領域に注入されたドーパントは、ｎ型ドーパント
である。その結果、上位ゲートの下のゾーン（２０）の
ドーピング濃度は、このチャンネル領域の他の部分のド
ーピング濃度よりも高い。ゾーン（２０）のドーピング
濃度は、チャンネル領域の他の部分のドーピング濃度の
約２倍である。よって、隣接した下位ゲートの各対間の
間隙の下に電位井戸が形成され、隣接する井戸の間に電
位障壁が形成される。よって、直列レジスタ（２４）と
、並列レジスタのセグメント（２６）の１つとの間の接
合部における井戸（２２）が、直列レジスタの２個の下
位ゲート（２８）、（３０）の間の間隙の下に形成され
、並列レジスタの第１ゲー）（３２）により結合される
。電子が経路Ａ゛に沿って井戸（２２）に入り、この井
戸を介して直列方向に進む時間は、距ｄＸ“により決ま
り、かかる電子が、直列方向から並列方向に曲がり、並
列レジスタに入る時間は、距ｉ！、ＩＹ”により決まる
。第１及び第２図の素子が１組の同じ設計規則により製
造されたならば、第１図の井戸（２２）は、第２図の素
子の井戸（６）よりも、基板（半導体材料の本体）の表
面に並列な方向において、物理的に小さく作ることがで
きるので、距ＭＸ“及びＹ′は、距ＮＸ及びＹよりも夫
々小さい。よって、井戸（２２）を通過する伝搬時間は
、井戸（６）を通過する伝搬時間よりも短い。
ンネル領域に注入されたドーパントは、ｎ型ドーパント
である。その結果、上位ゲートの下のゾーン（２０）の
ドーピング濃度は、このチャンネル領域の他の部分のド
ーピング濃度よりも高い。ゾーン（２０）のドーピング
濃度は、チャンネル領域の他の部分のドーピング濃度の
約２倍である。よって、隣接した下位ゲートの各対間の
間隙の下に電位井戸が形成され、隣接する井戸の間に電
位障壁が形成される。よって、直列レジスタ（２４）と
、並列レジスタのセグメント（２６）の１つとの間の接
合部における井戸（２２）が、直列レジスタの２個の下
位ゲート（２８）、（３０）の間の間隙の下に形成され
、並列レジスタの第１ゲー）（３２）により結合される
。電子が経路Ａ゛に沿って井戸（２２）に入り、この井
戸を介して直列方向に進む時間は、距ｄＸ“により決ま
り、かかる電子が、直列方向から並列方向に曲がり、並
列レジスタに入る時間は、距ｉ！、ＩＹ”により決まる
。第１及び第２図の素子が１組の同じ設計規則により製
造されたならば、第１図の井戸（２２）は、第２図の素
子の井戸（６）よりも、基板（半導体材料の本体）の表
面に並列な方向において、物理的に小さく作ることがで
きるので、距ＭＸ“及びＹ′は、距ＮＸ及びＹよりも夫
々小さい。よって、井戸（２２）を通過する伝搬時間は
、井戸（６）を通過する伝搬時間よりも短い。
°ボロン注入を用いる際に関連する問題を避けるために
、リンを用いてｎ型注入を実行する。
、リンを用いてｎ型注入を実行する。
上述は、本発明の好適な実施例について説明したが、本
発明の要旨を逸脱することなく種々の変形が可能である
。例えば、本発明は、ＳＰＳレジスタに限定されるもの
ではなく、他のＣＣＤにも適用できる。これらＣＣＤは
、狭い井戸が望ましいもの、即ち、高速アナログ・シフ
ト・レジスタや、高分解能撮像配列である。
発明の要旨を逸脱することなく種々の変形が可能である
。例えば、本発明は、ＳＰＳレジスタに限定されるもの
ではなく、他のＣＣＤにも適用できる。これらＣＣＤは
、狭い井戸が望ましいもの、即ち、高速アナログ・シフ
ト・レジスタや、高分解能撮像配列である。
上述のごと（、本発明によれば、基板の表面に並列な方
向において、井戸を物理的に小さく作ることができるの
で、この井戸を通過する伝搬時間を短くできる。
向において、井戸を物理的に小さく作ることができるの
で、この井戸を通過する伝搬時間を短くできる。
第１Ａ図は、本発明の好適実施例のＣＣＤを基にしたＳ
ＰＳアナログ・シフト・レジスタの部分的断面図、及び
そのチャンネル領域内の電位図、第１Ｂ図は、第１Ａ図
のＳＰＳシフト・レジスタの入力レジスタ及びこのＳＰ
Ｓシフト・レジスタの並列レジスタの人力レジスタ間の
接合の平面図、第２Ａ図は、従来の２相ＣＣＤを基にし
たＳＰＳアナログ・シフト・レジスタの部分的断面図、
及びそのチャンネル領域内の電位図、第２Ｂ図は、第２
Ａ図のＳＰＳシフト・レジスタの入力レジスタ及びこの
ＳＰＳシフト・レジスタの並列レジスタの入力レジスタ
間の接合の平面図である。 （２０）はゾーン、（２２）は井戸、（２４）は直列レ
ジスタ、（２６）は並列レジスタのセグメント、（２８
）、（３０）は下位ゲート、（３２）は第１ゲートであ
る。
ＰＳアナログ・シフト・レジスタの部分的断面図、及び
そのチャンネル領域内の電位図、第１Ｂ図は、第１Ａ図
のＳＰＳシフト・レジスタの入力レジスタ及びこのＳＰ
Ｓシフト・レジスタの並列レジスタの人力レジスタ間の
接合の平面図、第２Ａ図は、従来の２相ＣＣＤを基にし
たＳＰＳアナログ・シフト・レジスタの部分的断面図、
及びそのチャンネル領域内の電位図、第２Ｂ図は、第２
Ａ図のＳＰＳシフト・レジスタの入力レジスタ及びこの
ＳＰＳシフト・レジスタの並列レジスタの入力レジスタ
間の接合の平面図である。 （２０）はゾーン、（２２）は井戸、（２４）は直列レ
ジスタ、（２６）は並列レジスタのセグメント、（２８
）、（３０）は下位ゲート、（３２）は第１ゲートであ
る。
Claims (1)
- 【特許請求の範囲】 １、第１導電形式の基板領域により結合された第２導電
形式のチャンネル領域を有すると共に、該チャンネル領
域内に、上記第２導電形式で、上記チャンネル領域の他
の部分よりもドーピング濃度の高いゾーンも有する半導
体材料の本体と、 該本体の表面を覆い、少なくとも第１、第２及び第３ゲ
ートを形成する電極構造とを具え、上記第１及び第２ゲ
ートは互いに離間し、上記第２導電形式の上記ゾーンは
上記第１及び第２ゲート間の間隙の下にあり、上記第３
ゲートは上記第１及び第２ゲート間の間隙と少なくとも
部分的に交差して延びることを特徴とする電荷結合素子
。 ２、第１導電形式の基板領域により結合された第２導電
形式のチャンネル領域を有する半導体材料の本体と、該
本体の表面上に設けられ、互いに離間した第１及び第２
ゲートとを具えた中間物から電荷結合素子を製造する方
法であって、上記第１及び第２ゲートを透過するドーパ
ントを、上記本体の表面を介して上記本体に導入し、該
ドーパントにより上記第１及び第２ゲート間の間隙の下
のチャンネル領域内に、上記第２導電形式であり、上記
チャンネル領域の他の部分よりも導電性の高いゾーンを
形成し、 上記本体の表面上に、上記第１及び第２ゲート間の間隙
と少なくとも部分的に交差した第３ゲートを形成するこ
とを特徴とする電荷結合素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/213,805 US4862235A (en) | 1988-06-30 | 1988-06-30 | Electrode structure for a corner turn in a series-parallel-series charge coupled device |
| US213805 | 1988-06-30 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245940A true JPH0245940A (ja) | 1990-02-15 |
Family
ID=22796588
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1162488A Pending JPH0245940A (ja) | 1988-06-30 | 1989-06-23 | 電荷結合素子及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4862235A (ja) |
| EP (1) | EP0349052B1 (ja) |
| JP (1) | JPH0245940A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8800627A (nl) * | 1988-03-15 | 1989-10-02 | Philips Nv | Ladingsgekoppelde inrichting. |
| JPH0728031B2 (ja) * | 1989-02-11 | 1995-03-29 | 日本電気株式会社 | 電荷転送装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5016482A (ja) * | 1973-04-27 | 1975-02-21 | ||
| JPS57210496A (en) * | 1981-03-09 | 1982-12-24 | Fairchild Camera Instr Co | Sps/ccd memory and charge transfer therewithin |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL181766C (nl) * | 1973-03-19 | 1987-10-16 | Philips Nv | Ladingsgekoppelde halfgeleiderschakeling, waarbij pakketten meerderheidsladingsdragers door een halfgeleiderlaag evenwijdig aan de halfgeleiderlaag kunnen worden overgedragen. |
| US3950188A (en) * | 1975-05-12 | 1976-04-13 | Trw Inc. | Method of patterning polysilicon |
| US4103347A (en) * | 1976-10-29 | 1978-07-25 | Texas Instruments Incorporated | Zig-zag sps ccd memory |
| DE2842856C3 (de) * | 1978-10-02 | 1981-09-03 | Siemens AG, 1000 Berlin und 8000 München | Ladungsverschiebespeicher in Seriell-Parallel-Seriell-Organisation mit vollständigem Grundladungsbetrieb |
| JPH06105560B2 (ja) * | 1985-09-17 | 1994-12-21 | 沖電気工業株式会社 | 電荷移送装置 |
-
1988
- 1988-06-30 US US07/213,805 patent/US4862235A/en not_active Expired - Fee Related
-
1989
- 1989-06-19 EP EP89201616A patent/EP0349052B1/en not_active Expired - Lifetime
- 1989-06-23 JP JP1162488A patent/JPH0245940A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5016482A (ja) * | 1973-04-27 | 1975-02-21 | ||
| JPS57210496A (en) * | 1981-03-09 | 1982-12-24 | Fairchild Camera Instr Co | Sps/ccd memory and charge transfer therewithin |
Also Published As
| Publication number | Publication date |
|---|---|
| US4862235A (en) | 1989-08-29 |
| EP0349052A2 (en) | 1990-01-03 |
| EP0349052A3 (en) | 1990-09-12 |
| EP0349052B1 (en) | 1993-09-22 |
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