JPH0245857A - バス・アービトレーション方式 - Google Patents

バス・アービトレーション方式

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Publication number
JPH0245857A
JPH0245857A JP19647488A JP19647488A JPH0245857A JP H0245857 A JPH0245857 A JP H0245857A JP 19647488 A JP19647488 A JP 19647488A JP 19647488 A JP19647488 A JP 19647488A JP H0245857 A JPH0245857 A JP H0245857A
Authority
JP
Japan
Prior art keywords
bus
circuit
request
requesting
signal
Prior art date
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Pending
Application number
JP19647488A
Other languages
English (en)
Inventor
Kingo Takahashi
高橋 欣悟
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
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Publication date
Application filed by NEC Corp filed Critical NEC Corp
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Publication of JPH0245857A publication Critical patent/JPH0245857A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明はバスを使用して情報のやり取りを行うシステム
におけるバス・アービトレーションの一方式に関し、特
に多数のバス要求元を有するシステムのバス・アービト
レーション方式に関する。
従来の技術 従来この種のバス・アービトレーションとしては、並列
式と直列式とが代表的であった。
即ち、並列式とは、各々のバス要求元がバス要求信号を
各々の専用線でバス・アービトレーション回路に入力し
、バス・アービトレーション回路が決定した優先順位を
専用線もしくはコード信号で要求元に返す方式である。
また、直列式は、各々のバス要求元をデイジー・チェー
ン接続として、バスを使用できる要求元を決定する方式
である。
発明が解決しようとする課題 上述した従来のバス・アービトレーション方式では、ま
ず、並列式では専用線を使用するのでバス要求元の数が
多くなった場合に使用する信号線数も多くなり、ハード
ウェアの構成上不利であった。また、直列式では、バス
要求元を直列に接続するので、やはりバス要求元の数が
多くなった場合に信号遅延が無視できなくなり実質的に
採用できない場合がある。また、ある条件下では、優先
順位が固定化されてしまうという問題がある。
そこで、本発明は、上記従来技術の問題点を解決し、多
数のバス要求元を含むシステムにおいても有効に実施で
きる新規なバス・アービトレーション方式を提供するこ
とを目的としている。
課題を解決するための手段 即ち、本発明に従い、複数のバス要求元がバスを介して
相互に情報の授受を行うシステムにおいて、バスと信号
線とを介して互いに接続された複数のバス要求元並びに
バス・アービトレーション回路とを含んでシステムが構
成され、該バス要求元の各々が、スロット数をカウント
するカウンタと、該バス要求元のスロット番号を設定す
る回路と、該バス要求元の発生するバス要求信号を該ス
ロット番号の位置で時分割出力する回路と、バス使用の
優先権に付与された要求元コードが該自己の設定回路の
設定と一致しているかどうかを自己であるかを判定する
回路とを備え、該バス・アービトレーション回路が、前
記カウンタに同期してスロット数をカウントするカウン
タと、FIF○メモリと、前記時分割出力回路によって
生成された信号により、バス要求のあるスロット番号を
FIFOに書込/読出する回路と、FIFOの状態を入
力として優先順位を決定する回路と、該優先順位に従っ
て要求元コードを出力する回路とを有することを特徴と
するバス・アービトレーション方式が提供される。
また、上記本発明に係るバス・アービトレーション方式
において、時分割されないバス要求信号の入力を具備す
る優先順位決定回路と、前記バス要求信号の要求元コー
ドを設定する回路とを1つ以上の設けることもできる。
作用 前述した従来のバス・アービトレーション方式に対して
、本発明に係るバス・アービトレーション方式では、バ
ス要求信号を時分割多重化し、さらにバス要求のあるス
ロット番号つまりバス要求元データを、FIFO経由す
るという特徴を有する。
以下に図面を参照して本発明をより具体的に詳述するが
、以下の開示は本発明の一実施例に過ぎず、本発明の技
術的範囲を何ら限定するものではない。
実施例 第1図は本発明に係るバス・アービトレーション方式を
実施することのできるシステムの基本的な構成例を示す
図である。
第1図に示すように、このシステムは、それぞれがバス
2、バス要求信号線3および要求元コード出力信号線5
を介して相互に接続され、#0〜#nまでの複数のバス
要求元1と、バス要求信号線3および要求元コード出力
信号線5を介してこれらバス要求元1と接続されたバス
・アービトレーション回路4とから構成されている。
ここで、各バス要求元1は、必要に応じてバス要求信号
線3を介して要求信号をバス・アービトレーション4に
送り、一方、バス・アービトレーション回路4は、決定
したバス使用の優先順位を要求元コードとして要求元コ
ード出力信号線5に返すように構成されている。
第2図は、第1図に示したシステムにおけるバス要求元
の内部構成例を示すブロック図である。
プロセッサ1−1は、通常はバス要求元1の内部でのみ
動作しているが、バス要求1−4を出力する場合はバス
2に接続される。カウンタ1−5はバス・アービトレー
ション回路4の内部のカウンタ4−5に同期しており、
バス要求信号線3のスロット位置を指定している。スロ
ット指定回路1−7は、このバス要求元1がバスの要求
を出すスロット位置を指定しており、カウンタ1−5と
スロット指定回路1−7と時分割出力回路1−6とによ
って指定されたスロット位置で、バス要求1−4がバス
要求信号線3に信号を出力している。
第3図は、第1図に示したシステムにおけるバス・アー
ビトレーション回路4の内部構成例を示すブロック図で
ある。
第3図において、カウンタ4−5は、バス要求元1のカ
ウンタ1−5と同期しており、ノイス要求信号線3から
のバス要求信号はFIFO制御回路4−2に入力され、
FIFO4−1にバス要求のあるスロット番号が書き込
まれる。
ここで、FIFO4−1にデータが残っていれば、FI
FO状態線4−3がアクティブ、即ち、未処理のバス要
求が残っているということになるので状態線4−3を優
先順位決定回路4−4に入れてバスの使用優先順位を決
定し、優先された要求元コード出力回路4−7を動作さ
せて要求コード出力信号線5にバス使用権を得た要求元
コードを出力する。
バス・アビトレージョン回路4によってバス使用を優先
された要求元コードは、要求元コード出力信号線5を経
由して、既に第2図に示したバス要求元1の自己判定回
路1−8に入力され、スロット指定回路1−7と比較さ
れる。ここで要求元コードが自己のスロット番号に一致
すると、そのバス要求元1は、バス使用権を獲得したと
してバス制御回路信号1−9を駆動し、プロセッサ1−
1のバス(内部バス)をバス制御回路1−3を経由して
バス2に接続する。こうして、このバス要求元1は、バ
ス2を介した情報のやり取りを実行することができるよ
うになる。
実施例2 第4図(a)〜(C)は、本発明に係るバス・アービト
レーション方式を実施できるシステムの他の構成例を示
す図であり、第4図(a)〜(C)は、それぞれ第1図
〜第3図に対応している。
第4図(a)に示すように、このシステムも基本構成は
第1図に示した実施例1と同様である。
即ち、本実施例のシステムが実施例1と異なっているの
は、実施例1ではバス要求信号がすべてスロットに時分
割多重化されているので即時性のあるバス要求に対応し
難い点を改善し、第4図(a)に示すように、時分割し
ないバス要求信号線3゛を別途設け、バス・アビトレー
ジン回路4に入力するように構成した点である。従って
、のシステムでは、バス・アービトレーション回路側で
は要求元コード設定回路4−8を設けて時分割し゛ない
バス要求元のコードを生成すればよい。
発明の詳細 な説明したように、本発明に係るバス・アービトレーシ
ョン方式は、各々のバス要求元からのバス要求信号をス
ロットに時分割された信号に多重化するので、多数のバ
ス要求元があってもバス要求信号が増加しない。
マタ、バス・アービトレーション回路側では、バス要求
のあるスロット番号(バス要求元コード)を−旦FIF
Oに格納するので、バス使用の優先順位の固定化が発生
し難い。
更に、実施例2として示したように、時分割しないバス
要求信号線やFIFOを複数用意することによって、即
時性の改善や優先順位の細分化をも実現できる。
【図面の簡単な説明】
第1図は、本発明に係るバス・アービトレーション方式
を実施し得るシステムの構成例を示すブロック図であり
、 第2図は、第1図に示したシステムにおける個々のバス
要求元の内部構成例を示す図であり、第3図は、第1図
に示したシステムにおけるバス・アービトレーション回
路の内部構成例を示す図であり、 第4図(a)〜(C)は、本発明に係るバス・アービト
レーション方式を実施し得るシステムの他の構成例を、
第1図〜第3図にかいおうして示す図である。 〔主な参照番号〕 ■・・・・バス要求元、 1−1・・プロセッサ、 1−2・・内部バス、 1−3・・バス制御回路、 ■−4・・バス要求、 1−5・・カウンタ、 1−6・・時分割出力回路、 1−7・・スロット指定回路、 1−8・・自己判定回路、 1−9・・バス制御回路信号、 2争Φ01バス、 3・・・・バス要求信号線、 4 ・ ・ 5 ・ ・ ・バス・アービトレーション回路、 ・FIFOメモリ、 ・FIFO制御回路、 ・状態線、 ・優先順位決定回路、 ・カンウタ、 ・スロット信号、 ・要求元コード出力回路、 ・要求コード設定回路、 ・要求元コード出力信号線

Claims (1)

  1. 【特許請求の範囲】 バスと信号線とを介して相互に情報の授受を行う複数の
    バス要求元と、該要求元が発生したバス要求信号からバ
    ス使用の優先権を決定して該バス要求元にバス使用を許
    可するバス・アービトレーション回路とを含むシステム
    において、 該バス要求元の各々が、スロット数をカウントするカウ
    ンタと、該バス要求元のスロット番号を設定する回路と
    、該バス要求元の発生するバス要求信号を該スロット番
    号の位置で時分割出力する回路と、バス使用の優先権に
    付与された要求元コードが該自己の設定回路の設定と一
    致しているかどうかを自己であるかを判定する回路とを
    備え、該バス・アービトレーション回路が、前記カウン
    タに同期してスロット数をカウントするカウンタと、F
    IFOメモリと、前記時分割出力回路によって生成され
    た信号により、バス要求のあるスロット番号をFIFO
    に書込/読出する回路と、FIFOの状態を入力として
    優先順位を決定する回路と、該優先順位に従って要求元
    コードを出力する回路とを有することを特徴とするバス
    ・アービトレーション方式。
JP19647488A 1988-08-06 1988-08-06 バス・アービトレーション方式 Pending JPH0245857A (ja)

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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6505276B1 (en) 1998-06-26 2003-01-07 Nec Corporation Processing-function-provided packet-type memory system and method for controlling the same
JP2011020525A (ja) * 2009-07-14 2011-02-03 Honda Motor Co Ltd 車両用ドアの下部構造

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6505276B1 (en) 1998-06-26 2003-01-07 Nec Corporation Processing-function-provided packet-type memory system and method for controlling the same
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