JPH0242532A - 記憶インターフェース装置 - Google Patents
記憶インターフェース装置Info
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- JPH0242532A JPH0242532A JP1126833A JP12683389A JPH0242532A JP H0242532 A JPH0242532 A JP H0242532A JP 1126833 A JP1126833 A JP 1126833A JP 12683389 A JP12683389 A JP 12683389A JP H0242532 A JPH0242532 A JP H0242532A
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Classifications
-
- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
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-
- G—PHYSICS
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-
- G—PHYSICS
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- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
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- G11—INFORMATION STORAGE
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はカリキュレータのようなデータ処理装置の処
理回路にメモリを結合するメモリ装置に関するものであ
る。
理回路にメモリを結合するメモリ装置に関するものであ
る。
１つの先行技術によれば、前記メモリ回路と前記データ
処理回路との間でデータ、制御、およびアドレスの諸信
号を処理する別々の母線が利用されている。しかし、共
通母線に現われる信号の形式を識別したり、別の信号形
式をおのおの運んだりするために別々の母線を使用する
ことは、回路の追加を必要としかつこのような母線を利
用するデータ処理装置の構造サイズを増大する。
処理回路との間でデータ、制御、およびアドレスの諸信
号を処理する別々の母線が利用されている。しかし、共
通母線に現われる信号の形式を識別したり、別の信号形
式をおのおの運んだりするために別々の母線を使用する
ことは、回路の追加を必要としかつこのような母線を利
用するデータ処理装置の構造サイズを増大する。
もう１つの先行技術によれば、データ処理装置、および
特に計算機装置は、命令サイクルを有するクロック同期
の機械状態を利用し、３つの規定さ゛れた信号形式（指
令、アドレス、データ＠１ｌｌｌ）は各命令サイクルの
それぞれの所定機械状態の間隔中車−母線で転送される
。各命令サイクルは同じ長さ（等しい時間間隔）であり
、すべての所定機械状態はその状態に相当する組み合わ
された（それぞれの）所定信号形式が命令サイクル中に
転送されると否とにかかわらず循環する。さらに、各命
令サイクルは単一指令サイクルに相当する。
特に計算機装置は、命令サイクルを有するクロック同期
の機械状態を利用し、３つの規定さ゛れた信号形式（指
令、アドレス、データ＠１ｌｌｌ）は各命令サイクルの
それぞれの所定機械状態の間隔中車−母線で転送される
。各命令サイクルは同じ長さ（等しい時間間隔）であり
、すべての所定機械状態はその状態に相当する組み合わ
された（それぞれの）所定信号形式が命令サイクル中に
転送されると否とにかかわらず循環する。さらに、各命
令サイクルは単一指令サイクルに相当する。
これまでは、メモリ指令応答は単一指令に応じる単一記
憶場所の読取りおよび書込みサイクルから成っていた。
憶場所の読取りおよび書込みサイクルから成っていた。
これは、別々の母線がデータ制御およびアドレスに利用
される場合でも、共通母線が信号形式識別用の別の母線
と共にアドレス・データおよび制御信号に用いられる場
合でもその通りである。単一指令通信プロトコール当た
り１つの記憶場所となるので、各記憶データの転送は別
別のデータ転送指令を必要とする。多数の記憶場所がデ
ータ処理装置の主処理装置に逐次転送される既に知られ
ている多くの応用では、単一指令通信プロトコール当た
り１つの記憶場所は、制御プログラムのサイズを増大し
、動作時間を増大しくすなわちベンチマーク性能を減少
）し、所望機能の組織化を不必要にＴ１雑にする。例え
ば多デイジット・レジスタの内容が転送される場合、例
えば計算機内で、別々の読取りまたは書込みメモリ指令
が転送すべき各デイジット位置について要求される。
される場合でも、共通母線が信号形式識別用の別の母線
と共にアドレス・データおよび制御信号に用いられる場
合でもその通りである。単一指令通信プロトコール当た
り１つの記憶場所となるので、各記憶データの転送は別
別のデータ転送指令を必要とする。多数の記憶場所がデ
ータ処理装置の主処理装置に逐次転送される既に知られ
ている多くの応用では、単一指令通信プロトコール当た
り１つの記憶場所は、制御プログラムのサイズを増大し
、動作時間を増大しくすなわちベンチマーク性能を減少
）し、所望機能の組織化を不必要にＴ１雑にする。例え
ば多デイジット・レジスタの内容が転送される場合、例
えば計算機内で、別々の読取りまたは書込みメモリ指令
が転送すべき各デイジット位置について要求される。
これまでの携帯式プログラム記憶は、差込形読取り専用
メモリ、磁気記憶装置（カードまたはテープ）、あるい
はデータ処理装置内の読取り／書込みメモリに結合され
る補助電池を備える非取りはずし形の永久読取り／書込
みメモリによって得られる。しかしこれらの各携帯式媒
体には問題がある。差込形読取り専用メモリはソフトウ
ェアの開発に金がかかり、したがって差込形読取り専用
メモリのコストを正当化するには大量生産が必要である
。さらに、利用者プログラムは差込形読取り専用メモリ
として開発されないこともあり、また読取り専用メモリ
によって節約されないこともあり、したがってこの別法
は問題の一部解決に利用できるにすぎない。磁気カード
または磁気カセットのような磁気記憶媒体は全体として
データ処理装置の外部媒体であり、したがってそれを作
動させる前にデータ処理装置のメモリ内にダウン・ロー
ディングする必要がある。これは、その手段によるデー
タ記憶および検索の工程を低速かつ複雑にする。補助電
池を持つ非取りはずし形永久読取り／書込みメモリは、
プログラムを開発記憶する作業空間を利用者に与え、ま
た読取り／書込みメモリがデータ処理装置内の電池に結
合されるかぎりプログラム・データを保持する。データ
処理装置から読取り／書込みメモリが取りはずされると
、その中に含まれるデータは失われ、したがって利用者
プログラムのための携帯式不揮発記憶が得られない。し
かしこの方法はダウン・ローディングを除去し、永久メ
モリ・モジュールがデータ処理装置から除去されずかつ
補助電池がそのまま保持される間、利用者プログラムを
記憶する読取り／書込みメモリ媒体を利用者に与える。
メモリ、磁気記憶装置（カードまたはテープ）、あるい
はデータ処理装置内の読取り／書込みメモリに結合され
る補助電池を備える非取りはずし形の永久読取り／書込
みメモリによって得られる。しかしこれらの各携帯式媒
体には問題がある。差込形読取り専用メモリはソフトウ
ェアの開発に金がかかり、したがって差込形読取り専用
メモリのコストを正当化するには大量生産が必要である
。さらに、利用者プログラムは差込形読取り専用メモリ
として開発されないこともあり、また読取り専用メモリ
によって節約されないこともあり、したがってこの別法
は問題の一部解決に利用できるにすぎない。磁気カード
または磁気カセットのような磁気記憶媒体は全体として
データ処理装置の外部媒体であり、したがってそれを作
動させる前にデータ処理装置のメモリ内にダウン・ロー
ディングする必要がある。これは、その手段によるデー
タ記憶および検索の工程を低速かつ複雑にする。補助電
池を持つ非取りはずし形永久読取り／書込みメモリは、
プログラムを開発記憶する作業空間を利用者に与え、ま
た読取り／書込みメモリがデータ処理装置内の電池に結
合されるかぎりプログラム・データを保持する。データ
処理装置から読取り／書込みメモリが取りはずされると
、その中に含まれるデータは失われ、したがって利用者
プログラムのための携帯式不揮発記憶が得られない。し
かしこの方法はダウン・ローディングを除去し、永久メ
モリ・モジュールがデータ処理装置から除去されずかつ
補助電池がそのまま保持される間、利用者プログラムを
記憶する読取り／書込みメモリ媒体を利用者に与える。
ぬや揮発読取り／書込みメモリを維持するには、補助電
池によって関連する読取り／書込みメモリ・チップに電
力を供給しなければならない。しかし、読取り／書込み
メモリが主システム電源から電力を供給されている間、
読取り／書込みメモリが補助電池から電力を供給されな
いようにする場合に問題が起こる。さらに、不揮発メモ
リ装置が主システム電源およびインターフェース母線に
結合されるとき生じる第２の問題は、この目的で追加の
外部構成部品を必要とせずに、主電源に結合される追加
の集積回路から補助電池を隔離することである。不揮発
読取り／書込みメモリを構成する問題は、補助電池電源
を含む読取り／書込みメモリ・モジュールが主システム
から取りはずし得る場合、すなわち主システムに差し込
まれるどき主電源およびインターフェース母線に結合す
る差込形メモリ・モジュールの場合、さらに複雑にされ
る。この問題の１つの解決は、モジュールがブロッキン
グ・ダイオードの使用により主システムに結合されると
き、補助電ｉ′ｌ！ｌＴｉ源を主システム電源から隔離
することである。主システム電源が不揮発メモリ・モジ
ュール電源母線結合部に現われないとき（主電源が遮断
されていたり、モジュールが主電源母線に結合されてい
ないとき）、ブロッキング・ダイオードは順バイアスさ
れて読取り／書込みメモリ回路に電力を供給し、その回
路に有効データを保持する。この解決による問題点は、
主電源がスイッチ・オフされるとき、補助電池電源は主
システム電力供給母線に結合され、読取り／書込みメモ
リ・モジュールだけではなく全システムが補助電池電源
から電力を供給されることである。普通、ブロッキング
・ダイオードは、読取り／書込みメモリ集積回路および
補助電池Ｎ源を収納するモジュール内の追加構成部品を
構成する。
池によって関連する読取り／書込みメモリ・チップに電
力を供給しなければならない。しかし、読取り／書込み
メモリが主システム電源から電力を供給されている間、
読取り／書込みメモリが補助電池から電力を供給されな
いようにする場合に問題が起こる。さらに、不揮発メモ
リ装置が主システム電源およびインターフェース母線に
結合されるとき生じる第２の問題は、この目的で追加の
外部構成部品を必要とせずに、主電源に結合される追加
の集積回路から補助電池を隔離することである。不揮発
読取り／書込みメモリを構成する問題は、補助電池電源
を含む読取り／書込みメモリ・モジュールが主システム
から取りはずし得る場合、すなわち主システムに差し込
まれるどき主電源およびインターフェース母線に結合す
る差込形メモリ・モジュールの場合、さらに複雑にされ
る。この問題の１つの解決は、モジュールがブロッキン
グ・ダイオードの使用により主システムに結合されると
き、補助電ｉ′ｌ！ｌＴｉ源を主システム電源から隔離
することである。主システム電源が不揮発メモリ・モジ
ュール電源母線結合部に現われないとき（主電源が遮断
されていたり、モジュールが主電源母線に結合されてい
ないとき）、ブロッキング・ダイオードは順バイアスさ
れて読取り／書込みメモリ回路に電力を供給し、その回
路に有効データを保持する。この解決による問題点は、
主電源がスイッチ・オフされるとき、補助電池電源は主
システム電力供給母線に結合され、読取り／書込みメモ
リ・モジュールだけではなく全システムが補助電池電源
から電力を供給されることである。普通、ブロッキング
・ダイオードは、読取り／書込みメモリ集積回路および
補助電池Ｎ源を収納するモジュール内の追加構成部品を
構成する。
主システム電源が現われず、不揮発メモリが主システム
電力供給母線に結合されるとき、追加のシステム回路に
電力を供給してしまう問題の一部解決策は、各モジュー
ルに別個に結合する個別電力ラインに電力母線ラインを
分離することである。
電力供給母線に結合されるとき、追加のシステム回路に
電力を供給してしまう問題の一部解決策は、各モジュー
ルに別個に結合する個別電力ラインに電力母線ラインを
分離することである。
しかしこの解決による問題点は、余分な電力ラインを走
らせる余分なプリント回路板のスペースを必要とし、そ
れによってシステムのコストが上昇することである。
らせる余分なプリント回路板のスペースを必要とし、そ
れによってシステムのコストが上昇することである。
本発明は、同じインターフェースＶＲ置を介して中央処
理装置に結合される別の読取り専用メモリ集積回路およ
び別の読取り／書込みメモリ集積回路を持つデータ処理
装置である。インターフェース装置は指令、アドレス、
またはデータのいずれかの信号が現われる母線装置を含
む。好適実施例では、母線装置は、中央処理回路とメモ
リ回路とを結合する４つの２進デイジット両方向性導体
母線を含む。データ処理装置はさらに、母線装置に結合
されて選択された指令、データおよびアドレス信号を母
線装置に選択送信する処理装置であって、母線装置から
他のある指令、データ、およびアドレス信号を受信する
装置をさらに備える前記処理装置と、好適実施例におい
て母線装置に結合されかつ母線装置を介して処理装置に
結合され、指令およびアドレスの独自なサブセット内の
受信した指令およびアドレス信号に応じて処理装置に出
入するデータを選択転送する装置を持つ読取り専用メモ
リ回路ならびに読取り／書込みメモリ回路を備えるメモ
リ装置とから成る。好適実施例では、メモリを含む各個
別の回路は母線装置を介して受信した指令信号に応答し
かつ前記受信指令信号のデコードに応じてアドレス信号
またはデータ信号を記憶したり出力する装置を備えてい
る。本発明により、同じ命令の組および指令が母線装置
を介して読取り専用メモリならびに読取り／書込みメモ
リの両方をアドレス指定するのに用いられ、またメモリ
回路と処理装置との結合に必要な母線の数が減少される
。
理装置に結合される別の読取り専用メモリ集積回路およ
び別の読取り／書込みメモリ集積回路を持つデータ処理
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またはデータのいずれかの信号が現われる母線装置を含
む。好適実施例では、母線装置は、中央処理回路とメモ
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母線を含む。データ処理装置はさらに、母線装置に結合
されて選択された指令、データおよびアドレス信号を母
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他のある指令、データ、およびアドレス信号を受信する
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結合され、指令およびアドレスの独自なサブセット内の
受信した指令およびアドレス信号に応じて処理装置に出
入するデータを選択転送する装置を持つ読取り専用メモ
リ回路ならびに読取り／書込みメモリ回路を備えるメモ
リ装置とから成る。好適実施例では、メモリを含む各個
別の回路は母線装置を介して受信した指令信号に応答し
かつ前記受信指令信号のデコードに応じてアドレス信号
またはデータ信号を記憶したり出力する装置を備えてい
る。本発明により、同じ命令の組および指令が母線装置
を介して読取り専用メモリならびに読取り／書込みメモ
リの両方をアドレス指定するのに用いられ、またメモリ
回路と処理装置との結合に必要な母線の数が減少される
。
各メモリ回路は、母線装置から受信した複数個の指令の
１つのデコードに応じかつ指令検出信号の受信に応じて
、複数個のメモリ・サイクル機能の１つをメモリ回路に
選択実行させるデコード装置と、母線装置に現われる任
意な指令コードの先＠遷移の検出に応じて、検出信号を
選択出力するためデコード装置に結合される指令検出装
置とを備えている。母線装置に結合される処理装置から
指令信号が生じ、処理装置はさらに母線装置にデータ信
号出力を供給するとともにメモリ回路がら出力されるデ
ータ信号を母線装置から受信する。
１つのデコードに応じかつ指令検出信号の受信に応じて
、複数個のメモリ・サイクル機能の１つをメモリ回路に
選択実行させるデコード装置と、母線装置に現われる任
意な指令コードの先＠遷移の検出に応じて、検出信号を
選択出力するためデコード装置に結合される指令検出装
置とを備えている。母線装置に結合される処理装置から
指令信号が生じ、処理装置はさらに母線装置にデータ信
号出力を供給するとともにメモリ回路がら出力されるデ
ータ信号を母線装置から受信する。
好適実施例では、複数個のメモリ・サイクル機能は、メ
モリ回路から記憶データを読出して母線装置に読み出さ
れたデータを出力する１ｍ能と、母線装置から受信した
データをメモリ回路に記憶する機能と、受信データをメ
モリ回路内に置かれたプログラム・カウンタに記憶する
機能と、プログラム・カウンタの内容をメモリ回路から
母線装置に読み出す機能とを含む。さらに好適実施例で
は、任意の指令コードの前記先ＩＩＮ′！！ｉ移はノー
・オペレーション状態から指令状態への遷移を検出する
ことによって検出される。
モリ回路から記憶データを読出して母線装置に読み出さ
れたデータを出力する１ｍ能と、母線装置から受信した
データをメモリ回路に記憶する機能と、受信データをメ
モリ回路内に置かれたプログラム・カウンタに記憶する
機能と、プログラム・カウンタの内容をメモリ回路から
母線装置に読み出す機能とを含む。さらに好適実施例で
は、任意の指令コードの前記先ＩＩＮ′！！ｉ移はノー
・オペレーション状態から指令状態への遷移を検出する
ことによって検出される。
好適実施例では、メモリ回路は指令信号の第１信号の受
信に応じて多数記憶場所からデータを記憶したり検索す
る。すなわち、メモリ回路に出入する多数のデータ転送
を開始するのに１個の指令信号で十分である。好適実施
例では、データ処理装置はさらに、指令信号の第２ｆａ
号の受信に応じて受信したアドレス信号を選択記憶し、
かつ指令信号の第２信号の受信に応じて転送されたデー
タ信号と同期して記憶されたアドレス信号を周期的に選
択増分するプログラム・カウンタを含む。こうしてプロ
グラム・カウンタは、指令信号の第２信号に応じてメモ
リ回路内の多数記憶位置をアドレス指定するように、順
次アドレス出力を供給する。好適実施例では、メモリ回
路内にプログラム・カウンタが含まれる。さらに好適実
施例では、プログラム・カウンタは指令信号の第３信号
の受信に応じていま記憶されたプログラム・カウンタの
アドレスを選択出力する。好適実施例のメモリ制御順序
の組には、指令信号の第４信号の受信に応じてメモリ回
路内の多数メモリ場所からデータを出力することと、指
令信号の第５信号の受信に応じてメモリ回路内の多数メ
モリ場所に逐次転送されたデータを記憶することが含ま
れる。好適実施例では、メモリ装置内の２個ないし１６
個の記憶場所にデータを記憶したりそこにデータを出力
するようになっている。しかし、指令デコード構造を変
えることによって、メモリ回路に出入する逐次データ転
送の数を多くしたり少くすることができる。
信に応じて多数記憶場所からデータを記憶したり検索す
る。すなわち、メモリ回路に出入する多数のデータ転送
を開始するのに１個の指令信号で十分である。好適実施
例では、データ処理装置はさらに、指令信号の第２ｆａ
号の受信に応じて受信したアドレス信号を選択記憶し、
かつ指令信号の第２信号の受信に応じて転送されたデー
タ信号と同期して記憶されたアドレス信号を周期的に選
択増分するプログラム・カウンタを含む。こうしてプロ
グラム・カウンタは、指令信号の第２信号に応じてメモ
リ回路内の多数記憶位置をアドレス指定するように、順
次アドレス出力を供給する。好適実施例では、メモリ回
路内にプログラム・カウンタが含まれる。さらに好適実
施例では、プログラム・カウンタは指令信号の第３信号
の受信に応じていま記憶されたプログラム・カウンタの
アドレスを選択出力する。好適実施例のメモリ制御順序
の組には、指令信号の第４信号の受信に応じてメモリ回
路内の多数メモリ場所からデータを出力することと、指
令信号の第５信号の受信に応じてメモリ回路内の多数メ
モリ場所に逐次転送されたデータを記憶することが含ま
れる。好適実施例では、メモリ装置内の２個ないし１６
個の記憶場所にデータを記憶したりそこにデータを出力
するようになっている。しかし、指令デコード構造を変
えることによって、メモリ回路に出入する逐次データ転
送の数を多くしたり少くすることができる。
メモリ装置は差込形モジュールに収納される不揮発読取
り／書込み回路を含み、さらに電力制御装置を含むこと
が望ましい。電力制御装置は第１電源を持つ第１電力装
置および第１Ｎ力装置に結合する第２Ｎ力装置を備え、
第２電力装置は第１電源に無関係な第２電源を持ち、第
２電力装置は第１１Ｒ源または第２電源から絶えず電力
を供給する。好適実施例では、第２′ｒＩＸ力装置はメ
モリ回路および第２電力装置を含むモジミールの外部電
源であり、第２Ｎ源は第２′Ｒカ装置を含む回路と共通
なハウジング内に含まれる補助電池である。好適実施例
では、電力制御装置はさらに第２１ｔカ装置に結合され
てクロック信号を供給するクロック装置を含み、この場
合第２電力装置は、鋺記第１電力装置が第２電力装置に
結合されて所定数のクロック信号がクロック装置から受
信されるとき第１電源から電力を供給し、また第２１力
装置は、第２電力装置が第１Ｗｌ力装置に結合されない
ときまたは第２Ｎ力装置が第１電力装置に結合されるが
所定数のクロック信号が受信されないとき第２電源から
電力を供給する。すなわちメモリ回路は、差込形モジュ
ールが所定の時間第１電力装置に接続されつづけるまで
は、第２電源から電力を供給される。
り／書込み回路を含み、さらに電力制御装置を含むこと
が望ましい。電力制御装置は第１電源を持つ第１電力装
置および第１Ｎ力装置に結合する第２Ｎ力装置を備え、
第２電力装置は第１電源に無関係な第２電源を持ち、第
２電力装置は第１１Ｒ源または第２電源から絶えず電力
を供給する。好適実施例では、第２′ｒＩＸ力装置はメ
モリ回路および第２電力装置を含むモジミールの外部電
源であり、第２Ｎ源は第２′Ｒカ装置を含む回路と共通
なハウジング内に含まれる補助電池である。好適実施例
では、電力制御装置はさらに第２１ｔカ装置に結合され
てクロック信号を供給するクロック装置を含み、この場
合第２電力装置は、鋺記第１電力装置が第２電力装置に
結合されて所定数のクロック信号がクロック装置から受
信されるとき第１電源から電力を供給し、また第２１力
装置は、第２電力装置が第１Ｗｌ力装置に結合されない
ときまたは第２Ｎ力装置が第１電力装置に結合されるが
所定数のクロック信号が受信されないとき第２電源から
電力を供給する。すなわちメモリ回路は、差込形モジュ
ールが所定の時間第１電力装置に接続されつづけるまで
は、第２電源から電力を供給される。
すなわち不揮発読取り／ＩＩ込みメモリ・モジュールは
、データ処理装置に構造的および電気的にインターフェ
ース接続する装置を含み、データ処理装置への結合の如
何にかかわらずメモリ回路内に有効データを保持しなが
ら、データ処理装置から取りはずし得る。さらに第２１
！力装置は、データ処理装置への結合の如何にかかわら
ず連続出力を供給する。
、データ処理装置に構造的および電気的にインターフェ
ース接続する装置を含み、データ処理装置への結合の如
何にかかわらずメモリ回路内に有効データを保持しなが
ら、データ処理装置から取りはずし得る。さらに第２１
！力装置は、データ処理装置への結合の如何にかかわら
ず連続出力を供給する。
本発明の新しい特徴は特許請求の範囲に示されている。
しかし本発明自体は、その好適な使用モード、別の目的
、および利点と共に、説明のための実施例の付図に間す
る下記の詳細な説明によって最もよく理解されると思う
。
、および利点と共に、説明のための実施例の付図に間す
る下記の詳細な説明によって最もよく理解されると思う
。
第１図には、本発明のいろいろな特徴が具体化されてい
る携帯式電子計算器が絵画的に示されている。計算器１
にはキーボード２と、表示装置１３とがある。好適な実
施例における表示装置３は１６個の英数字から成り、各
英数字は液晶表示装置、すなわら１組の発光ダイオード
、真空蛍光灯表示装置、その他の表示装置によって表示
される。表示装置は、英語のメツセージを表示し得ると
ともに、データを科学的表記その他の出力形式で表示し
得るように完全な英数字表示能力を備えることが望まし
い。もちろん、表示の形式および表示される数字の数は
設計上の選択の問題である。表示は所望の英数字表示融
通性により、７セグメント、８セグメント、９セグメン
ト、１３セグメント、または５Ｘ７ドツト・マトリック
ス表示文字であることができる。好適な実施例では、完
全な英数字および特殊文字を表示させるために、文字位
置当たり５Ｘ７ドツト・マトリックスが利用されている
。キーボード２その他の入力装置は、１組の数字キー（
０〜９）、１０進小数点キー、例えば指数、対数、三角
およ・びＷｉ層（ｈｉｅｒａｒｃｙ）の諸関数を含む複
数個の関数指令キーを備えることが望ましい。指数およ
び対数関数指令キーには、例えばＸｆｆ、１／Ｘ、 ｌ
ｏｏ ｘ、 ｌｎＸ、 ’＋／ 、 オよびｙαが含
まれている。三角関数には、例えば正弦、余弦、正史、
およびそれらの逆三角閏数、双曲線（ハイパポリツク）
正弦、双曲線余弦、双曲線圧切、ならびに逆双曲ａｍ数
が含まれる。他の関数指令キーには、記憶レジスタの１
つに記憶される数字をそれぞれ記憶する記憶（ＳＴＯ）
キーならびに呼出す呼出しくＲＣＬ）キーが含まれる。
る携帯式電子計算器が絵画的に示されている。計算器１
にはキーボード２と、表示装置１３とがある。好適な実
施例における表示装置３は１６個の英数字から成り、各
英数字は液晶表示装置、すなわら１組の発光ダイオード
、真空蛍光灯表示装置、その他の表示装置によって表示
される。表示装置は、英語のメツセージを表示し得ると
ともに、データを科学的表記その他の出力形式で表示し
得るように完全な英数字表示能力を備えることが望まし
い。もちろん、表示の形式および表示される数字の数は
設計上の選択の問題である。表示は所望の英数字表示融
通性により、７セグメント、８セグメント、９セグメン
ト、１３セグメント、または５Ｘ７ドツト・マトリック
ス表示文字であることができる。好適な実施例では、完
全な英数字および特殊文字を表示させるために、文字位
置当たり５Ｘ７ドツト・マトリックスが利用されている
。キーボード２その他の入力装置は、１組の数字キー（
０〜９）、１０進小数点キー、例えば指数、対数、三角
およ・びＷｉ層（ｈｉｅｒａｒｃｙ）の諸関数を含む複
数個の関数指令キーを備えることが望ましい。指数およ
び対数関数指令キーには、例えばＸｆｆ、１／Ｘ、 ｌ
ｏｏ ｘ、 ｌｎＸ、 ’＋／ 、 オよびｙαが含
まれている。三角関数には、例えば正弦、余弦、正史、
およびそれらの逆三角閏数、双曲線（ハイパポリツク）
正弦、双曲線余弦、双曲線圧切、ならびに逆双曲ａｍ数
が含まれる。他の関数指令キーには、記憶レジスタの１
つに記憶される数字をそれぞれ記憶する記憶（ＳＴＯ）
キーならびに呼出す呼出しくＲＣＬ）キーが含まれる。
指数入力（ＥＥ）キーは、科学表記法で表示される数の
指数入力を与える。十／−キーは表示数の符号を変える
ために備えられる。交換（Ｘ：Ｙ）キーは、演算関数の
演算子および演算数を交換するために備えられる。消去
（Ｃ）キー人力消去（ＣＥ）キーおよび加（＋）、減（
−）、乗（×）、除（÷）、ならびにイコール（−）の
各キーを含む在来の関数指令がさらに与えられる。
指数入力を与える。十／−キーは表示数の符号を変える
ために備えられる。交換（Ｘ：Ｙ）キーは、演算関数の
演算子および演算数を交換するために備えられる。消去
（Ｃ）キー人力消去（ＣＥ）キーおよび加（＋）、減（
−）、乗（×）、除（÷）、ならびにイコール（−）の
各キーを含む在来の関数指令がさらに与えられる。
好適な実施例における他の関数キーには、英数字可変（
Ａから７まで）キー、かっこキー、階層制御キー、ラベ
ル（ＬＢＬ）キー、およびプログラム機能キーが含まれ
ている。計算器はさらに、命令（ＯＰ）コード・キーを
備えており、スロープ・インターセプト（妨害）・プロ
ッティング動作、英数字動作、動作システム階層インタ
ーフェースおよび制御などのような特殊機能を果たす。
Ａから７まで）キー、かっこキー、階層制御キー、ラベ
ル（ＬＢＬ）キー、およびプログラム機能キーが含まれ
ている。計算器はさらに、命令（ＯＰ）コード・キーを
備えており、スロープ・インターセプト（妨害）・プロ
ッティング動作、英数字動作、動作システム階層インタ
ーフェースおよび制御などのような特殊機能を果たす。
第２図には、第１図の計算器１の底面図が示されている
。第１図の計算器の好適な実施例における主構成部品の
配置が示されている。ｔＩＩＩ御器集検器集積回路チッ
プ１０、および１２は計算器システムの情報および制御
能力を与える。読取り／ｉｌ込みメモリ１５、および読
取り専用メモリ１３は１１１ｉ１器チップ１０，１１、
および１２によって与えられるもの以外の追加の基本シ
ステム・データ記憶を与える。電力供給装！１４は、そ
れ以外の計算器システムの電子構成部品に対するすべて
の必要な動作電圧を供給する。制御器デバイス１０゜１
１および１２、読取り／書込みメモリ１５、読取り専用
メモリ１３、ならびに電力供給装置１４は計算器ケース
１７の内部にある主プリント回路板１６に取り付けられ
ている。さらに計算器ケース１７の内部にある仕切２０
および２１は、主プリント回路板１６に結合され、差込
形メモリ・モジュール２２および２３の相互接続を与え
るとともに、制御器チップ１０．１１．１５よび１２に
対する相互接続を与える。
。第１図の計算器の好適な実施例における主構成部品の
配置が示されている。ｔＩＩＩ御器集検器集積回路チッ
プ１０、および１２は計算器システムの情報および制御
能力を与える。読取り／ｉｌ込みメモリ１５、および読
取り専用メモリ１３は１１１ｉ１器チップ１０，１１、
および１２によって与えられるもの以外の追加の基本シ
ステム・データ記憶を与える。電力供給装！１４は、そ
れ以外の計算器システムの電子構成部品に対するすべて
の必要な動作電圧を供給する。制御器デバイス１０゜１
１および１２、読取り／書込みメモリ１５、読取り専用
メモリ１３、ならびに電力供給装置１４は計算器ケース
１７の内部にある主プリント回路板１６に取り付けられ
ている。さらに計算器ケース１７の内部にある仕切２０
および２１は、主プリント回路板１６に結合され、差込
形メモリ・モジュール２２および２３の相互接続を与え
るとともに、制御器チップ１０．１１．１５よび１２に
対する相互接続を与える。
第３図には、第１図および第２図の計算器システムの側
面図が示され、計算器ケース・ハウジング１７の内１部
における制−器チップ１０．１１および１２、表示装置
３、表示ドライバ４、キーボード２、プリント回路板１
６、コネクタ５およびメモリ・モジュール２２と２３の
詳細な相対配置が示されている。
面図が示され、計算器ケース・ハウジング１７の内１部
における制−器チップ１０．１１および１２、表示装置
３、表示ドライバ４、キーボード２、プリント回路板１
６、コネクタ５およびメモリ・モジュール２２と２３の
詳細な相対配置が示されている。
第４Ａ図から第４Ｄ図までの代替実施例のブロック図に
は、本発明のモジュール・システム設計が示されている
。第４Ａ図から第４Ｂ図までによると、モジュール制御
装置３０は最低１個の制御器集積回路３１を有し、この
集積回路３１はモジュール・バーの大きさで、モジュー
ル・バーＩ１０．および集積回路３１の内部のオン・バ
ー機能モジュール互換構造を備えている。制ｍ装置３０
は、モジュール・システムの中央処理能力を与える。制
＠ｖｉ１３０は１個のモジュール集積回路制御Ｉ器３１
、または相互に作用し合って制御装置３０を形成する複
数個のモジュール集積回路制御Ｉ器３１を含む。好適な
実施例では、各モジュール集積回路ｉ、ｌＪ ＩＩＩ器
３１は、データ処理論理、命令デコード、および他の処
理ならびにデコード論理機能を含む固定論理＠置：モジ
ュール入力およびモジュール出力インターフェース装置
；ならびに読取り／書込みメモリおよび読取り専用メモ
リを含むモジュール・メモリの区分可能ブロックから成
っている。制御装置３０は表示インターフェース装置４
ｏ、システム・メモリ装置５０、外部入力刺激装置（キ
ーボード等）６０、および外部周辺装置（プリンタ等）
７０に結合されている。表示インターフェース族！ｔ４
０は１個の主ドライバと、最低１個の従ドライバとを含
む縦続接続可能な表示ドライバから成ることがある。各
表示ドライバ、すなわち主および従ドライバは、表示装
置８０の文字の区分ブロックを別個に制御する。表示装
置８０は、受信表示信号を表わす聴視党表示を有するこ
とがある。別法として、表示インターフェース装置４０
は制御装置３０に含ませてもよい。表示インターフェー
ス装置４０は、表示装置８０と通信を行いかつ電力を供
給するために、表示装置８０に接続される。好適な実施
例における制御装置３０は主表示ドライバ４１にのみ接
続するが、主表示ドライバ４１は従表示ドライバ４２に
縦続接続する出力を持ち、それによって表示装置Ｆ８０
にある文字の数にかかわらず一様かつ簡潔化されたＭ
Ｉｎ装置１３０と表示装置１ｔ８０との間のインターフ
ェースを与える。システム・メモリ装置５０は、ｗＪＪ
＠装置１３０のための追加のデータ記憶能力を与える。
は、本発明のモジュール・システム設計が示されている
。第４Ａ図から第４Ｂ図までによると、モジュール制御
装置３０は最低１個の制御器集積回路３１を有し、この
集積回路３１はモジュール・バーの大きさで、モジュー
ル・バーＩ１０．および集積回路３１の内部のオン・バ
ー機能モジュール互換構造を備えている。制ｍ装置３０
は、モジュール・システムの中央処理能力を与える。制
＠ｖｉ１３０は１個のモジュール集積回路制御Ｉ器３１
、または相互に作用し合って制御装置３０を形成する複
数個のモジュール集積回路制御Ｉ器３１を含む。好適な
実施例では、各モジュール集積回路ｉ、ｌＪ ＩＩＩ器
３１は、データ処理論理、命令デコード、および他の処
理ならびにデコード論理機能を含む固定論理＠置：モジ
ュール入力およびモジュール出力インターフェース装置
；ならびに読取り／書込みメモリおよび読取り専用メモ
リを含むモジュール・メモリの区分可能ブロックから成
っている。制御装置３０は表示インターフェース装置４
ｏ、システム・メモリ装置５０、外部入力刺激装置（キ
ーボード等）６０、および外部周辺装置（プリンタ等）
７０に結合されている。表示インターフェース族！ｔ４
０は１個の主ドライバと、最低１個の従ドライバとを含
む縦続接続可能な表示ドライバから成ることがある。各
表示ドライバ、すなわち主および従ドライバは、表示装
置８０の文字の区分ブロックを別個に制御する。表示装
置８０は、受信表示信号を表わす聴視党表示を有するこ
とがある。別法として、表示インターフェース装置４０
は制御装置３０に含ませてもよい。表示インターフェー
ス装置４０は、表示装置８０と通信を行いかつ電力を供
給するために、表示装置８０に接続される。好適な実施
例における制御装置３０は主表示ドライバ４１にのみ接
続するが、主表示ドライバ４１は従表示ドライバ４２に
縦続接続する出力を持ち、それによって表示装置Ｆ８０
にある文字の数にかかわらず一様かつ簡潔化されたＭ
Ｉｎ装置１３０と表示装置１ｔ８０との間のインターフ
ェースを与える。システム・メモリ装置５０は、ｗＪＪ
＠装置１３０のための追加のデータ記憶能力を与える。
好適な実施例では、システム・メモリ装ｆｌＲ５０は、
第２図について説明された読取り／書込みメモリ１５、
読取り専用メモリ１３、および差込式メモリ装置２２と
２３のような読取り／Ｉ込みおよび読取り専用メモリ装
置の各個のモジュールから成る。共通接続母Ｊ！３５は
、以下の第１４図から第１６図までおよび第２６図につ
いて詳しく説明されるシステム・メモリ装置５゜の読取
り／書込みおよび読取り専用メモリ装置に、制御装置３
０を接続する。外部刺激装置６ｏはキーボード入力装置
、磁気テープ、カード、またはディスクのような外部デ
ィジタル・データ記憶装置、あるいはモデム（ｍｏｄｅ
ｍ ）のようなディジタル通信装置から成る。外部周辺
袋δ７０は、ａｉｌ＋御装置３０から最終使用者までの
通信を与える。外部周辺装置７０はハード・コピー・プ
リンタ、ビデオ表示装置から成り、また代替として不揮
発データ記憶装置を与える。
第２図について説明された読取り／書込みメモリ１５、
読取り専用メモリ１３、および差込式メモリ装置２２と
２３のような読取り／Ｉ込みおよび読取り専用メモリ装
置の各個のモジュールから成る。共通接続母Ｊ！３５は
、以下の第１４図から第１６図までおよび第２６図につ
いて詳しく説明されるシステム・メモリ装置５゜の読取
り／書込みおよび読取り専用メモリ装置に、制御装置３
０を接続する。外部刺激装置６ｏはキーボード入力装置
、磁気テープ、カード、またはディスクのような外部デ
ィジタル・データ記憶装置、あるいはモデム（ｍｏｄｅ
ｍ ）のようなディジタル通信装置から成る。外部周辺
袋δ７０は、ａｉｌ＋御装置３０から最終使用者までの
通信を与える。外部周辺装置７０はハード・コピー・プ
リンタ、ビデオ表示装置から成り、また代替として不揮
発データ記憶装置を与える。
第４Ｃ図には、本発明のモジュール・システムのもう１
つの別な実施例のブロック図が示されている。第４Ｃ図
のブロック図は、別の実施例において制御装置３ｏおよ
びメモリ装置５０が第４Ｂ図に示されるものと異なる以
外は、第４Ｂ図のブロック図に似ている。制ｗ装置３０
は、キーボード入力装置６０、プリンタ装置７０、およ
び表示ドライバ装Ｗ１４０に結合される汎用アルゴリズ
ム制御器３２から成る。表示ドライバ装置４０は表示装
置８０に結合する。別法として、表示ドライバ装置４０
は汎用アルゴリズム制御器集積回路３２の中に含まれる
。さらに、汎用アルゴリズム制御器３２はメモリ装置５
０の中にあるプロダクト規定ＲＯＭ５２に結合される。
つの別な実施例のブロック図が示されている。第４Ｃ図
のブロック図は、別の実施例において制御装置３ｏおよ
びメモリ装置５０が第４Ｂ図に示されるものと異なる以
外は、第４Ｂ図のブロック図に似ている。制ｗ装置３０
は、キーボード入力装置６０、プリンタ装置７０、およ
び表示ドライバ装Ｗ１４０に結合される汎用アルゴリズ
ム制御器３２から成る。表示ドライバ装置４０は表示装
置８０に結合する。別法として、表示ドライバ装置４０
は汎用アルゴリズム制御器集積回路３２の中に含まれる
。さらに、汎用アルゴリズム制御器３２はメモリ装置５
０の中にあるプロダクト規定ＲＯＭ５２に結合される。
さらに、汎用アルゴリズム制御器３２は第２図および第
３図について説明された通り、計算器システムの固定部
分または差込みメモリとして、メモリ装置ｉ５０の中の
追加のＲＡＭまたはＲＯＭメモリに結合される。
３図について説明された通り、計算器システムの固定部
分または差込みメモリとして、メモリ装置ｉ５０の中の
追加のＲＡＭまたはＲＯＭメモリに結合される。
第４Ｄ図には、本発明の汎用アルゴリズム制御器の実施
例の詳細なブロック図が示されている。
例の詳細なブロック図が示されている。
キーボード６ｏは、使用考のキー操作に応じて入力信号
６２を選択的に供給する。汎用アルゴリズム制１ｔＩＩ
器集積回路３２は、キーボード入力袋ｒ！！１６０に結
合されるとともに、プロダクト規定ＲＯＭを含む指令制
御装置５３に結合される。さらに、汎用アルゴリズム制
御器３２は、表示装置８０を駆動する出力３５を供給す
る。汎用アルゴリズムｔ／Ｊ ｍｌ器３２はキーボード
入力装置６０に結合されるデータ処理装置３４を有し、
キーボード装置から受信した入力信号６２を表わすキー
・デコード出力３９のような作動信号を供給するととも
に、命令信号３７の受信に応じて表示信＠３８を供給す
る。符号変換装置３６はデータ処理装［３４に結合され
て、プロダクト規定ＲＯＭ５２からのマクロ指令信号５
４の受信に応じて選択された機械命令信号３７を供給す
る。プロダクト規定ＲＯＭ５２の指令制御装置５３はデ
ータ処理装置３４およびコード変換装置３６に結合され
て、キー・デコード・動作信号３９の受信に応じて指令
信号出力５４を供給する。果たすべき独自の計譚機機能
は、プロダクト規定ＲＯＭ５２を含むメモリ装置５０の
中にマクロコードの形で記憶され、新しい計算ｎ設計で
は差込みメモリによって補われる。
６２を選択的に供給する。汎用アルゴリズム制１ｔＩＩ
器集積回路３２は、キーボード入力袋ｒ！！１６０に結
合されるとともに、プロダクト規定ＲＯＭを含む指令制
御装置５３に結合される。さらに、汎用アルゴリズム制
御器３２は、表示装置８０を駆動する出力３５を供給す
る。汎用アルゴリズムｔ／Ｊ ｍｌ器３２はキーボード
入力装置６０に結合されるデータ処理装置３４を有し、
キーボード装置から受信した入力信号６２を表わすキー
・デコード出力３９のような作動信号を供給するととも
に、命令信号３７の受信に応じて表示信＠３８を供給す
る。符号変換装置３６はデータ処理装［３４に結合され
て、プロダクト規定ＲＯＭ５２からのマクロ指令信号５
４の受信に応じて選択された機械命令信号３７を供給す
る。プロダクト規定ＲＯＭ５２の指令制御装置５３はデ
ータ処理装置３４およびコード変換装置３６に結合され
て、キー・デコード・動作信号３９の受信に応じて指令
信号出力５４を供給する。果たすべき独自の計譚機機能
は、プロダクト規定ＲＯＭ５２を含むメモリ装置５０の
中にマクロコードの形で記憶され、新しい計算ｎ設計で
は差込みメモリによって補われる。
第５Ａ図から第５Ｃ図までには、第２図の計算器１で実
施された第４Ａ図および第４Ｂ図のモジュール計算器シ
ステムの実施例の詳しい略図が示されている。
施された第４Ａ図および第４Ｂ図のモジュール計算器シ
ステムの実施例の詳しい略図が示されている。
第５Ａ図から第５Ｃ図までの計算器システムは、演算制
御器１００、主制御器１０１および時間記録Ｉ１０制（
ＩｌＩ器１０２のような演算処理ならびにデータ操作お
よび処理を与えるために機能ブロックの形で拡大し得る
、第４Ａ図および第４Ｂ図に示されたような、制御器ｆ
ｆ１３０と：外部から加えられる刺激に応じて制御装置
に出力を供給するために制御装置３０に結合されるキー
ボード６０のような入力装置と；選択入力の受信に応じ
て制御装置３０のデータを記憶するとともにそれにデー
タ出力を供給するために、制御装置３０に結合される区
分ないし仕切ブロックの形で拡大し得るメｆｌ−’Ｊ１
０３．１０４，１０５．１０６および１０７のようなメ
モリ装Ｗ５０と：所望の文字表示を表わす制御装置３０
からの出力を受信するとともに、液晶表示装置のような
特定表示技術と電圧およびタイミングの点で両立し得る
所望の文字表示に相当する表示ドライブ出力を供給する
ために、１／Ｊ ｔ［装置３ｏに結合される仕切ブロッ
クの形で拡大し得る縦続接続可能な表示ドライバ７０お
よび表示インターフェース・チップ１２のような表示イ
ンターフェース装置と；表示インターフェース装置の仕
切ブロックに相当するとともにそれに接続される仕切ブ
ロックの形で、拡大し得る液晶表示装置のような表示装
置であって、表示インターフェース装置からの出力を受
信しかつそれに応じて所望の文字表示の７！ｌ覚表示を
与えるために、その制御器１１２から出力されるタイミ
ングのようなタイミングならびに表示インターフェース
装置と両立し得る特定の表示技術である前記表示装置と
によって構成される。縦続可能な表示ドライバ７０は１
個の主表示ドライバと最低１個の従表示ドライバとによ
って構成され、各表示ドライバは表示インターフェース
装置の仕切ブロックを形成し、主表示ドライバは制御装
置に結合されるとともに従表示ドライバの１つに結合さ
れ、主表示ドライバはａｌｌ ａｌｌ ＠ ｉｌｌから
の受信出力を１つの従表示ドライバに接続するために従
通信出力に変換し、他のすべての従表示ドライバは前記
１つの従表示ドライバにヒナギクの花輪の如く接続され
、各従表示ドライバは先行従表示ドライバからの従通信
を次の従表示ドライバに結合して相次ぐ従表示ドライバ
に出力を供給する。
御器１００、主制御器１０１および時間記録Ｉ１０制（
ＩｌＩ器１０２のような演算処理ならびにデータ操作お
よび処理を与えるために機能ブロックの形で拡大し得る
、第４Ａ図および第４Ｂ図に示されたような、制御器ｆ
ｆ１３０と：外部から加えられる刺激に応じて制御装置
に出力を供給するために制御装置３０に結合されるキー
ボード６０のような入力装置と；選択入力の受信に応じ
て制御装置３０のデータを記憶するとともにそれにデー
タ出力を供給するために、制御装置３０に結合される区
分ないし仕切ブロックの形で拡大し得るメｆｌ−’Ｊ１
０３．１０４，１０５．１０６および１０７のようなメ
モリ装Ｗ５０と：所望の文字表示を表わす制御装置３０
からの出力を受信するとともに、液晶表示装置のような
特定表示技術と電圧およびタイミングの点で両立し得る
所望の文字表示に相当する表示ドライブ出力を供給する
ために、１／Ｊ ｔ［装置３ｏに結合される仕切ブロッ
クの形で拡大し得る縦続接続可能な表示ドライバ７０お
よび表示インターフェース・チップ１２のような表示イ
ンターフェース装置と；表示インターフェース装置の仕
切ブロックに相当するとともにそれに接続される仕切ブ
ロックの形で、拡大し得る液晶表示装置のような表示装
置であって、表示インターフェース装置からの出力を受
信しかつそれに応じて所望の文字表示の７！ｌ覚表示を
与えるために、その制御器１１２から出力されるタイミ
ングのようなタイミングならびに表示インターフェース
装置と両立し得る特定の表示技術である前記表示装置と
によって構成される。縦続可能な表示ドライバ７０は１
個の主表示ドライバと最低１個の従表示ドライバとによ
って構成され、各表示ドライバは表示インターフェース
装置の仕切ブロックを形成し、主表示ドライバは制御装
置に結合されるとともに従表示ドライバの１つに結合さ
れ、主表示ドライバはａｌｌ ａｌｌ ＠ ｉｌｌから
の受信出力を１つの従表示ドライバに接続するために従
通信出力に変換し、他のすべての従表示ドライバは前記
１つの従表示ドライバにヒナギクの花輪の如く接続され
、各従表示ドライバは先行従表示ドライバからの従通信
を次の従表示ドライバに結合して相次ぐ従表示ドライバ
に出力を供給する。
好適な実施例において、第５Ａ図から第５Ｃ図までの計
算器システムは、主制御器１０１で演算処理およびデー
タ操作処理を与えかつ制御器１０２で時間記録（計時）
１７０機能を与えるために、ｖ１能ブロックの形で拡大
し得る制御装置３０を備えている。好適な実施例では、
第５Ａ図のｆｉＩＩｒｎ器１００はＩＩＪ ｍ器１０１
に含まれるように組み合わされている。主制御器１０１
は、個々の制ｍ＋器間の通信を与えるようにＩ１０制御
器１０２に結合されている。第４Ａ図および第４８図の
メモリ装！！５０は、オン・ボード読取り専用メモリ（
ＲＯＭ）１０３およびオン・ボード読取り書込みメモリ
（ＲＡＭ）１０４と１０５、ならびに読取専用または読
取り／書込みあるいはその組合せのいずれでもよい差込
形メモリ１０６と１０７を有するものとして第５Ａ図か
ら第５Ｃ図までに示されている。外部刺激袋Ｗ１６０は
、制御器Ｗ１３０のＩ１０＆１ＪＩＤ器１０２に結合さ
れる９ｘ５キー；に−ドとして一部図示されている。さ
らに、ｌ１０Ｉｌｌ ｍ器１０２は警告用外部周辺圧電
ブザー１１０に結合され、プリンタ接続［１１１１のよ
うな追加の外部周辺装置への接続を与える。表示インタ
ーフェース装置４０は、縦続接続可能な表示ドライバ７
０および表示インターフェース電圧制御チップ１１２を
備えている。表示電圧制御チップは、第５Ａ図から第５
Ｃ図までの計算器システムの集積回路チップに対する調
整多電圧電源を与えるとともに、自らの多電圧を発生す
る表示ドライバに結合するための電圧を与える。
算器システムは、主制御器１０１で演算処理およびデー
タ操作処理を与えかつ制御器１０２で時間記録（計時）
１７０機能を与えるために、ｖ１能ブロックの形で拡大
し得る制御装置３０を備えている。好適な実施例では、
第５Ａ図のｆｉＩＩｒｎ器１００はＩＩＪ ｍ器１０１
に含まれるように組み合わされている。主制御器１０１
は、個々の制ｍ＋器間の通信を与えるようにＩ１０制御
器１０２に結合されている。第４Ａ図および第４８図の
メモリ装！！５０は、オン・ボード読取り専用メモリ（
ＲＯＭ）１０３およびオン・ボード読取り書込みメモリ
（ＲＡＭ）１０４と１０５、ならびに読取専用または読
取り／書込みあるいはその組合せのいずれでもよい差込
形メモリ１０６と１０７を有するものとして第５Ａ図か
ら第５Ｃ図までに示されている。外部刺激袋Ｗ１６０は
、制御器Ｗ１３０のＩ１０＆１ＪＩＤ器１０２に結合さ
れる９ｘ５キー；に−ドとして一部図示されている。さ
らに、ｌ１０Ｉｌｌ ｍ器１０２は警告用外部周辺圧電
ブザー１１０に結合され、プリンタ接続［１１１１のよ
うな追加の外部周辺装置への接続を与える。表示インタ
ーフェース装置４０は、縦続接続可能な表示ドライバ７
０および表示インターフェース電圧制御チップ１１２を
備えている。表示電圧制御チップは、第５Ａ図から第５
Ｃ図までの計算器システムの集積回路チップに対する調
整多電圧電源を与えるとともに、自らの多電圧を発生す
る表示ドライバに結合するための電圧を与える。
第６図には、第４Ａ図から第４Ｄ図までの制御器Ｎ３０
のモジュールｔｉｌｌＩｌｌチップの好適な実施例のレ
イアウト・ブロック図が示される。スクライブライン１
１９′に囲まれた集積回路チップ１１９の外周辺に沿っ
て結合パッド１２０が分布されている。モジュール入／
出力バッファおよび相互接続（Ｉｌｏ）装置１２２は集
積回路チップ１１９の第１縁に隣接して置かれ、結合バ
ッド１２０に選択結合される。表示論理回路１２４は集
積回路チップ１１９に機能モジュール構造の追加レベル
を与えるが、レイアウトから削除されたり、最終用途に
よって要求される場合設計内に残されることがある。表
示論理回路１２４は、外部液晶表示装置または伯の形の
英数字あるいはグラフ表示装置に集積回路チツ１１１９
を接続する電圧バッファ・タイミング・インターフェー
スを与える。
のモジュールｔｉｌｌＩｌｌチップの好適な実施例のレ
イアウト・ブロック図が示される。スクライブライン１
１９′に囲まれた集積回路チップ１１９の外周辺に沿っ
て結合パッド１２０が分布されている。モジュール入／
出力バッファおよび相互接続（Ｉｌｏ）装置１２２は集
積回路チップ１１９の第１縁に隣接して置かれ、結合バ
ッド１２０に選択結合される。表示論理回路１２４は集
積回路チップ１１９に機能モジュール構造の追加レベル
を与えるが、レイアウトから削除されたり、最終用途に
よって要求される場合設計内に残されることがある。表
示論理回路１２４は、外部液晶表示装置または伯の形の
英数字あるいはグラフ表示装置に集積回路チツ１１１９
を接続する電圧バッファ・タイミング・インターフェー
スを与える。
非モジュール回路グループ１２６を形成する論理の共通
ブロックは、記憶された命令の組にしたがってデータ処
理および操作を与える固定回路機能グループを備えてい
る。回路グループ１２６は演算論理ユニット１２８、ア
ドレス・ポインタおよびＲＡＭ母線ならびにピッド・デ
コード回路装置１３０、命令デコード回路装置１３２、
高速読取専用メモリ（ＲＯＭ）１３４、およびブＯグラ
ム・カウンタ、サブル−チン・スタック、ならびにペー
ジ選択回路装置１３５を備えている。クロック発生装！
１１３８は回路グループ１２６の機能ブロックを構成す
るが、集積回路チップ１１９の上でより小さなバー・サ
イズに適合するように必要なだけ第１縁に近づけて構造
的に置きなおすことができる。好適な実施例では、回路
グループ１２６は構造的にＩ１０装置１・２２に隣接し
て置かれる。仕切可能モジュール式メモリ回路１４０は
構造的に回路グループ１２６に隣接して置かれかつそれ
に結合される。さらに、メモリ回路１４０は第１縁と平
行でしかも対向する集積回路チップ１１９の第２緑に隣
接して瞠かれる。好適な実施例では、メモリ回路１４０
は仕切可能モジュール式読取り書込みメモリ回路（ＲＡ
Ｍ）１４２および仕切可能モジュール式読取専用メモリ
回路（ＲＯＭ）１４６を備えている。読取り書込みメモ
リ回路１４２は、仕切可能レジスタ１４３に分類された
読取り書込みメモリ・セル、および仕切可能デコード回
路１４４に分類されたレジスタ選択デコードを備え、各
仕切可能デコード回路′１４４は仕切可能レジスタ１４
３と組み合わされてそれに隣接し、各モジュール式仕切
可能レジスタ１４３はそれぞれ自らのデコード回路１４
４と組み合わされる。読取専用メモリ回路１４６はペー
ジ１４７に分類された複数個のメモリ・セルを備え（好
適実施例では各ページは１０２４ｍを含む）、各ページ
は仕切可能でかつ他の各ページから独立しており、また
アドレス・デコード装置はモジュール式デコード回路１
４８に仕切られ、各デコード回路は仕切可能ページ１４
７に隣接しかつそれと組み合わされて組合せページ内の
特定な場所のアドレス指定を与える。本発明は第６図、
第７図および第８図を比較することによって一段と容易
に理解することができる。
ブロックは、記憶された命令の組にしたがってデータ処
理および操作を与える固定回路機能グループを備えてい
る。回路グループ１２６は演算論理ユニット１２８、ア
ドレス・ポインタおよびＲＡＭ母線ならびにピッド・デ
コード回路装置１３０、命令デコード回路装置１３２、
高速読取専用メモリ（ＲＯＭ）１３４、およびブＯグラ
ム・カウンタ、サブル−チン・スタック、ならびにペー
ジ選択回路装置１３５を備えている。クロック発生装！
１１３８は回路グループ１２６の機能ブロックを構成す
るが、集積回路チップ１１９の上でより小さなバー・サ
イズに適合するように必要なだけ第１縁に近づけて構造
的に置きなおすことができる。好適な実施例では、回路
グループ１２６は構造的にＩ１０装置１・２２に隣接し
て置かれる。仕切可能モジュール式メモリ回路１４０は
構造的に回路グループ１２６に隣接して置かれかつそれ
に結合される。さらに、メモリ回路１４０は第１縁と平
行でしかも対向する集積回路チップ１１９の第２緑に隣
接して瞠かれる。好適な実施例では、メモリ回路１４０
は仕切可能モジュール式読取り書込みメモリ回路（ＲＡ
Ｍ）１４２および仕切可能モジュール式読取専用メモリ
回路（ＲＯＭ）１４６を備えている。読取り書込みメモ
リ回路１４２は、仕切可能レジスタ１４３に分類された
読取り書込みメモリ・セル、および仕切可能デコード回
路１４４に分類されたレジスタ選択デコードを備え、各
仕切可能デコード回路′１４４は仕切可能レジスタ１４
３と組み合わされてそれに隣接し、各モジュール式仕切
可能レジスタ１４３はそれぞれ自らのデコード回路１４
４と組み合わされる。読取専用メモリ回路１４６はペー
ジ１４７に分類された複数個のメモリ・セルを備え（好
適実施例では各ページは１０２４ｍを含む）、各ページ
は仕切可能でかつ他の各ページから独立しており、また
アドレス・デコード装置はモジュール式デコード回路１
４８に仕切られ、各デコード回路は仕切可能ページ１４
７に隣接しかつそれと組み合わされて組合せページ内の
特定な場所のアドレス指定を与える。本発明は第６図、
第７図および第８図を比較することによって一段と容易
に理解することができる。
第６図の集積回路１１９のモジュール式レイアウトおよ
びモジュール式回路設計により、モジュール式メモリ装
置１ｔ１４２ならびに１４６の仕切られたセグメントは
、集積回路１１９のレイアウトおよび回路設計を事実上
やりなおさずに、モジュール式スクライブ・ライン１５
０と１５１に沿って集積回路設計バーから取りはずすこ
とができ、そのときバー・レイアウトは第７図に示され
る通りの集積回路１４９のバー・レイアウトおよび設計
となるように圧縮される。第７図に示される通り、読取
専用メモリ装置１４６のＲＯＭおよびこれと組み合わさ
れるデコード１４７と１４８の１ページは取りはずされ
、また読取り書込みメモリ装Ｗ１４２の複数個のレジス
タならびにこれと組み合わされるデコード１４３と１４
４は第６図に示される通りモジュール式スクライブ・ラ
イン１５０および１５１に沿って仕切グループ内で取り
はずされ、チップ１４９の減少されたメモリ容量および
減少されたバー・サイズを除き、第６図の集積回路チッ
プ１１９と同じ第７図に示されるような集積回路チップ
１４９が１りられる。すなわち、減少されたバー・サイ
ズおよび減少されたメモリ容量の機能的に同じ回路が得
られ、集積回路の設計やレイアウトをやりなおす必要は
ない。ずなわら、読取専用メモリ装置１４６は所望の命
令セット・コードを記憶するのに必要な読取専用メモリ
・セルのブロックの最小数を含むように仕切られ、組み
合わされるアドレス・デコード回路は読取専用メモリの
ブロックの最小数を７ドレス指定するだけのモジュール
部分のみを含む。さらに、読取り書込みメモリ装置１４
２はデータを記憶するのに必要なメモリ・セルのブロッ
クの最小数を含むように仕切られ、また組み合わされる
アドレス・デコード回路は読取り書込みメモリ・セルの
ブロックの最小数をアドレス指定するのに必要なだけの
アドレス回路のモジュール部分のみを含むように仕切ら
れる。
びモジュール式回路設計により、モジュール式メモリ装
置１ｔ１４２ならびに１４６の仕切られたセグメントは
、集積回路１１９のレイアウトおよび回路設計を事実上
やりなおさずに、モジュール式スクライブ・ライン１５
０と１５１に沿って集積回路設計バーから取りはずすこ
とができ、そのときバー・レイアウトは第７図に示され
る通りの集積回路１４９のバー・レイアウトおよび設計
となるように圧縮される。第７図に示される通り、読取
専用メモリ装置１４６のＲＯＭおよびこれと組み合わさ
れるデコード１４７と１４８の１ページは取りはずされ
、また読取り書込みメモリ装Ｗ１４２の複数個のレジス
タならびにこれと組み合わされるデコード１４３と１４
４は第６図に示される通りモジュール式スクライブ・ラ
イン１５０および１５１に沿って仕切グループ内で取り
はずされ、チップ１４９の減少されたメモリ容量および
減少されたバー・サイズを除き、第６図の集積回路チッ
プ１１９と同じ第７図に示されるような集積回路チップ
１４９が１りられる。すなわち、減少されたバー・サイ
ズおよび減少されたメモリ容量の機能的に同じ回路が得
られ、集積回路の設計やレイアウトをやりなおす必要は
ない。ずなわら、読取専用メモリ装置１４６は所望の命
令セット・コードを記憶するのに必要な読取専用メモリ
・セルのブロックの最小数を含むように仕切られ、組み
合わされるアドレス・デコード回路は読取専用メモリの
ブロックの最小数を７ドレス指定するだけのモジュール
部分のみを含む。さらに、読取り書込みメモリ装置１４
２はデータを記憶するのに必要なメモリ・セルのブロッ
クの最小数を含むように仕切られ、また組み合わされる
アドレス・デコード回路は読取り書込みメモリ・セルの
ブロックの最小数をアドレス指定するのに必要なだけの
アドレス回路のモジュール部分のみを含むように仕切ら
れる。
＠８図には、第７図の集積回路チップ１４９のバー・サ
イズおよびメモリ容量がさらに減少された合成集積回路
チップ１５５が示されている。第７図について前述した
ように、読取ｑ用メモリ装Ｎ１４６および読取り書込み
メモリ装置１４２の仕切られたメモリ回路グループの選
択されたモジュールを取り除くが、その場合集積回路チ
ップ１４９のモジュール式スクライブ・ライン１５２お
よび１５３に沿って取り除くことにより、合成集積回路
チップ１５５は第７図の集積回路チップ１４９から回路
設計をやりなおしたり、基本的にチップ・レイアウトを
やりなおさずに（おそらく所望の場合は結合バットを移
動させて〉作られる。
イズおよびメモリ容量がさらに減少された合成集積回路
チップ１５５が示されている。第７図について前述した
ように、読取ｑ用メモリ装Ｎ１４６および読取り書込み
メモリ装置１４２の仕切られたメモリ回路グループの選
択されたモジュールを取り除くが、その場合集積回路チ
ップ１４９のモジュール式スクライブ・ライン１５２お
よび１５３に沿って取り除くことにより、合成集積回路
チップ１５５は第７図の集積回路チップ１４９から回路
設計をやりなおしたり、基本的にチップ・レイアウトを
やりなおさずに（おそらく所望の場合は結合バットを移
動させて〉作られる。
また第６図の集積回路チップ１１９から直接、第８図の
集積回路チップ１５５を得ることも可能である。１１０
装置１２２および表示論理装置１２４のモジュール特徴
は、集積回路チップ１１９゜１４９および１５５で利用
され、不変であり、以下に詳しく説明される。
集積回路チップ１５５を得ることも可能である。１１０
装置１２２および表示論理装置１２４のモジュール特徴
は、集積回路チップ１１９゜１４９および１５５で利用
され、不変であり、以下に詳しく説明される。
第９図には、第６図、第７図および第８図について説明
されたバー・モジュール構造から得られる多くの利点の
中の２つが図示されている。第９図において、集積回路
チップのバー・サイズをその用途のメモリ要求事項に最
適に合致させることの利点は、曲線１６１に示される通
り軸１６０に沿う歩留まり／スライス（Ｙ／Ｓ）および
曲線１６３に示される通り軸１６２に沿う費用／バー（
Ｃ／Ｂ）として生じる利益について示されており、歩留
まり／スライスおよび費用／スライスはいずれもバー・
サイズの共通軸１６４に対してプロットされている。曲
線１６１によって示される通り、歩留まり／スライスは
半導体ウェーハ上の集積回路のバー・サイズに反比例す
る。集積回路についてのバー・サイズが減少されるにつ
れて、与えられた半導体ウェーハ・スライス上に集積回
路バーが多く置かれ、バーの歩留まりを一定としても歩
留まり／スライスは増大される。さらに、バー・サイズ
が減少されるにつれ、かつ回路の複雑さとそれに伴う組
立ての複雑さが減少されるにつれて、バーの歩留まりは
増大される。曲線１６３を参照すると、集積回路チップ
（バー）当たりの費用は集積回路のバー・サイズに正比
例し、したがってバー・サイズを最適にすると費用が最
小になる。本発明のバー・モジュール構造の特徴は、共
通命令セットを利用して、共通回路設計および共通バー
・レイアウトから得られる共通回路グループを核とした
異なるメモリ容ｆｆｉならびに特定機能の集積回路チッ
プの簡単な、互換し得る、迅速な設計変換を可能にし、
それによって与えられた用途の最適のバー・サイズの利
益を得るに際してこれまでに存在した障害の大部分が取
り除かれる。
されたバー・モジュール構造から得られる多くの利点の
中の２つが図示されている。第９図において、集積回路
チップのバー・サイズをその用途のメモリ要求事項に最
適に合致させることの利点は、曲線１６１に示される通
り軸１６０に沿う歩留まり／スライス（Ｙ／Ｓ）および
曲線１６３に示される通り軸１６２に沿う費用／バー（
Ｃ／Ｂ）として生じる利益について示されており、歩留
まり／スライスおよび費用／スライスはいずれもバー・
サイズの共通軸１６４に対してプロットされている。曲
線１６１によって示される通り、歩留まり／スライスは
半導体ウェーハ上の集積回路のバー・サイズに反比例す
る。集積回路についてのバー・サイズが減少されるにつ
れて、与えられた半導体ウェーハ・スライス上に集積回
路バーが多く置かれ、バーの歩留まりを一定としても歩
留まり／スライスは増大される。さらに、バー・サイズ
が減少されるにつれ、かつ回路の複雑さとそれに伴う組
立ての複雑さが減少されるにつれて、バーの歩留まりは
増大される。曲線１６３を参照すると、集積回路チップ
（バー）当たりの費用は集積回路のバー・サイズに正比
例し、したがってバー・サイズを最適にすると費用が最
小になる。本発明のバー・モジュール構造の特徴は、共
通命令セットを利用して、共通回路設計および共通バー
・レイアウトから得られる共通回路グループを核とした
異なるメモリ容ｆｆｉならびに特定機能の集積回路チッ
プの簡単な、互換し得る、迅速な設計変換を可能にし、
それによって与えられた用途の最適のバー・サイズの利
益を得るに際してこれまでに存在した障害の大部分が取
り除かれる。
バー・モジュール構造のもう１つの利益は、半導体製造
に適用される学門曲線として知られる半導体産業におけ
る別の現象から費用／バーが減少されることである。
に適用される学門曲線として知られる半導体産業におけ
る別の現象から費用／バーが減少されることである。
第１０図には、半導体学習曲線１６５が垂直軸１６６の
費用および水平１１ｄ１１６７の累積債に対してプロッ
トされているのが図示されるが、水平軸は対数目盛とな
っている。集積回路チップ１１９゜１４９および１５５
は本発明のバー・モジュール構造から得られ、ずべて共
通バー・レイアウト、共通回路設計、ならびに共通処理
を共有する。バー・モジュール構造のチップ・セット内
にある各集積回路チップの製造量は加算的なので、個々
の集積回路チップ・バーについて得られるどれよりも高
速に学習曲線に沿って費用を低減させる。
費用および水平１１ｄ１１６７の累積債に対してプロッ
トされているのが図示されるが、水平軸は対数目盛とな
っている。集積回路チップ１１９゜１４９および１５５
は本発明のバー・モジュール構造から得られ、ずべて共
通バー・レイアウト、共通回路設計、ならびに共通処理
を共有する。バー・モジュール構造のチップ・セット内
にある各集積回路チップの製造量は加算的なので、個々
の集積回路チップ・バーについて得られるどれよりも高
速に学習曲線に沿って費用を低減させる。
第６図、第７図および第８図について説明されたモジュ
ール式集積回路の製造方払は第１１図のフローチャート
を見ると一段とよく理解されると思う。まず、永久電子
回路を与える第１回路装置が製造すべき集積回路のレプ
リカの上にパターン付けされる。第１回路装置にはプロ
グラム・カウンタ、サブルーチン・スタック、命令デコ
ード・アレイ、演算論理ユニット、メモリ・ポインタ、
アキュームレータ、発振およびクロック発生器、ならび
に読取り／書込みおよび読取専用メモリの永久部分が含
まれている。この第１回路装置は、モジュール式集積回
路のあらゆる型の中央モジュールを構成する。次に、第
２回路装置が最低２個の電子回路モジュールの形で集積
回路のレプリカの上にパターン付けされる。第２回路装
置には、読取専用メモリにある制Ｗ語記憶装置と、読取
り／書込みメモリにあるデータ記憶装置とがあり、各記
憶装置は別個の仕切られたメモリを構成するが、いずれ
も集積回路の一体部分である。次に、第１回路装置の電
子回路および第２回路装置のモジュールは集積回路のレ
プリカの上で電気的に相互接続されるので、モジュール
のどれでもまたは全部が電子回路あるいは残りのモジュ
ールの機能を破壊せずに取り除くことができる。好適な
実施例では、第２回路グループのモジュールは第２グル
ープの他のモジュールおよび第１回路装置の電子回路に
関連してレプリカの上に構造的に配置されるので、モジ
ュールのどれでもまたは全部がレイアウトをやりなおす
必要なしに取り除くことができ、また合成レイアウトは
最小サイズの集積回路バーを作る。次に、回路の最適ｌ
を達成するために、非所望のモジュールがその用途の最
小メモリ要求ならびにその用途の特定機能要求にしたが
ってレプリカから取り除かれる。次に、代替実施例に関
するいくつかの任意選択室の１つが選択される。１つの
実施例では、所望のモジュールを取り除く段階の後の次
の段階は、取り除かれたモジュールを他の所望機能モジ
ュールに取り替えることである。別の実施例では、所望
のモジュールを取り除く段階の後の次の段階は第１回路
装置に接続されるビンアウト規定手段をレプリカの上に
パターン付けして、ビンアウト規定マトリックスにより
集積回路ビンアウトを変えることであり、こうして集積
回路のビンアウトは第１回路装置と第２回路装置の機能
、パターン付け、または位置ぎめを破壊しないで再規定
することができ、所望ビンアウトに応じてピンアウト規
定マトリックスをパターン付けする段階に続く。代替と
して、これら両段階をとることができる。次の段階はど
んな場合でも、最小バー・サイズおよび最適の設計が得
られるように、除去モジュールのサイズに比例してレプ
リカのサイズを減少する段階である。次に、その所望の
形のレプリカは所望の集積回路に変形される。これは、
その所望の形のレプリカからマスク・セットを作り、前
記マスク・セットを用いて半導体スライスを処理し、そ
して得られる集積回路を実装し、試躾するような多くの
手段によって実行される。
ール式集積回路の製造方払は第１１図のフローチャート
を見ると一段とよく理解されると思う。まず、永久電子
回路を与える第１回路装置が製造すべき集積回路のレプ
リカの上にパターン付けされる。第１回路装置にはプロ
グラム・カウンタ、サブルーチン・スタック、命令デコ
ード・アレイ、演算論理ユニット、メモリ・ポインタ、
アキュームレータ、発振およびクロック発生器、ならび
に読取り／書込みおよび読取専用メモリの永久部分が含
まれている。この第１回路装置は、モジュール式集積回
路のあらゆる型の中央モジュールを構成する。次に、第
２回路装置が最低２個の電子回路モジュールの形で集積
回路のレプリカの上にパターン付けされる。第２回路装
置には、読取専用メモリにある制Ｗ語記憶装置と、読取
り／書込みメモリにあるデータ記憶装置とがあり、各記
憶装置は別個の仕切られたメモリを構成するが、いずれ
も集積回路の一体部分である。次に、第１回路装置の電
子回路および第２回路装置のモジュールは集積回路のレ
プリカの上で電気的に相互接続されるので、モジュール
のどれでもまたは全部が電子回路あるいは残りのモジュ
ールの機能を破壊せずに取り除くことができる。好適な
実施例では、第２回路グループのモジュールは第２グル
ープの他のモジュールおよび第１回路装置の電子回路に
関連してレプリカの上に構造的に配置されるので、モジ
ュールのどれでもまたは全部がレイアウトをやりなおす
必要なしに取り除くことができ、また合成レイアウトは
最小サイズの集積回路バーを作る。次に、回路の最適ｌ
を達成するために、非所望のモジュールがその用途の最
小メモリ要求ならびにその用途の特定機能要求にしたが
ってレプリカから取り除かれる。次に、代替実施例に関
するいくつかの任意選択室の１つが選択される。１つの
実施例では、所望のモジュールを取り除く段階の後の次
の段階は、取り除かれたモジュールを他の所望機能モジ
ュールに取り替えることである。別の実施例では、所望
のモジュールを取り除く段階の後の次の段階は第１回路
装置に接続されるビンアウト規定手段をレプリカの上に
パターン付けして、ビンアウト規定マトリックスにより
集積回路ビンアウトを変えることであり、こうして集積
回路のビンアウトは第１回路装置と第２回路装置の機能
、パターン付け、または位置ぎめを破壊しないで再規定
することができ、所望ビンアウトに応じてピンアウト規
定マトリックスをパターン付けする段階に続く。代替と
して、これら両段階をとることができる。次の段階はど
んな場合でも、最小バー・サイズおよび最適の設計が得
られるように、除去モジュールのサイズに比例してレプ
リカのサイズを減少する段階である。次に、その所望の
形のレプリカは所望の集積回路に変形される。これは、
その所望の形のレプリカからマスク・セットを作り、前
記マスク・セットを用いて半導体スライスを処理し、そ
して得られる集積回路を実装し、試躾するような多くの
手段によって実行される。
第１回路装置には、メモリ装置のアドレスの受信に応じ
て第２回路装置内にあるメモリ装置の電子モジュールの
選択された１つに出力を選択的に供給するブロック・デ
コード装置が含まれ、この場合選択されたメモリ装置の
電子モジュールは、ブロック・デコード装置からの出力
の受信に応じて第１回路装置に結合される記憶データ語
を出力する。さらに第２回路装置は、仕切られたメモリ
装置の電子モジュールの各ブロックの除去が集積回路の
メモリ記憶容量を所定モジュールブロック分減少させる
ように仕切ることができ、この所定モジュールブロック
はたとえば、好適実施例においてメモリ装置の仕切り能
なブロックである読取専用メモリの１ページずなわち１
０２４語や読取書込みメモリの７個のレジスタである。
て第２回路装置内にあるメモリ装置の電子モジュールの
選択された１つに出力を選択的に供給するブロック・デ
コード装置が含まれ、この場合選択されたメモリ装置の
電子モジュールは、ブロック・デコード装置からの出力
の受信に応じて第１回路装置に結合される記憶データ語
を出力する。さらに第２回路装置は、仕切られたメモリ
装置の電子モジュールの各ブロックの除去が集積回路の
メモリ記憶容量を所定モジュールブロック分減少させる
ように仕切ることができ、この所定モジュールブロック
はたとえば、好適実施例においてメモリ装置の仕切り能
なブロックである読取専用メモリの１ページずなわち１
０２４語や読取書込みメモリの７個のレジスタである。
好適な実施例では、モジュール式集積回路の製造方法は
、代表的な回路トポロジーおよびすべての設計変数の初
期値を入力に持つオートメーション化されたデータ処理
機械によって達成されるが、この場合第１１図の流れ図
について説明された各段階はデータ処理機械で発生され
、その中に記憶される。これには、永久電子回路を与え
る第１回路装置を作って蓄積する段階と、最低２個の電
子モジュールの形をした第２回路装置を作って蓄積する
段階と、モジュールのどれでもまたはすべてが電子回路
および残りのモジュールの機能を破壊せずに取り除かれ
るように電子回路内のモジュールの電気接続を作って蓄
積する段階と、モジュールのどれでもまたはすべてが第
１回路ならびに残りのモジュールにかかわりなく除去さ
れるように第１回路装置の電子回路に開運してモジュー
ルの位置ぎめをする段階と、蓄積されたものから所望の
モジュールを取り除く段階と、取り除かれたモジュール
のサイズに比例したサイズに蓄積された回路表現を減少
させる段階と、所望の形の蓄積された回路を集積回路に
変形する段階とが含まれる。
、代表的な回路トポロジーおよびすべての設計変数の初
期値を入力に持つオートメーション化されたデータ処理
機械によって達成されるが、この場合第１１図の流れ図
について説明された各段階はデータ処理機械で発生され
、その中に記憶される。これには、永久電子回路を与え
る第１回路装置を作って蓄積する段階と、最低２個の電
子モジュールの形をした第２回路装置を作って蓄積する
段階と、モジュールのどれでもまたはすべてが電子回路
および残りのモジュールの機能を破壊せずに取り除かれ
るように電子回路内のモジュールの電気接続を作って蓄
積する段階と、モジュールのどれでもまたはすべてが第
１回路ならびに残りのモジュールにかかわりなく除去さ
れるように第１回路装置の電子回路に開運してモジュー
ルの位置ぎめをする段階と、蓄積されたものから所望の
モジュールを取り除く段階と、取り除かれたモジュール
のサイズに比例したサイズに蓄積された回路表現を減少
させる段階と、所望の形の蓄積された回路を集積回路に
変形する段階とが含まれる。
さらに、第１１図について説明した１つおよび他の代替
実施例を、オートメーション化されたデータ処理機械と
共に利用することも可能である。さらにモジュール式機
能ブロックは、所望の用途に応じて呼び出しかつ位置ぎ
めするために処理機械内に記憶される。
実施例を、オートメーション化されたデータ処理機械と
共に利用することも可能である。さらにモジュール式機
能ブロックは、所望の用途に応じて呼び出しかつ位置ぎ
めするために処理機械内に記憶される。
上述のモジュール式集積回路を利用して、第４Ａ図から
第４Ｄ図までについて説明したモジュール・システムの
結果が得られる。
第４Ｄ図までについて説明したモジュール・システムの
結果が得られる。
第１２Ａ図および第１２Ｂ図を見ると、第４Ａ図から第
４Ｄ図までの制御器集積回路３０用のモジュール式Ｉ１
０設計のブロック図が示されている。
４Ｄ図までの制御器集積回路３０用のモジュール式Ｉ１
０設計のブロック図が示されている。
各製品を最適にするために固定された正確なＩ１０設計
を得る１つの方法は、モジュール式Ｉ１０設計を行うこ
とである。まず各１１０バツフア２２０−２２３は、メ
モリのアドレス可能素子（メ干り・ビット）として制Ｓ
器集積回路の論理によって処理される。次にＩ１０バッ
ファはアドレス指定され、メモリ両立性命令およびハー
ドウェアを用いて書き込まれたり読み出される。次に各
バッファは、自らの組合せメモリ・アドレス・デコード
２２５−２２８を備えている。これによって共通アドレ
ス母１２１２、データ母１２１３、制御およびり０ツク
・ライン２１１、および電力母１２１４と２１５は各１
１０バツフア位置に並列に結合され、この場合各バッフ
ァは自らの所定の選択アドレスを別個にデコードする自
らの組合せアドレス・デコードを備え、選択的に書込ま
れたり読出される。本発明の１つの実施例では、バッフ
ァ機能したがってビンアウトを再構成するために、バッ
ファと組合せデコードとの問またはバッファと結合パッ
ドとの問、あるいはメモリ・マツプｌ１０ｆｆｌｌｌと
アドレス・デコードとの間の接続変更は要求されない。
を得る１つの方法は、モジュール式Ｉ１０設計を行うこ
とである。まず各１１０バツフア２２０−２２３は、メ
モリのアドレス可能素子（メ干り・ビット）として制Ｓ
器集積回路の論理によって処理される。次にＩ１０バッ
ファはアドレス指定され、メモリ両立性命令およびハー
ドウェアを用いて書き込まれたり読み出される。次に各
バッファは、自らの組合せメモリ・アドレス・デコード
２２５−２２８を備えている。これによって共通アドレ
ス母１２１２、データ母１２１３、制御およびり０ツク
・ライン２１１、および電力母１２１４と２１５は各１
１０バツフア位置に並列に結合され、この場合各バッフ
ァは自らの所定の選択アドレスを別個にデコードする自
らの組合せアドレス・デコードを備え、選択的に書込ま
れたり読出される。本発明の１つの実施例では、バッフ
ァ機能したがってビンアウトを再構成するために、バッ
ファと組合せデコードとの問またはバッファと結合パッ
ドとの問、あるいはメモリ・マツプｌ１０ｆｆｌｌｌと
アドレス・デコードとの間の接続変更は要求されない。
第１バツフアが第２バツフアと同じであるとき、特定の
バッファと組み合わされるアドレス・デコードのデコー
ド・アドレスを簡単にプログラムしなおすと、バッファ
の機能およびそれと組み合わされるビ、ンアウトが再形
成される。別法として、第１および第２の各バッファと
組み合わされる別個のアドレス・デコードが交換、すな
わち構造的に入換えてもよく、同じプログラム・デコー
ド・アドレスを保持しながら第２および第１バツフアと
それぞれ組み合わせることができる。
バッファと組み合わされるアドレス・デコードのデコー
ド・アドレスを簡単にプログラムしなおすと、バッファ
の機能およびそれと組み合わされるビ、ンアウトが再形
成される。別法として、第１および第２の各バッファと
組み合わされる別個のアドレス・デコードが交換、すな
わち構造的に入換えてもよく、同じプログラム・デコー
ド・アドレスを保持しながら第２および第１バツフアと
それぞれ組み合わせることができる。
好適な実施例では、Ｉ１０データ母線は半導体バーの１
つの縁に沿って延び、またすべてのバッファおよび組合
せデコードは下の直線に沿って胃かれかつ第６図から第
８図までに示される通りＩ１０データ母線に結合される
。各バッファからそれぞれ所望の結合パッドに金属の相
互接続が作られる。これは、バッファおよび組合せアド
レス・デコードを新しい結合パッドに結合するために、
そのバッファおよび組合せデコードをその結合パッド位
置まで構造的に移動しなくてもよいという任意選択性を
与える。アドレス・デコード相互接続のモジュール構造
は、任意の２つの同様な種類のバッファ間で、例えば２
つの選択ライン・バッファ間で結合パッドの機能変更を
可能にし、これはバッファ・アドレス・デコードでハー
ドウェア・プログラム可能アドレスのみを変えることに
よって行われる。しかし２個の異種バッファと組合せ結
合パッドとの間の結合配列を交換するため、例えばにラ
インを選択ラインと交換するためには、バッファを構造
的に移動して訂きなおす必要があるが、第１３Ａ図から
第１３８図までに説明される好適な実施例では、所望の
バッファからの金属相互接続を所望の結合パッドに結合
する所望の金属ラインに結合するように、相互接続コン
タクト・マトリックスを再プログラミングするだけで済
む。Ｉ１０バッファは異なる機能用に各１個がプログラ
ムされるように設計されるが、好適な実施例では、各バ
ッファは最適のシステム回路設計を達成するような特定
の機能を備えている。
つの縁に沿って延び、またすべてのバッファおよび組合
せデコードは下の直線に沿って胃かれかつ第６図から第
８図までに示される通りＩ１０データ母線に結合される
。各バッファからそれぞれ所望の結合パッドに金属の相
互接続が作られる。これは、バッファおよび組合せアド
レス・デコードを新しい結合パッドに結合するために、
そのバッファおよび組合せデコードをその結合パッド位
置まで構造的に移動しなくてもよいという任意選択性を
与える。アドレス・デコード相互接続のモジュール構造
は、任意の２つの同様な種類のバッファ間で、例えば２
つの選択ライン・バッファ間で結合パッドの機能変更を
可能にし、これはバッファ・アドレス・デコードでハー
ドウェア・プログラム可能アドレスのみを変えることに
よって行われる。しかし２個の異種バッファと組合せ結
合パッドとの間の結合配列を交換するため、例えばにラ
インを選択ラインと交換するためには、バッファを構造
的に移動して訂きなおす必要があるが、第１３Ａ図から
第１３８図までに説明される好適な実施例では、所望の
バッファからの金属相互接続を所望の結合パッドに結合
する所望の金属ラインに結合するように、相互接続コン
タクト・マトリックスを再プログラミングするだけで済
む。Ｉ１０バッファは異なる機能用に各１個がプログラ
ムされるように設計されるが、好適な実施例では、各バ
ッファは最適のシステム回路設計を達成するような特定
の機能を備えている。
好適実施例では、［１０機能、入力機能、およびにライ
ンまたは、選択ラインに対して個別機能バッファが存在
する。別の実施例では、システムによって要求される機
能をすべて満足する１つの汎用バッファが備えられる。
ンまたは、選択ラインに対して個別機能バッファが存在
する。別の実施例では、システムによって要求される機
能をすべて満足する１つの汎用バッファが備えられる。
しかしこの汎用バッファは、使用される最大の＊ｉバッ
ファより構造的に大きくなる。これは、出力すべき特定
機能にかかわらず結合パッド機能の完全変更に対してバ
ッファのハードウェア・プログラム可能アドレス機能を
適合させ、どんなハードウェア金属相互接続の変更も、
また実際に好適実施例におけるどんな相互接続接触マト
リックスも、さらに１つの実施例におけるどんなバッフ
ァの再配置も必要とさせない。しかし、各機能のために
バッファのサイズを最適にすることによって、半導体バ
ーの与えられた面積により多くのバッファを取り付ける
ことができる。しかしすべてのバッファが汎用で同じサ
イズにされると、バッファと組み合わされるプログラム
可能アドレス・デコードをプログラムするだけで、全ピ
ンアウト変更に関して制限がない。
ファより構造的に大きくなる。これは、出力すべき特定
機能にかかわらず結合パッド機能の完全変更に対してバ
ッファのハードウェア・プログラム可能アドレス機能を
適合させ、どんなハードウェア金属相互接続の変更も、
また実際に好適実施例におけるどんな相互接続接触マト
リックスも、さらに１つの実施例におけるどんなバッフ
ァの再配置も必要とさせない。しかし、各機能のために
バッファのサイズを最適にすることによって、半導体バ
ーの与えられた面積により多くのバッファを取り付ける
ことができる。しかしすべてのバッファが汎用で同じサ
イズにされると、バッファと組み合わされるプログラム
可能アドレス・デコードをプログラムするだけで、全ピ
ンアウト変更に関して制限がない。
設計方法、１つの実施例、好適実施例、または別の汎用
バッファ実施例の選択は、設計者の目的およびシステム
要求に左右される。
バッファ実施例の選択は、設計者の目的およびシステム
要求に左右される。
第１２Ａ図および第１２Ｂ図において、各１１０バツフ
ア２２０−２２３は、メモリのアドレス可能素子（メモ
リ・ビット）として集積回路の論理により処理される。
ア２２０−２２３は、メモリのアドレス可能素子（メモ
リ・ビット）として集積回路の論理により処理される。
Ｉ１０バッファはアドレス指定され、メモリ位置として
書き込まれたり読み出される。次に各バッファ２２０−
２２３はそれ自身の組み合わされたメモリ・アドレス・
デコード２２５−２２８を備えている。これによって共
通アドレス・データ、および制御ならびにクロック・ラ
インの母線２１０は、各Ｉ１０バッファ２２０−２２３
の位置に並列に結合され、この場合各バッファの組み合
わされたアドレス・デコード回路はそれ自身の選択され
た所定のアドレスをデコードし、指令およびデータ・コ
ードに応じて選択的に書き込まれたり読み出される。こ
れは各バッファ用の特別の選択および制御ラインを不要
とする。本発明により、バッファおよび組合せデコード
論理にアドレス母線２１２ならびにデータ・バッファ２
１３を結合するだけで済み、共通アドレス／共通データ
母線が利用される。本発明により１６個のＩ１０バッフ
ァをアドレス指定するために、１６個のバッファの中の
１個を選択するのに４本のアドレス・ラインだけで済む
。本発明の重要な追加の利点は、それが任意のＩ１０変
化を容易に実行させる点である。すなわち、バッファが
汎用データ母線に沿って置かれることは問題でない。し
たがって、そのアドレス・デコードと組み合わされるど
んな各個のバッファでも、このアドレス／データ母線に
沿う任意の場所に構造的に置かれ、ビンアウトを変える
ときに各個のバッファに特有な選択／制御ラインのレイ
アウトをやりなおす必要はない。したがって本発明はど
んなＩｌｏの再構成も最小の設計変更で可能にし、これ
は手動によりまたはディジタル・レイアウト・プログラ
ミング扶助けによって容易に達成される。共通アドレス
・データ母線に沿ってアドレス・デコードと組み合わさ
れるバッファは、各バッファと組み合わされる自己アド
レス・デコード能力をメモリ・マツプＩ１０システムに
与える。したがって１つの実施例では、バッファと組合
せデコードとの問またはバッファと結合パッドとの間、
あるいは組合せデコードとメモリ・マツプＩ１０母線と
の間の接続変更は、バッファ機能したがってビンアウト
を再構成するさいには何ら必要でない。バー・レイアウ
トの複雑性およびバー・サイズ面積を減少するために、
アドレスおよびデータ・ラインは、バッファおよびそれ
と組み合わされるアドレス・デコードに結合される共通
母線で共に多重化される。この結果、Ｉ１０母１Ｉ２１
ｏの所要ライン数が減る。第１バツフアが第２バツフア
と同じであるとき、特定のバッファと組み合わされるア
ドレス・デコードのデコード・アドレスの簡単な再プロ
グラミングにより、バッファおよびそれと組み合わされ
るビンアウトの出力が再規定される。別法として、第１
および第２の各バッファと組み合わされるアドレス・デ
コードは交換できすなわち構造的に互換され、それぞれ
アドレス・デコードは原プログラム・デコード・アドレ
スを保持したまま、第１および第２バツフアと組み合わ
されるようにできる。別法として、異なる形のバッファ
に対しても同じアドレス・デコード位置を保持したい場
合は、バッファは所望の形のバッファ、と交換され、か
つ原アドレス・デコードに結合されるとともに、交換さ
れたバッファが組み合わされる結合パッドに結合される
。この方法により、最適のバッファ・サイズが得られる
一方、Ｉ１０モジュール構造およびビンアウト形成モジ
ュール構造が保持される。第１３Ａ図および第１３Ｂ図
について説明されるような好適実施例において、プログ
ラム可能な相互接続接触マトリックス２４５はバッファ
２２０−２２３の出力と、結合パッド２３０−２３３に
結合する金属ライン２３４−２３７との間に置かれる。
書き込まれたり読み出される。次に各バッファ２２０−
２２３はそれ自身の組み合わされたメモリ・アドレス・
デコード２２５−２２８を備えている。これによって共
通アドレス・データ、および制御ならびにクロック・ラ
インの母線２１０は、各Ｉ１０バッファ２２０−２２３
の位置に並列に結合され、この場合各バッファの組み合
わされたアドレス・デコード回路はそれ自身の選択され
た所定のアドレスをデコードし、指令およびデータ・コ
ードに応じて選択的に書き込まれたり読み出される。こ
れは各バッファ用の特別の選択および制御ラインを不要
とする。本発明により、バッファおよび組合せデコード
論理にアドレス母線２１２ならびにデータ・バッファ２
１３を結合するだけで済み、共通アドレス／共通データ
母線が利用される。本発明により１６個のＩ１０バッフ
ァをアドレス指定するために、１６個のバッファの中の
１個を選択するのに４本のアドレス・ラインだけで済む
。本発明の重要な追加の利点は、それが任意のＩ１０変
化を容易に実行させる点である。すなわち、バッファが
汎用データ母線に沿って置かれることは問題でない。し
たがって、そのアドレス・デコードと組み合わされるど
んな各個のバッファでも、このアドレス／データ母線に
沿う任意の場所に構造的に置かれ、ビンアウトを変える
ときに各個のバッファに特有な選択／制御ラインのレイ
アウトをやりなおす必要はない。したがって本発明はど
んなＩｌｏの再構成も最小の設計変更で可能にし、これ
は手動によりまたはディジタル・レイアウト・プログラ
ミング扶助けによって容易に達成される。共通アドレス
・データ母線に沿ってアドレス・デコードと組み合わさ
れるバッファは、各バッファと組み合わされる自己アド
レス・デコード能力をメモリ・マツプＩ１０システムに
与える。したがって１つの実施例では、バッファと組合
せデコードとの問またはバッファと結合パッドとの間、
あるいは組合せデコードとメモリ・マツプＩ１０母線と
の間の接続変更は、バッファ機能したがってビンアウト
を再構成するさいには何ら必要でない。バー・レイアウ
トの複雑性およびバー・サイズ面積を減少するために、
アドレスおよびデータ・ラインは、バッファおよびそれ
と組み合わされるアドレス・デコードに結合される共通
母線で共に多重化される。この結果、Ｉ１０母１Ｉ２１
ｏの所要ライン数が減る。第１バツフアが第２バツフア
と同じであるとき、特定のバッファと組み合わされるア
ドレス・デコードのデコード・アドレスの簡単な再プロ
グラミングにより、バッファおよびそれと組み合わされ
るビンアウトの出力が再規定される。別法として、第１
および第２の各バッファと組み合わされるアドレス・デ
コードは交換できすなわち構造的に互換され、それぞれ
アドレス・デコードは原プログラム・デコード・アドレ
スを保持したまま、第１および第２バツフアと組み合わ
されるようにできる。別法として、異なる形のバッファ
に対しても同じアドレス・デコード位置を保持したい場
合は、バッファは所望の形のバッファ、と交換され、か
つ原アドレス・デコードに結合されるとともに、交換さ
れたバッファが組み合わされる結合パッドに結合される
。この方法により、最適のバッファ・サイズが得られる
一方、Ｉ１０モジュール構造およびビンアウト形成モジ
ュール構造が保持される。第１３Ａ図および第１３Ｂ図
について説明されるような好適実施例において、プログ
ラム可能な相互接続接触マトリックス２４５はバッファ
２２０−２２３の出力と、結合パッド２３０−２３３に
結合する金属ライン２３４−２３７との間に置かれる。
すなわち相互接続マトリックス２４５用の特定なマトリ
ックス・プログラムを与えることによって、外部ビンア
ウトを形成するため、バッファからの出力と外部結合装
置に結合する結合パッド位置との結合は、任意の与えら
れたバッファのバッファ位置または選択されたアドレス
・デコードに関係なく変えることができる。
ックス・プログラムを与えることによって、外部ビンア
ウトを形成するため、バッファからの出力と外部結合装
置に結合する結合パッド位置との結合は、任意の与えら
れたバッファのバッファ位置または選択されたアドレス
・デコードに関係なく変えることができる。
再び第１２Ａ図および第１２Ｂ図において、本発明の１
つの実施例において、Ｉ１０母線２１０は集積回路バー
の全周辺に分布され、各個のバッファ２２０−２２３お
よび組み合わされるアドレス・デコード２２５−２２８
は、それぞれの結合パッド２３０−２３３に隣接して置
かれかつ結合される。各バッファ２２０−２２３が応答
するアドレスは、処理中のゲート、モート、または金属
レベル・マスク、あるいは処理完了棲の電気的プログラ
ミングのような、ハードワイヤ・プログラミングによっ
て、組み合わされるアドレス・デコード２２５−２２８
に選択されたアドレスをプログラムすることによりｓｕ
ｅされる。特定のバッファおよび組み合わされるデコー
ドと、異なる結合パッドに組み合わすべき特定の結合パ
ッドとの組合せを変更するために、特定のバッファおよ
び組み合わされるアドレス・デコードはそれが結合する
異なる結合パッドに構造的に隣接して置きなおされなけ
ればならず、またアドレス・デコード論理は新規に選択
された所望アドレスに応答するように選択的にプログラ
ムされなければならない。
つの実施例において、Ｉ１０母線２１０は集積回路バー
の全周辺に分布され、各個のバッファ２２０−２２３お
よび組み合わされるアドレス・デコード２２５−２２８
は、それぞれの結合パッド２３０−２３３に隣接して置
かれかつ結合される。各バッファ２２０−２２３が応答
するアドレスは、処理中のゲート、モート、または金属
レベル・マスク、あるいは処理完了棲の電気的プログラ
ミングのような、ハードワイヤ・プログラミングによっ
て、組み合わされるアドレス・デコード２２５−２２８
に選択されたアドレスをプログラムすることによりｓｕ
ｅされる。特定のバッファおよび組み合わされるデコー
ドと、異なる結合パッドに組み合わすべき特定の結合パ
ッドとの組合せを変更するために、特定のバッファおよ
び組み合わされるアドレス・デコードはそれが結合する
異なる結合パッドに構造的に隣接して置きなおされなけ
ればならず、またアドレス・デコード論理は新規に選択
された所望アドレスに応答するように選択的にプログラ
ムされなければならない。
本発明の好適な実施例において、Ｉ１０データ母線２１
０は第６図から第８図までに示されるような半導体バー
の１つの縁に沿って延び、またすべてのバッファ２２０
−２２３および組み合わされるデコード２２５−２２８
は下の直線に沿って置かれかつＩ１０データ母線２１０
に結合される。
０は第６図から第８図までに示されるような半導体バー
の１つの縁に沿って延び、またすべてのバッファ２２０
−２２３および組み合わされるデコード２２５−２２８
は下の直線に沿って置かれかつＩ１０データ母線２１０
に結合される。
第１３Ａ図および第１３８図を参照すると、バッファ２
２０−２２３からそれぞれ第１２Ａ図および第１２Ｂ図
の所望の結合パッド２３０−２３３に至る金属相互接続
２３４−２３７は、第１３Ａ図に示される１０グラム可
能な接触マトリックス装置２４５の同数のプログラム可
能な相互接続、例えば２５１および２５４によって機能
的に置き替えられる。これは、バッファおよび組み合わ
されるアドレス・デコードを新しい結合パッドに結合す
るために、バッファおよび組み合わされるアドレス・デ
コードを構造的に移動しかつバッファおよび組合せデコ
ードを新しい結合パッド位置に構造的に置きなおすこと
を不要とする任意選択性を与える。むしろ、相互接続接
触マトリックス２４５の選択されたパターンを変えるこ
とにより（例えば処理中のゲートまたは金属レベル・マ
スク・プログラミング、イオン注入、組立後の電気的プ
ログラミング手段によるもの、あるいは他のプログラミ
ング手段によるもののような）ハードワイヤ・プログラ
ミングによって、第１２Ａ図および第１２８図のバッフ
ァ２２０−２２３の出力と結合パッド２３０−２３３と
の間に選択的結合は、半導体バーの構造的な位置または
レイアウトをやりなおさずに、また組み合わされるアド
レス・デコード回路２２５−２２８のプログラミングを
やりなおさずに達成される。。それぞれのバッファ２２
０−２２３からの各出力である１群の金属ライン２３４
−２３７はマトリックス２４５のそれぞれの位置に結合
され、同数の金属ラインはおのおの結合パッド２３０−
２３３に結合するマトリックス２４５からの出力である
。チップ設計者は個々のバッファを選択し得るとともに
、相互接続接触７１−リツクス２４５を介して、特定の
結合パッドに結合する特定の金属ラインに至る金属接続
をプログラムすることができる。例えば第１３Ａ図から
、入力バッファ２４０の鍬能（ＫＧ）であった結合パッ
ド２４６により果たされたｉ能を、結合パッド２４７に
結合された出力バッフ７２４２の機能（Ｒ４）選択に変
えたい場合を想定するが、この場合バンド２４６と２４
７は相Ｕに隣接するものとする。相互に構造的に隣接し
て置かれる２つの金属ライン２５２および２５５は、Ｉ
１０バッファ・アレイ２４０ならびに２４２に隣接する
バーの１つの縁に沿って延びる。ＫＣバッファ２４０お
よびＲ４１Ａ択バツフア２４２の出力からの金属接続、
すなわら結合装置２５１および２５４は、交換機能を達
成するために所望の結合パッド金属ラインと結合するよ
うに変えられなければならない。アドレス・デコードの
Ｉ１０モジュール構造は、任意な２つの同種のバッファ
間、例えば２つの選択ライン・バッファ間の結合パッド
機能の変更を与え、これはバッファ・アドレス・デコー
ドにおけるハードウェア・プログラム可能アドレスを変
えるだけで行うことができる。しかし２つの異種のバッ
ファと組み合わされる結合パッド間の結合配列を交換す
るために、ＫＣラインとＲ４選択ラインとの交換はアド
レス・デコードのＩ１０モジュール構造を構造的に移動
し再配置する必要があるが、好適実施例では、所望のバ
ッファから所望の結合パッドに結合する所望の金属ライ
ンまで金属相互接続を結合するように、接触マトリック
ス２４５のプログラミングをやりなおすだけで済む。Ｉ
１０バッファはおのおのが異なる機能を果たすようにプ
ログラムされるが、好適実施例では、各バッフ？は最適
のシステム回路設計を達成するように特定の機能を備え
ている。
２０−２２３からそれぞれ第１２Ａ図および第１２Ｂ図
の所望の結合パッド２３０−２３３に至る金属相互接続
２３４−２３７は、第１３Ａ図に示される１０グラム可
能な接触マトリックス装置２４５の同数のプログラム可
能な相互接続、例えば２５１および２５４によって機能
的に置き替えられる。これは、バッファおよび組み合わ
されるアドレス・デコードを新しい結合パッドに結合す
るために、バッファおよび組み合わされるアドレス・デ
コードを構造的に移動しかつバッファおよび組合せデコ
ードを新しい結合パッド位置に構造的に置きなおすこと
を不要とする任意選択性を与える。むしろ、相互接続接
触マトリックス２４５の選択されたパターンを変えるこ
とにより（例えば処理中のゲートまたは金属レベル・マ
スク・プログラミング、イオン注入、組立後の電気的プ
ログラミング手段によるもの、あるいは他のプログラミ
ング手段によるもののような）ハードワイヤ・プログラ
ミングによって、第１２Ａ図および第１２８図のバッフ
ァ２２０−２２３の出力と結合パッド２３０−２３３と
の間に選択的結合は、半導体バーの構造的な位置または
レイアウトをやりなおさずに、また組み合わされるアド
レス・デコード回路２２５−２２８のプログラミングを
やりなおさずに達成される。。それぞれのバッファ２２
０−２２３からの各出力である１群の金属ライン２３４
−２３７はマトリックス２４５のそれぞれの位置に結合
され、同数の金属ラインはおのおの結合パッド２３０−
２３３に結合するマトリックス２４５からの出力である
。チップ設計者は個々のバッファを選択し得るとともに
、相互接続接触７１−リツクス２４５を介して、特定の
結合パッドに結合する特定の金属ラインに至る金属接続
をプログラムすることができる。例えば第１３Ａ図から
、入力バッファ２４０の鍬能（ＫＧ）であった結合パッ
ド２４６により果たされたｉ能を、結合パッド２４７に
結合された出力バッフ７２４２の機能（Ｒ４）選択に変
えたい場合を想定するが、この場合バンド２４６と２４
７は相Ｕに隣接するものとする。相互に構造的に隣接し
て置かれる２つの金属ライン２５２および２５５は、Ｉ
１０バッファ・アレイ２４０ならびに２４２に隣接する
バーの１つの縁に沿って延びる。ＫＣバッファ２４０お
よびＲ４１Ａ択バツフア２４２の出力からの金属接続、
すなわら結合装置２５１および２５４は、交換機能を達
成するために所望の結合パッド金属ラインと結合するよ
うに変えられなければならない。アドレス・デコードの
Ｉ１０モジュール構造は、任意な２つの同種のバッファ
間、例えば２つの選択ライン・バッファ間の結合パッド
機能の変更を与え、これはバッファ・アドレス・デコー
ドにおけるハードウェア・プログラム可能アドレスを変
えるだけで行うことができる。しかし２つの異種のバッ
ファと組み合わされる結合パッド間の結合配列を交換す
るために、ＫＣラインとＲ４選択ラインとの交換はアド
レス・デコードのＩ１０モジュール構造を構造的に移動
し再配置する必要があるが、好適実施例では、所望のバ
ッファから所望の結合パッドに結合する所望の金属ライ
ンまで金属相互接続を結合するように、接触マトリック
ス２４５のプログラミングをやりなおすだけで済む。Ｉ
１０バッファはおのおのが異なる機能を果たすようにプ
ログラムされるが、好適実施例では、各バッフ？は最適
のシステム回路設計を達成するように特定の機能を備え
ている。
好適実施例では、１１０機能、入力機能、およびにライ
ンまたは選択ラインのために個別機能バツファが存在す
る。別の実施例では、システムによって要求されるすべ
ての機能を満足する１つの汎用バッファが選択されるが
、そのバッファは使用される最大機能バッファよりも構
造的に大きくなければならない。これは、出力すべき機
能のそれぞれの種類に関係なく結合パッドｉ能の完全な
変更に適合するバッファのハードウェア・プログラム可
能アドレス・デコード特徴を与え、どんなハードウェア
金属相互接続の変更も不要であり（本実施例では相互接
続接触マトリックス２４５を必要とせず）、また特殊用
バッファ実施例に要求されるどんなバッファの再配置も
不要である。しかし各機能についてバッファ・サイズを
最適にすることによって、より多くのバッファが半導体
バーの与えられた面積内に取り付けられる。例えば、選
択バッファはにバッファよりかなり広い（約５〜１０倍
広い）。バッファのすべてが汎用多機能バッファである
場合は、Ｉｌｌ能用の各バッファは特殊用に要求される
バッファより５〜１０倍大きく、したがって設計は半導
体の許容バー・サイズの面積内にいかに多くの出力が置
けるかについて！１１限される。しかしすべてのバッフ
ァが汎用でしかも同じサイズであれば、バッファと組み
合わされるプログラム可能なアドレス・デコードをプロ
グラムしなおすことによって筒単に変えられる全ビンア
ウトについて制限がない。設計方法の選択は設計目的お
よびシステム要求に左右され、各アプローチの利点と不
利は各プロジェクトについて分析しなければならない。
ンまたは選択ラインのために個別機能バツファが存在す
る。別の実施例では、システムによって要求されるすべ
ての機能を満足する１つの汎用バッファが選択されるが
、そのバッファは使用される最大機能バッファよりも構
造的に大きくなければならない。これは、出力すべき機
能のそれぞれの種類に関係なく結合パッドｉ能の完全な
変更に適合するバッファのハードウェア・プログラム可
能アドレス・デコード特徴を与え、どんなハードウェア
金属相互接続の変更も不要であり（本実施例では相互接
続接触マトリックス２４５を必要とせず）、また特殊用
バッファ実施例に要求されるどんなバッファの再配置も
不要である。しかし各機能についてバッファ・サイズを
最適にすることによって、より多くのバッファが半導体
バーの与えられた面積内に取り付けられる。例えば、選
択バッファはにバッファよりかなり広い（約５〜１０倍
広い）。バッファのすべてが汎用多機能バッファである
場合は、Ｉｌｌ能用の各バッファは特殊用に要求される
バッファより５〜１０倍大きく、したがって設計は半導
体の許容バー・サイズの面積内にいかに多くの出力が置
けるかについて！１１限される。しかしすべてのバッフ
ァが汎用でしかも同じサイズであれば、バッファと組み
合わされるプログラム可能なアドレス・デコードをプロ
グラムしなおすことによって筒単に変えられる全ビンア
ウトについて制限がない。設計方法の選択は設計目的お
よびシステム要求に左右され、各アプローチの利点と不
利は各プロジェクトについて分析しなければならない。
第１３Ｂ図から、プログラム可能な相互接続マトリック
スは、集積回路の外部１１！Ｊ２０９に相互接続するよ
うに個々の結合パッド２３０−２３３を含む結合パッド
装置２０７を備える相互接続結合装置を有するビンアウ
ト形成袋Ｅ２０２によって構成され、相互接続接触装置
２０２の内部にあるビンアウト形成マトリックスのプロ
グラム状態により第１回路装置１２００からの出力から
結合パッド装Ｈ２Ｏ７の個々の結合パッド２３０−２３
３まで、プログラム可能な相互接続（処理中のマスク・
レベルまたは製造後の電気ブＯグラミングのようなもの
）を与える装置を含む結合パッド装置２０７に第１回路
装置２００を結合する増幅袋＠２０５と論理装置２０３
とを有する相互接続接触装置を含む集積回路用のビンア
ウトを形成する。
スは、集積回路の外部１１！Ｊ２０９に相互接続するよ
うに個々の結合パッド２３０−２３３を含む結合パッド
装置２０７を備える相互接続結合装置を有するビンアウ
ト形成袋Ｅ２０２によって構成され、相互接続接触装置
２０２の内部にあるビンアウト形成マトリックスのプロ
グラム状態により第１回路装置１２００からの出力から
結合パッド装Ｈ２Ｏ７の個々の結合パッド２３０−２３
３まで、プログラム可能な相互接続（処理中のマスク・
レベルまたは製造後の電気ブＯグラミングのようなもの
）を与える装置を含む結合パッド装置２０７に第１回路
装置２００を結合する増幅袋＠２０５と論理装置２０３
とを有する相互接続接触装置を含む集積回路用のビンア
ウトを形成する。
第１４．Ａ図および第１４８図には、本発明のモジュー
ル式制ｍｉｘ集積回路におけるメモリ・マツプＩ１０の
好適な実施例のブロック図が示されている。キーボード
走査用または通信用の１／４デユーテイ・サイクル液晶
表示ｖ装置を駆動するために複数個のＲ７選択ライン出
力３００が使用される。複数個のにライン入力３１０は
、キーボード走査用または集積回路の外部ソースの通信
入力用に、利用される。好適実施例では、多重化試験出
力として４ビツト・ラインが使用されている。複数個の
共通ライン３２０は入力または出力として働く。好適な
実施例では、４本の共通／試験入力ラインが、外部結合
の液晶表示装置を駆動するのに用いられたり、制御器チ
ップの主プログラム・カウンタまたは命令デコーダに結
合するため入力アドレスを受信するのに用いられる。複
数個の専用試験人力３１５が備えられ、好適実施例では
４個の専用試験人力を利用する。
ル式制ｍｉｘ集積回路におけるメモリ・マツプＩ１０の
好適な実施例のブロック図が示されている。キーボード
走査用または通信用の１／４デユーテイ・サイクル液晶
表示ｖ装置を駆動するために複数個のＲ７選択ライン出
力３００が使用される。複数個のにライン入力３１０は
、キーボード走査用または集積回路の外部ソースの通信
入力用に、利用される。好適実施例では、多重化試験出
力として４ビツト・ラインが使用されている。複数個の
共通ライン３２０は入力または出力として働く。好適な
実施例では、４本の共通／試験入力ラインが、外部結合
の液晶表示装置を駆動するのに用いられたり、制御器チ
ップの主プログラム・カウンタまたは命令デコーダに結
合するため入力アドレスを受信するのに用いられる。複
数個の専用試験人力３１５が備えられ、好適実施例では
４個の専用試験人力を利用する。
最低１個のプリントＩ１０通信ライン３２４が好適実施
例に備えられている。好適実施例にある複数個の両方向
性Ｉ１０ライン３３０、すなわち１１０ １．２，４．
８は第５Ａ図から第５Ｃ図までに示されたような別々の
ＲＡＭ％ＲＯＭまたは周辺集積回路のような集積回路の
外部ソースに対する両方向の通信を与える。好適実施例
では、第１２Ａ図から第１２Ｃ図までに示されたアドレ
ス・デコード論理は、２３より大きいＲＡＭレジスタ位
冒に応答するように設計されている。もちろん制御器に
用いられるＲＡＭレジスタの数により、また制御器に用
いられる母線の構造により、アドレス・デコード論理の
他のアドレス指定方式が可能である。好適実施例では、
組み合わされるアドレス・デコードは選択／Ｒライン３
００．共通ライン３２０、Ｋライン３１０、プリントＩ
１０ライン３２４、Ｉ１０ライン３３０、および時間記
録装置Ｆ３５０の一部を構成する。各組合せアドレス・
デコードは、第１２Ａ図および第１２８図の制御器１１
２１０に対応する内部Ｉ１０母１ｉ１３３５に結合され
る。ｌ１０ｆｆｌ線３３５は、第１２Ａ図および第１２
Ｂ図の母１１２１７に対応するメモリ・アドレスＸ／多
垂化共通ラインｆｆｉ［１３４０、第１２Ａ図および第
１２Ｂ図のデータ母１１１２１３に対応するデータ母１
３４１、第１２Ａ図および第１２８図の母線２１１に対
応するタイミング制御ｌｌ母線３４２、第１２Ａ図およ
び第１２８図の母線２１６に対応するメモリ・アドレス
２母線３４３、ならびに第１２Ａ図および第１２８図の
母線２１４と２１５に対応する表示電圧ｆｆ１ｌｌ１３
４４によって構成される。さらに好適実施例では、Ｉ１
０母線に結合される固定論理ブロックおよびモジュール
論理ブロックは、第１７図および第１８Ａ図から第１８
Ｆ図までに詳しく示される通り、時間記録論理３５０お
よび組合せデコード３６０を備えている。Ｉ１０母線３
３５は、制御ｌｌ器集積回路の処理装置部分とＩ１０母
１３３５との間の両方向通信用のインターフェース装置
を有する複数個のモジュール回路ブロックおよび固定論
理回路ブロックに結合されている。
例に備えられている。好適実施例にある複数個の両方向
性Ｉ１０ライン３３０、すなわち１１０ １．２，４．
８は第５Ａ図から第５Ｃ図までに示されたような別々の
ＲＡＭ％ＲＯＭまたは周辺集積回路のような集積回路の
外部ソースに対する両方向の通信を与える。好適実施例
では、第１２Ａ図から第１２Ｃ図までに示されたアドレ
ス・デコード論理は、２３より大きいＲＡＭレジスタ位
冒に応答するように設計されている。もちろん制御器に
用いられるＲＡＭレジスタの数により、また制御器に用
いられる母線の構造により、アドレス・デコード論理の
他のアドレス指定方式が可能である。好適実施例では、
組み合わされるアドレス・デコードは選択／Ｒライン３
００．共通ライン３２０、Ｋライン３１０、プリントＩ
１０ライン３２４、Ｉ１０ライン３３０、および時間記
録装置Ｆ３５０の一部を構成する。各組合せアドレス・
デコードは、第１２Ａ図および第１２８図の制御器１１
２１０に対応する内部Ｉ１０母１ｉ１３３５に結合され
る。ｌ１０ｆｆｌ線３３５は、第１２Ａ図および第１２
Ｂ図の母１１２１７に対応するメモリ・アドレスＸ／多
垂化共通ラインｆｆｉ［１３４０、第１２Ａ図および第
１２Ｂ図のデータ母１１１２１３に対応するデータ母１
３４１、第１２Ａ図および第１２８図の母線２１１に対
応するタイミング制御ｌｌ母線３４２、第１２Ａ図およ
び第１２８図の母線２１６に対応するメモリ・アドレス
２母線３４３、ならびに第１２Ａ図および第１２８図の
母線２１４と２１５に対応する表示電圧ｆｆ１ｌｌ１３
４４によって構成される。さらに好適実施例では、Ｉ１
０母線に結合される固定論理ブロックおよびモジュール
論理ブロックは、第１７図および第１８Ａ図から第１８
Ｆ図までに詳しく示される通り、時間記録論理３５０お
よび組合せデコード３６０を備えている。Ｉ１０母線３
３５は、制御ｌｌ器集積回路の処理装置部分とＩ１０母
１３３５との間の両方向通信用のインターフェース装置
を有する複数個のモジュール回路ブロックおよび固定論
理回路ブロックに結合されている。
Ｉ１０発振１３７０は、その出力に応じて表示電圧発生
器３７４に第１出力を与えるとともにクロック制御論理
３７６に第２出力を与えるＴ１０クロック発生器３７２
に結合される出力を供給する。クロック制御論理３７６
は、Ｉ１０クロック発振器３７２からの第２出力および
処理装置のクロック人力３７７の受信に応じて、タイミ
ング制御母線３４２に結合される複数個のタイミング制
御出力を供給する。好適実施例では、１１０発振器３７
０は公称周波数３２にｔｌｚで作動するＲＣ制御発振出
力を出ず。発振器３７０は、制御器集積回路の処理装置
部分の中にある主処理装置発振器に関係なくかつ非同期
でＩ１０クロック発振器３７２に結合されて、これを駆
動する。
器３７４に第１出力を与えるとともにクロック制御論理
３７６に第２出力を与えるＴ１０クロック発生器３７２
に結合される出力を供給する。クロック制御論理３７６
は、Ｉ１０クロック発振器３７２からの第２出力および
処理装置のクロック人力３７７の受信に応じて、タイミ
ング制御母線３４２に結合される複数個のタイミング制
御出力を供給する。好適実施例では、１１０発振器３７
０は公称周波数３２にｔｌｚで作動するＲＣ制御発振出
力を出ず。発振器３７０は、制御器集積回路の処理装置
部分の中にある主処理装置発振器に関係なくかつ非同期
でＩ１０クロック発振器３７２に結合されて、これを駆
動する。
Ｉ１０クロック発生器３７２は、異なる周波数で多位相
Ｉ１０クロックを発生させるために１１０発振器３７０
からの受信出力を分周する。好適実施例では、Ｉ１０ク
ロック発生器３７２は、８ＫＨｚおよび５００Ｈ２で２
個の位相Ｉ１０クロック信号を与え、２ｎｓごとに共通
時間発生器およびマルチプレクサ論理４００の共通時間
発生器３７３を移動させるのに適したパルスを供給する
。またＩ１０クロック発生器３７２は、好適実施例にお
いて選択／Ｒライン３００を介して高速ハードウェア・
キーボード割込みを与えるために用いられる第３共通時
間ごとに１２５ｅｓパルスを発生させる出力を供給する
。この出力は表示電圧発生器３７４に結合されて、ハー
ドウェア・キーボード割込みを外部表示装置のすべての
表示セグメントに同じように影響させる。
Ｉ１０クロックを発生させるために１１０発振器３７０
からの受信出力を分周する。好適実施例では、Ｉ１０ク
ロック発生器３７２は、８ＫＨｚおよび５００Ｈ２で２
個の位相Ｉ１０クロック信号を与え、２ｎｓごとに共通
時間発生器およびマルチプレクサ論理４００の共通時間
発生器３７３を移動させるのに適したパルスを供給する
。またＩ１０クロック発生器３７２は、好適実施例にお
いて選択／Ｒライン３００を介して高速ハードウェア・
キーボード割込みを与えるために用いられる第３共通時
間ごとに１２５ｅｓパルスを発生させる出力を供給する
。この出力は表示電圧発生器３７４に結合されて、ハー
ドウェア・キーボード割込みを外部表示装置のすべての
表示セグメントに同じように影響させる。
共通時間発生器およびマルチプレクサ論理４００は第１
６Ａ図に詳しく示されている。共通時間発生器３７３お
よびマルチプレクサ３７５は、好適実施例において２ビ
ツト・シフト・カウンタを構成し、システムの４つの共
通時間に対応する４つの状態を持っている。カウンタの
シフト速度は機械状態制御モード・ラッチ３７１からの
出力に応じてマルチプレクサ３７５により選択され、２
ｍｓの表示速度で、または処理装置の内部命令サイクル
速度、好適実施例では１５μｓでシフトする。
６Ａ図に詳しく示されている。共通時間発生器３７３お
よびマルチプレクサ３７５は、好適実施例において２ビ
ツト・シフト・カウンタを構成し、システムの４つの共
通時間に対応する４つの状態を持っている。カウンタの
シフト速度は機械状態制御モード・ラッチ３７１からの
出力に応じてマルチプレクサ３７５により選択され、２
ｍｓの表示速度で、または処理装置の内部命令サイクル
速度、好適実施例では１５μｓでシフトする。
共通時間発生器３７３は、選択データ・ラッチ４ｏ５お
よびバッファ４ｏ７に結合される複数個の出力を供給す
る。バ、ツファ４０７からの出力はメモリ・アドレスＸ
母Ｌｍ／共通母線３４０に結合される。好適実施例では
、Ｘデコード・ブ０グラム可能論理アレイ（ＰＬＡ）４
１０は、制御器集積回路の処理装置部分から受信した５
ビットＲＡＭＸレジスタ・アドレスをメモリ・アドレス
Ｘ母線３４０の両立し得る出力にコード化して、Ｉ１０
母線３３５に沿って特定のアドレス指定バッファを選択
する。好適実施例では、ＰＬＡ４１０は１１０００ （
基数２）より大きなＸアドレス専用のアクチブ・デコー
ドを与える。ＰＬＡ４１０の出力は、メモリ・アドレス
Ｘ母線３４０に結合される出力を与えるアイソレーショ
ン・バッファ４１１に結合される。
よびバッファ４ｏ７に結合される複数個の出力を供給す
る。バ、ツファ４０７からの出力はメモリ・アドレスＸ
母Ｌｍ／共通母線３４０に結合される。好適実施例では
、Ｘデコード・ブ０グラム可能論理アレイ（ＰＬＡ）４
１０は、制御器集積回路の処理装置部分から受信した５
ビットＲＡＭＸレジスタ・アドレスをメモリ・アドレス
Ｘ母線３４０の両立し得る出力にコード化して、Ｉ１０
母線３３５に沿って特定のアドレス指定バッファを選択
する。好適実施例では、ＰＬＡ４１０は１１０００ （
基数２）より大きなＸアドレス専用のアクチブ・デコー
ドを与える。ＰＬＡ４１０の出力は、メモリ・アドレス
Ｘ母線３４０に結合される出力を与えるアイソレーショ
ン・バッファ４１１に結合される。
選択データ・ラッチ４０５は、選択バッファ３００にク
ロック・インすべき文字データを記憶する複数個の単ビ
ット・ラッチから成る。このデータは、ラッチが共通時
間発生器３７３によって選択されるとき、処理装置の内
部データ母線Ｘおよびｙを介して制御器集積回路の処理
装置部分から受信される。選択データ・ラッチ４０５は
、在来の出力プログラム可能論理アレイに取って代わる
。
ロック・インすべき文字データを記憶する複数個の単ビ
ット・ラッチから成る。このデータは、ラッチが共通時
間発生器３７３によって選択されるとき、処理装置の内
部データ母線Ｘおよびｙを介して制御器集積回路の処理
装置部分から受信される。選択データ・ラッチ４０５は
、在来の出力プログラム可能論理アレイに取って代わる
。
文字データは、集積回路の主読取専用メモリ内の命令の
即時フィールドにある１組の命令にコード化された探索
表（１ｏｏｋ ｕｐ ｔａｂｌｅ ）に記憶される。
即時フィールドにある１組の命令にコード化された探索
表（１ｏｏｋ ｕｐ ｔａｂｌｅ ）に記憶される。
それぞれ個別の表示要求で要求されるデータのみが記憶
され、ＲＯＭコードの変更によって変えられる。選択デ
ータ・ラッチ４０５からのデータ出力は、共通時間発生
器３７３から受信される出力に応じてラッチ４０５から
、正しい順序で選択／Ｒバッファ３００に選択的にスト
ローブされて、データ母１３４１を介して結合する選択
／Ｒバッファ３０ｏの４ビツト・ラッチ３０１に記憶さ
れる。さらに、データ母ｌ３４１は一１１１器集積回路
の処理装置部分から内部データ母線の１つまで両方向バ
ッファ・インターフェース４０９に結合される。エニー
キー（ａｎＶｋｅＶｓ ） −ラッチ４２０は、Ｘデコ
ードＰＬＡ４１０からの出力に結合されるとともに処理
装置の多重化ＰＺアドレス母線からの信号を結合するバ
ッファ４２１からの出力に結合される。エニーキー・ラ
ッチ４２０は、これがセットされるとき、好適実施例の
第１供給電圧ＶＤＤにすべての選択／Ｒライン３００の
出力を結合させるハードウェアまたはソフトウェア制御
ラッチであることができる。またエニーキー・ラッチ４
２０は、Ｋライン３１０プルダウン・トランジスタをも
能動化することができる。好適実施例では、エニーキー
・ラッチは処理および表示モード中にのみセットされる
。一般に、エニーキー・ラッチ４２０は所定のセットお
よびセット命令実行に応じてセットならびにリセットさ
れる。エニーキー・ランチ４２０からの出力は表示電圧
発生器３７４に結合される。
され、ＲＯＭコードの変更によって変えられる。選択デ
ータ・ラッチ４０５からのデータ出力は、共通時間発生
器３７３から受信される出力に応じてラッチ４０５から
、正しい順序で選択／Ｒバッファ３００に選択的にスト
ローブされて、データ母１３４１を介して結合する選択
／Ｒバッファ３０ｏの４ビツト・ラッチ３０１に記憶さ
れる。さらに、データ母ｌ３４１は一１１１器集積回路
の処理装置部分から内部データ母線の１つまで両方向バ
ッファ・インターフェース４０９に結合される。エニー
キー（ａｎＶｋｅＶｓ ） −ラッチ４２０は、Ｘデコ
ードＰＬＡ４１０からの出力に結合されるとともに処理
装置の多重化ＰＺアドレス母線からの信号を結合するバ
ッファ４２１からの出力に結合される。エニーキー・ラ
ッチ４２０は、これがセットされるとき、好適実施例の
第１供給電圧ＶＤＤにすべての選択／Ｒライン３００の
出力を結合させるハードウェアまたはソフトウェア制御
ラッチであることができる。またエニーキー・ラッチ４
２０は、Ｋライン３１０プルダウン・トランジスタをも
能動化することができる。好適実施例では、エニーキー
・ラッチは処理および表示モード中にのみセットされる
。一般に、エニーキー・ラッチ４２０は所定のセットお
よびセット命令実行に応じてセットならびにリセットさ
れる。エニーキー・ランチ４２０からの出力は表示電圧
発生器３７４に結合される。
表示電圧発生器３７４は機械状態モード制御ラッチ３７
１、共通時間発生器３７３、エニーキー・ラッチ４２０
、および１１０クロック発生器３７２からの入力を受信
するように結合される。表示電圧発生器３７４は、表示
電圧母線３４４に結合される出力を供給する。本質的に
、表示電圧発生器３フ４は次の２つの目的にかなう：（
１） １／４デユーテイ・サイクルの作動に必要な
、多電圧基準出力（好適実施例ではＶ。ｏ１２／３ Ｖ
、 １／３ ＶＤＤ、およびＶ８．）を作るたＤ め、および （ａ 電圧基準間で液晶表示駆動電圧母＄１３４４をス
イッチし、かつ液晶表示装置に結合するようにｏｖｏｃ
オフセット電圧と共に公称６２．５ＨｚのＡＣ波形を供
給するため。
１、共通時間発生器３７３、エニーキー・ラッチ４２０
、および１１０クロック発生器３７２からの入力を受信
するように結合される。表示電圧発生器３７４は、表示
電圧母線３４４に結合される出力を供給する。本質的に
、表示電圧発生器３フ４は次の２つの目的にかなう：（
１） １／４デユーテイ・サイクルの作動に必要な
、多電圧基準出力（好適実施例ではＶ。ｏ１２／３ Ｖ
、 １／３ ＶＤＤ、およびＶ８．）を作るたＤ め、および （ａ 電圧基準間で液晶表示駆動電圧母＄１３４４をス
イッチし、かつ液晶表示装置に結合するようにｏｖｏｃ
オフセット電圧と共に公称６２．５ＨｚのＡＣ波形を供
給するため。
中間電圧は第２１図に詳しく示される通り、受動抵抗分
圧器チェーンを介して作られる。低インピーダンス分圧
器チェーンは表示電圧が変化するとき各共通時開の最初
の５％に使用され、その時間後は高インピーダンス・チ
ェーンを使用して好適実施例において電圧レベルを定常
に固定させる。
圧器チェーンを介して作られる。低インピーダンス分圧
器チェーンは表示電圧が変化するとき各共通時開の最初
の５％に使用され、その時間後は高インピーダンス・チ
ェーンを使用して好適実施例において電圧レベルを定常
に固定させる。
クロックおよび＃Ｊ ｍ論理３７６は、Ｉ１０クロック
発生器３７２、処理装置クロック母ｌ３７７、ならびに
制御器集積回路の処理装置部分から入力を受信するよう
に結合される。
発生器３７２、処理装置クロック母ｌ３７７、ならびに
制御器集積回路の処理装置部分から入力を受信するよう
に結合される。
クロックおよび制御論理３７６は、制御器集積回路の処
理装置部分を通信用の１１０部分に同期してインターフ
ェースさせるように、いろいろなタイミングおよび制御
信号を作る。またクロックおよび制御論理３７６は集積
回路の１１０部分の所望の部分をも選択的に活性化して
、Ｉｌｌ ’ＩＪラッチ３７１からの出力に応じて処理
装置が不活性のときこれらの部分を静組合せ論理となる
ようにし、それによって共通時間発生ｉ！５３７３によ
ってのみ駆動されるときＩｌｏに情報を表示させる。
理装置部分を通信用の１１０部分に同期してインターフ
ェースさせるように、いろいろなタイミングおよび制御
信号を作る。またクロックおよび制御論理３７６は集積
回路の１１０部分の所望の部分をも選択的に活性化して
、Ｉｌｌ ’ＩＪラッチ３７１からの出力に応じて処理
装置が不活性のときこれらの部分を静組合せ論理となる
ようにし、それによって共通時間発生ｉ！５３７３によ
ってのみ駆動されるときＩｌｏに情報を表示させる。
好適実施例では、Ｉ１０母１１３３５は、データ母線３
３５を含む４本のデータ・ラインと、Ｘ／共通母［１３
４０を含む４本のメモリ・アドレスＸ／共通ラインド、
ＰＺｆｆｌ１３４３１１４本のＰ２ラインと、タイミン
グおよび訓御母ｌ３４３を含む６本のり０ツク／ｌ制御
ラインと、表示電圧母１１３４４を含む４本の表示電圧
ラインと、主電力母線を構成する２本の電力ラインとが
ら成る。各バッファ・バッファの組、またはＩ１０母線
３３５に結合される特殊回路は個々のアドレス・デコー
ド回路を含むので、各個のバッファまたは特殊回路はＩ
１０母線３３５から自らの７ドレスを直接デコードし、
これはここで説明される通りまたは任意な他の形のアド
レス・デコード装置により、非相補形信号デコーダを使
用することができる。
３５を含む４本のデータ・ラインと、Ｘ／共通母［１３
４０を含む４本のメモリ・アドレスＸ／共通ラインド、
ＰＺｆｆｌ１３４３１１４本のＰ２ラインと、タイミン
グおよび訓御母ｌ３４３を含む６本のり０ツク／ｌ制御
ラインと、表示電圧母１１３４４を含む４本の表示電圧
ラインと、主電力母線を構成する２本の電力ラインとが
ら成る。各バッファ・バッファの組、またはＩ１０母線
３３５に結合される特殊回路は個々のアドレス・デコー
ド回路を含むので、各個のバッファまたは特殊回路はＩ
１０母線３３５から自らの７ドレスを直接デコードし、
これはここで説明される通りまたは任意な他の形のアド
レス・デコード装置により、非相補形信号デコーダを使
用することができる。
各バッファまたは特殊回路と組み合わされる個々のアド
レス・デコードのこの特徴は、ハードウェア・アドレス
・デコード回路を変えるだけでバッファ・アドレスまた
はバッファ位置の変更を容易にする。好適実施例では、
ハードウェア・アドレス・デコードはイオン注入、金属
マスク、ゲート・マスク、モート・マスク、またはその
組合せによる処理中、あるいは電気ブ０グラミングによ
る処理後にプログラムが可能である。
レス・デコードのこの特徴は、ハードウェア・アドレス
・デコード回路を変えるだけでバッファ・アドレスまた
はバッファ位置の変更を容易にする。好適実施例では、
ハードウェア・アドレス・デコードはイオン注入、金属
マスク、ゲート・マスク、モート・マスク、またはその
組合せによる処理中、あるいは電気ブ０グラミングによ
る処理後にプログラムが可能である。
第１６Ｃ図に詳しく示されるデータ母線３４１は、両指
向性多ビット母線である。好適実施例では、データ母線
３８１は４ビツト母線である。母線３３５および処理装
置の内部母線に結合されるバッファに出入するデータ転
送は、データ母１１３４１によって生じる。
向性多ビット母線である。好適実施例では、データ母線
３８１は４ビツト母線である。母線３３５および処理装
置の内部母線に結合されるバッファに出入するデータ転
送は、データ母１１３４１によって生じる。
第１６Ｃ図に詳しく示されるＰＺアドレス母線３４３は
、処理装置から受けたメモリ・アドレスを、それがデコ
ードされる母線３３５に結合される個別バッファに結合
する。好適実施例では、ＰＺアドレス母線３４３は、第
１６Ａ図に詳しく示される多重化ＰＺアドレス・バッフ
ァ４２１からの出力として、処理装置の４ビツトＲＡ
Ｍ 語アドレスに結合される。
、処理装置から受けたメモリ・アドレスを、それがデコ
ードされる母線３３５に結合される個別バッファに結合
する。好適実施例では、ＰＺアドレス母線３４３は、第
１６Ａ図に詳しく示される多重化ＰＺアドレス・バッフ
ァ４２１からの出力として、処理装置の４ビツトＲＡ
Ｍ 語アドレスに結合される。
第１６Ｃ図に詳しく示されるメモリ・アドレスＸ／共通
ライン母線３４０は、多目的にかなう単指向性母線であ
る。好適実施例では、メモリ・アドレスＸ／共通母１ｉ
１３４０は、４つの目的にかなう４ビツト単指向性母線
である。まず、処理装置が１１０部分と通信していると
き、第１６Ｄ図に詳しく示されるＸデコードＰＬＡ４１
０からの出力としてコード化されたレジスタ・データは
、処理装置の命令サイクルの最初の半分の間デコードの
ために選択された個々のバッファに結合するように、メ
モリ・アドレスＸ／共通母線３４０に結合される。第２
に、処理装置が選択／Ｒバッファ３００と通信していて
、Ｒライン・データをロードするような場合、タイミン
グ信号は処理装置のサイクルの第２の半分の間バッファ
の４ピッ１−・ラッチ３０１にデータをストローブする
ように、選択／Ｒバッファ３００に送られる。第３に、
計Ｗ）１システムが情報を表示している間、共通時間発
生器３７３はメモリ・アドレスＸ／共通母線３４０を利
用して、ストローブ出力を共通バッファ３２０に結合し
、データを表示装置に結合するが、その間に４ビツト選
択ラッチ３０１からの適当なデータを選択／Ｒバッファ
３００に、またそこから外部装置に同時にストローブす
る。最後の第４に、処理装置が選択データ・ラッチ４０
５または母線トランシーバ４０９を介して処理装置の内
部母線から選択データをロードしているとき、共通時間
発生器３７３はメモリ・アドレスＸ／共通母線３４０を
利用して、データｆｆ１ｌｉ３４１からのデータを選択
／Ｒバッファ３００の１つの出力を介して４ビツト・ラ
ッチ３０１の適当なビットにストローブする。
ライン母線３４０は、多目的にかなう単指向性母線であ
る。好適実施例では、メモリ・アドレスＸ／共通母１ｉ
１３４０は、４つの目的にかなう４ビツト単指向性母線
である。まず、処理装置が１１０部分と通信していると
き、第１６Ｄ図に詳しく示されるＸデコードＰＬＡ４１
０からの出力としてコード化されたレジスタ・データは
、処理装置の命令サイクルの最初の半分の間デコードの
ために選択された個々のバッファに結合するように、メ
モリ・アドレスＸ／共通母線３４０に結合される。第２
に、処理装置が選択／Ｒバッファ３００と通信していて
、Ｒライン・データをロードするような場合、タイミン
グ信号は処理装置のサイクルの第２の半分の間バッファ
の４ピッ１−・ラッチ３０１にデータをストローブする
ように、選択／Ｒバッファ３００に送られる。第３に、
計Ｗ）１システムが情報を表示している間、共通時間発
生器３７３はメモリ・アドレスＸ／共通母線３４０を利
用して、ストローブ出力を共通バッファ３２０に結合し
、データを表示装置に結合するが、その間に４ビツト選
択ラッチ３０１からの適当なデータを選択／Ｒバッファ
３００に、またそこから外部装置に同時にストローブす
る。最後の第４に、処理装置が選択データ・ラッチ４０
５または母線トランシーバ４０９を介して処理装置の内
部母線から選択データをロードしているとき、共通時間
発生器３７３はメモリ・アドレスＸ／共通母線３４０を
利用して、データｆｆ１ｌｉ３４１からのデータを選択
／Ｒバッファ３００の１つの出力を介して４ビツト・ラ
ッチ３０１の適当なビットにストローブする。
第１６Ｄ図に詳しく示される時間および制御母線３４２
は、Ｉ１０母線３３５に結合されるバッファのアドレス
指定、データ転送、および読取り／書込み操作を実行す
るのに必要ないろいろなりロックおよび制御信号から成
る。好適実施例では、第１゛６Ｂ図および第１６Ｄ図に
詳しく示される表示電圧母線３４４は、４つの時間とと
もに変化する波形を表示電圧発生器３７４からの出力と
して、共通バッファ３２０および選択／Ｒバッファ３０
０に結合し、１／４デユーテイ・サイクルの液晶表示を
適当に多重化する。
は、Ｉ１０母線３３５に結合されるバッファのアドレス
指定、データ転送、および読取り／書込み操作を実行す
るのに必要ないろいろなりロックおよび制御信号から成
る。好適実施例では、第１゛６Ｂ図および第１６Ｄ図に
詳しく示される表示電圧母線３４４は、４つの時間とと
もに変化する波形を表示電圧発生器３７４からの出力と
して、共通バッファ３２０および選択／Ｒバッファ３０
０に結合し、１／４デユーテイ・サイクルの液晶表示を
適当に多重化する。
共通バッファ３２０は母線３３５に結合される。
共通バッファ３２０は、スイッチされる時間とともに変
化する波形を、共通時間発生器３７３によって定められ
る周波数で液晶表示の後面に結合する。
化する波形を、共通時間発生器３７３によって定められ
る周波数で液晶表示の後面に結合する。
第１６Ｃ図および第１６Ｄ図に詳しく示される選択／Ｒ
バッファ３００は、Ｉ１０母１！Ｊ３３５に結合される
。選択／Ｒバッファ３００は、スイッチされる時間と共
に変化する波形を、共通のタイム・レートで同期して液
晶表示の前面に結合し、液晶表示に環れる所望データの
可視表示を有効にする。液晶表示の個々のセグメントは
、選択／Ｒバッファ３００の４ビツト・ラッチ３０１に
記憶されるデータにより、ターン・オンまたはターン・
オフされる。また選択／Ｒバッファ３００からの出力は
、システム設計によって課せられるソフトウェアおよび
電気的制限を受ける論理レベル出力ラインにも利用され
る。
バッファ３００は、Ｉ１０母１！Ｊ３３５に結合される
。選択／Ｒバッファ３００は、スイッチされる時間と共
に変化する波形を、共通のタイム・レートで同期して液
晶表示の前面に結合し、液晶表示に環れる所望データの
可視表示を有効にする。液晶表示の個々のセグメントは
、選択／Ｒバッファ３００の４ビツト・ラッチ３０１に
記憶されるデータにより、ターン・オンまたはターン・
オフされる。また選択／Ｒバッファ３００からの出力は
、システム設計によって課せられるソフトウェアおよび
電気的制限を受ける論理レベル出力ラインにも利用され
る。
第１６Ａ図および第１６Ｄ図に詳しく示されるにライン
・バッファ３１０は、好適実施例では、メモリ・アドレ
スＸ／共通円１ｉ１３４０１データ母線３４１、タイミ
ングおよび制御母線３４２、およびＰＺ母ｍ３４３に結
合される。Ｋライン・バッファ３１０は外部供給入力に
結合して、Ｉ１０母線３３５に結合するための論理レベ
ル入力を与える。好適実施例では、Ｋライン・バッファ
３１０には活性プル・ダウン装置がある。好適実施例で
は、Ｋライン３１０は周期的にキーボードをサンプルす
るのに用いられる。さらに、Ｋライン・バッファ３１０
が結合されるバッド３１１は、計算機システムが試験モ
ードにあるとき４ビツト試験データ出力用の出力結合器
としても役立つ。
・バッファ３１０は、好適実施例では、メモリ・アドレ
スＸ／共通円１ｉ１３４０１データ母線３４１、タイミ
ングおよび制御母線３４２、およびＰＺ母ｍ３４３に結
合される。Ｋライン・バッファ３１０は外部供給入力に
結合して、Ｉ１０母線３３５に結合するための論理レベ
ル入力を与える。好適実施例では、Ｋライン・バッファ
３１０には活性プル・ダウン装置がある。好適実施例で
は、Ｋライン３１０は周期的にキーボードをサンプルす
るのに用いられる。さらに、Ｋライン・バッファ３１０
が結合されるバッド３１１は、計算機システムが試験モ
ードにあるとき４ビツト試験データ出力用の出力結合器
としても役立つ。
プリントＩ１０バッファ３２５は、第１６Ｃ図および第
１６Ｄ図に詳しく示されるＩ１０バッファ３３５に結合
される。プリントＩ１０バッファは、外部プリンター制
御器集積回路と通信するように設計されている。好適実
施例では、プリントＩ１０バッファ３２５は、パルス幅
変調直列データ送信法と共に使用される。プリントＩ１
０バッファ３２４にはアドレス・デコード、増幅器、お
よびそれに取り付けられるラッチ３３１が含まれ、ラッ
チ３３１は第２５図について詳しく説明される通り、所
望の通信プロトコールにしたがって直列Ｉ１０ラインに
より伝送される最終固定論理レベルを記憶する。
１６Ｄ図に詳しく示されるＩ１０バッファ３３５に結合
される。プリントＩ１０バッファは、外部プリンター制
御器集積回路と通信するように設計されている。好適実
施例では、プリントＩ１０バッファ３２５は、パルス幅
変調直列データ送信法と共に使用される。プリントＩ１
０バッファ３２４にはアドレス・デコード、増幅器、お
よびそれに取り付けられるラッチ３３１が含まれ、ラッ
チ３３１は第２５図について詳しく説明される通り、所
望の通信プロトコールにしたがって直列Ｉ１０ラインに
より伝送される最終固定論理レベルを記憶する。
第１６Ｃ図および第１６Ｄ図に詳しく示される外部Ｉ１
０バッファ３３０は、制御１Ｂ集積回路の外部回路と共
に山積向性の通信を与える。Ｉ１０バッファ３３０と共
に、組合せアドレス・デコード、バッファ増幅器、およ
び第２５図について詳しく説明されるＩ１０プルダウン
・ラッチ３３１が含まれている。
０バッファ３３０は、制御１Ｂ集積回路の外部回路と共
に山積向性の通信を与える。Ｉ１０バッファ３３０と共
に、組合せアドレス・デコード、バッファ増幅器、およ
び第２５図について詳しく説明されるＩ１０プルダウン
・ラッチ３３１が含まれている。
エニーキー・ラッチ４２０は第１６８図に詳しく示され
る通り、ソフトウェア制御ラッチであり、ラッチ４２０
がセットされるとき好適実施例の正供給電圧ＶＤＤまで
すべての選択／Ｒパッドをプル・ダウンする。さらに、
エニーキー・ラッチ４２ｏはにライン・プルダウン装置
を駆動することができる。エニーキー・ラッチ４２０は
、制御ｌ器集積回路がモード・ラッチ３７１からの出力
によって定められるような特定の電力モードにあるとき
、所定の第ルジスタ・アドレスがデコードされてから実
行される複数個の命令のどれによってもセットされる。
る通り、ソフトウェア制御ラッチであり、ラッチ４２０
がセットされるとき好適実施例の正供給電圧ＶＤＤまで
すべての選択／Ｒパッドをプル・ダウンする。さらに、
エニーキー・ラッチ４２ｏはにライン・プルダウン装置
を駆動することができる。エニーキー・ラッチ４２０は
、制御ｌ器集積回路がモード・ラッチ３７１からの出力
によって定められるような特定の電力モードにあるとき
、所定の第ルジスタ・アドレスがデコードされてから実
行される複数個の命令のどれによってもセットされる。
好適実施例では、エニーキー・ラッチ４２０は、計算機
システムが処理表示モードにあるときＸレジスタ３０の
アドレス指定後に実行されるどんな命令によってもセッ
トされる。
システムが処理表示モードにあるときＸレジスタ３０の
アドレス指定後に実行されるどんな命令によってもセッ
トされる。
エニーキー・ラッチは、所定の第２の値より少ないＸレ
ジスタのアドレス受信に応じてリセットされる。
ジスタのアドレス受信に応じてリセットされる。
好適実施例では、第１４Ａ図および第１４８図に示され
る１１０部分は、ＲＡＭメモリの処理装置までの延長お
よびソフトウェアにより定められる命令まで延長として
現れる。１１０部分は、処理装置の読取り／書込みメモ
リ（ＲＡＭ）をアドレス指定する同じメモリ・ポインタ
によってアドレス指定される。好適実施例では、多重メ
モリ・ポインタ装置が用いられる。データ転送の極性ｔ
ｉｔ、処理装置のＲＡＭを制御する同じ読取り店込みマ
イクロコードによって定められる。第４−１表は、第１
４図に示されるバッファの好適実施例におけるバッファ
・アドレス指定をまとめたものである。
る１１０部分は、ＲＡＭメモリの処理装置までの延長お
よびソフトウェアにより定められる命令まで延長として
現れる。１１０部分は、処理装置の読取り／書込みメモ
リ（ＲＡＭ）をアドレス指定する同じメモリ・ポインタ
によってアドレス指定される。好適実施例では、多重メ
モリ・ポインタ装置が用いられる。データ転送の極性ｔ
ｉｔ、処理装置のＲＡＭを制御する同じ読取り店込みマ
イクロコードによって定められる。第４−１表は、第１
４図に示されるバッファの好適実施例におけるバッファ
・アドレス指定をまとめたものである。
第４−１表から見られる通り、エニーキー・ラッチ４２
０は、モード制御ラッチ３７１の主発振ラッチ（ＭＯ）
が活性レベル出力を供給しかつＸ／共通母線３４０で受
信したＸレジスタ・アドレスが２４未満のアドレスを含
むとき、リセットされる。エニーキー・ラッチ４２０は
、モード制御ラッチ３７１の表示モード（ＤＭ）および
主発振ラッチ（ＭＯ）がいずれも活性出力を与えるとき
セットされ、かつＸ／共通母１３４０に現れるアドレス
出力は３０である。選択データ・ラッチ４０５は、Ｘ／
共通母１３４０からの受信アドレスが２７であるとき、
マイクロコード・ビットＢＸＭＸが活性論理レベル（１
）であるとき、および制御モード・ラッチ３７１のＭＯ
ラツヂが活性出力を与えるときに書き込まれる。プリン
トＩ１０バッファ３２５は、Ｘ／共通母１１３４０がア
ドレス２８を含むとき、マイクロコード・ビットＢＸＭ
Ｙが不活性（０）すなｔ）＄５０−（Ｌｏｗ ） 論理
レベルであるとき、マイクロコード・ビットＭＹＭＸが
活性すなわちハイ（Ｈｉｇｈ）論理レベルであるとき、
および制御モード・ラッチ３７１のＭＯクラッチ出力が
活性出力レベルであるときに書き込まれる。プリント・
バッファは、Ｘ／共通母線３４０がアドレス２８を含む
とき、マイクロコード・ビットＭＸＢＹが活性論理レベ
ルであるとき、マイクロコード・ビットＢＹＭＸが不活
性論理レベルであるとき、およびモード制御ラッチ３７
１のＭＯクラッチらの出力が活性レベルであるときに読
み取られる。選択データ・ラッチ４０５からの出力は、
Ｘ／共通母ＩＩａ３４０がＸレジスタ・アドレス２９を
含むとき、ＰＺ母線３４３が語アドレス０００−１０１
１ （２進）を含むとき、マイクロコード・ビットＭＸ
ＢＹが不活性レベルであるとき、マイクロコード・ビッ
トＢＹＭＸが活性レベルであるとき、およびモード制御
ラッチ３７１のＭＯクラッチらの出力が活性論理レベル
であるときに、選択／Ｒバッファ３００に書き込まれる
。Ｋライン・バッファ３１０の４個の最上位のビットＫ
Ａ−ＫＤは、Ｘ／共通母線３４０がＸレジスタ・アドレ
ス３０を含むとき、ＰＺｆｆｉ線３４３が語アドレス０
０１１または１０１１ （基数２）を含むとき、マイク
ロコード・データ・ビットＭＸＢＹが活性論理レベルで
あるとき、マイクロコード・ビットＢＹＭＸが不活性論
理レベルであるとき、およびモード制御ラッチ３７１の
ＭＯクラッチ出力が活性論理レベルであるときに、読み
取られる。さらに、Ｘ／共通母＄１３４０がアドレス３
０を含むとき、およびＰＺ母線３４３が語アドレス０１
００または１１００を含むとき、マイクロコード・デー
タ・ビットＭＸＢＹが活性論理レベルであるとき、マイ
クロコード・データ・ビットＢＹＭＸが不活性論理レベ
ルであるとき、およびモード制御ラッチ３７１のＭＯク
ラッチ活性出力レベルであるときに、Ｋライン・バッフ
ァ３１０からの最下位ビットＫＥ入力はデータ母線３４
１に読み取られる。最後に、Ｘ／共通母ｌ３４０がレジ
スタ・アドレス３１（基数１０）を含み、ＰＺｆｆｉ１
１３４３が語７）’ｌ／ス００００−０１０１または１
０００−１０１１ （ｍｌ数２）を含むとき、マイクロ
コード・データ・ビットＭＸＢＹが不活性であるとき、
マイクロコード・ビットＢＹＢＸが活性であるとき、お
よびモード６１ｍラッチ３７１が活性ＭＯ比出力不活性
ＤＭ小出力を供給するとき、選択／Ｒバッファ３００は
Ｒデータと共に書き込まれる。
０は、モード制御ラッチ３７１の主発振ラッチ（ＭＯ）
が活性レベル出力を供給しかつＸ／共通母線３４０で受
信したＸレジスタ・アドレスが２４未満のアドレスを含
むとき、リセットされる。エニーキー・ラッチ４２０は
、モード制御ラッチ３７１の表示モード（ＤＭ）および
主発振ラッチ（ＭＯ）がいずれも活性出力を与えるとき
セットされ、かつＸ／共通母１３４０に現れるアドレス
出力は３０である。選択データ・ラッチ４０５は、Ｘ／
共通母１３４０からの受信アドレスが２７であるとき、
マイクロコード・ビットＢＸＭＸが活性論理レベル（１
）であるとき、および制御モード・ラッチ３７１のＭＯ
ラツヂが活性出力を与えるときに書き込まれる。プリン
トＩ１０バッファ３２５は、Ｘ／共通母１１３４０がア
ドレス２８を含むとき、マイクロコード・ビットＢＸＭ
Ｙが不活性（０）すなｔ）＄５０−（Ｌｏｗ ） 論理
レベルであるとき、マイクロコード・ビットＭＹＭＸが
活性すなわちハイ（Ｈｉｇｈ）論理レベルであるとき、
および制御モード・ラッチ３７１のＭＯクラッチ出力が
活性出力レベルであるときに書き込まれる。プリント・
バッファは、Ｘ／共通母線３４０がアドレス２８を含む
とき、マイクロコード・ビットＭＸＢＹが活性論理レベ
ルであるとき、マイクロコード・ビットＢＹＭＸが不活
性論理レベルであるとき、およびモード制御ラッチ３７
１のＭＯクラッチらの出力が活性レベルであるときに読
み取られる。選択データ・ラッチ４０５からの出力は、
Ｘ／共通母ＩＩａ３４０がＸレジスタ・アドレス２９を
含むとき、ＰＺ母線３４３が語アドレス０００−１０１
１ （２進）を含むとき、マイクロコード・ビットＭＸ
ＢＹが不活性レベルであるとき、マイクロコード・ビッ
トＢＹＭＸが活性レベルであるとき、およびモード制御
ラッチ３７１のＭＯクラッチらの出力が活性論理レベル
であるときに、選択／Ｒバッファ３００に書き込まれる
。Ｋライン・バッファ３１０の４個の最上位のビットＫ
Ａ−ＫＤは、Ｘ／共通母線３４０がＸレジスタ・アドレ
ス３０を含むとき、ＰＺｆｆｉ線３４３が語アドレス０
０１１または１０１１ （基数２）を含むとき、マイク
ロコード・データ・ビットＭＸＢＹが活性論理レベルで
あるとき、マイクロコード・ビットＢＹＭＸが不活性論
理レベルであるとき、およびモード制御ラッチ３７１の
ＭＯクラッチ出力が活性論理レベルであるときに、読み
取られる。さらに、Ｘ／共通母＄１３４０がアドレス３
０を含むとき、およびＰＺ母線３４３が語アドレス０１
００または１１００を含むとき、マイクロコード・デー
タ・ビットＭＸＢＹが活性論理レベルであるとき、マイ
クロコード・データ・ビットＢＹＭＸが不活性論理レベ
ルであるとき、およびモード制御ラッチ３７１のＭＯク
ラッチ活性出力レベルであるときに、Ｋライン・バッフ
ァ３１０からの最下位ビットＫＥ入力はデータ母線３４
１に読み取られる。最後に、Ｘ／共通母ｌ３４０がレジ
スタ・アドレス３１（基数１０）を含み、ＰＺｆｆｉ１
１３４３が語７）’ｌ／ス００００−０１０１または１
０００−１０１１ （ｍｌ数２）を含むとき、マイクロ
コード・データ・ビットＭＸＢＹが不活性であるとき、
マイクロコード・ビットＢＹＢＸが活性であるとき、お
よびモード６１ｍラッチ３７１が活性ＭＯ比出力不活性
ＤＭ小出力を供給するとき、選択／Ｒバッファ３００は
Ｒデータと共に書き込まれる。
表４−２表は、Ｘ／共通ｍ１ａ３４０７ドＬ／ス、選択
アドレス、およびＲライン・アドレスの間の関係を示す
好適実施例のための選択／Ｒアドレス指定を示す。第４
−３表は好適実施例のための選択／Ｒ多重化を示す。第
４−３表から、ＰＺ母線３４３が０アドレスを含むとき
、選択アドレスＳＯＡとＳＯＢまたは出力ＲＯ−Ｒ３の
いずれかが、選択バッファあるいはＲバッファのいずれ
がアドレス指定されているかによって選択される。
アドレス、およびＲライン・アドレスの間の関係を示す
好適実施例のための選択／Ｒアドレス指定を示す。第４
−３表は好適実施例のための選択／Ｒ多重化を示す。第
４−３表から、ＰＺ母線３４３が０アドレスを含むとき
、選択アドレスＳＯＡとＳＯＢまたは出力ＲＯ−Ｒ３の
いずれかが、選択バッファあるいはＲバッファのいずれ
がアドレス指定されているかによって選択される。
Ｒライン・アドレスがＰＺｆｆｌｌ１３４３の出力＝８
で始まり繰り返されるのは、好適実施例において任意の
与えられた時間に４本のＲラインの選択が与えられるよ
うに、！ｉ１１ｗＪ情報のデコード中にＰＺ母［１３４
３の最上位のビットが無能にされるからである。第４−
２表に示される通りＲライン・アドレスは、特定のＲラ
インが結合されるデータ母線３４１のビットの下に書き
込まれる。第４−３表は、好適実施例のための選択およ
びＲライン・アドレスの正確な一致を示す。例えば、デ
コードに関するかぎり選択ライン１日はＲライン５に相
当する。
で始まり繰り返されるのは、好適実施例において任意の
与えられた時間に４本のＲラインの選択が与えられるよ
うに、！ｉ１１ｗＪ情報のデコード中にＰＺ母［１３４
３の最上位のビットが無能にされるからである。第４−
２表に示される通りＲライン・アドレスは、特定のＲラ
インが結合されるデータ母線３４１のビットの下に書き
込まれる。第４−３表は、好適実施例のための選択およ
びＲライン・アドレスの正確な一致を示す。例えば、デ
コードに関するかぎり選択ライン１日はＲライン５に相
当する。
第１５図には、第１６Ａ図から第１６Ｄ図までのレイア
ウトの相互関係が示されている。第１６Ａ図から第１６
Ｄ図までに、共通時間発生器３７３、マルチプレクサ３
７５、およびバッファ４０７を含む共通時間発生論理４
００が示されている。さらに、Ｐｚ母線バッファ４２１
が示されている（第１６Ａ図）。処理装置内部母線とＴ
１０データ母１１３４１との間にインターフェース・ト
ランシーバ４０９が第１６Ａ図および第１６Ｃ図に示さ
れている。アドレス・デコード装置３２５および組み合
わされる共通バッファ３２０が第１６Ａ図および第１６
Ｂ図に示されている。処理装置クロックと共通母線との
間のインターフェース４１５が第１６８図に示されてい
る。エニーキー・ラッチ４２０が第１６８図に示されて
いる。ＸデコードＰＬＡ４１０も第１６８図に示されて
いる。選択データ・ラッチ４０５が第１６Ｃ図に示され
ている。データ母１３４１、タイミングおよび制御１ｆ
ｆｉ１１３４２、ＰＺ母１３４３、ならびにメモリ・ア
ドレスＸ／共通母線３４０が第１６Ｃ図および第１６Ｄ
図に示される一方、表示電圧母線が第１６Ｄ図に示され
ている。Ｋライン・バッファおよび組み合わされるデコ
ード３１０と３１２．１１０バツフア３３０および組み
合わされるデコード、プリント１１０バツフア３２４お
よび組み合わされるデコード、選択／Ｒバッファおよび
組み合わされるデコード３００、ならびに４ビツト・ラ
ッチ３０１が第１６Ｃ図および第１６Ｄ図に示されてい
る。
ウトの相互関係が示されている。第１６Ａ図から第１６
Ｄ図までに、共通時間発生器３７３、マルチプレクサ３
７５、およびバッファ４０７を含む共通時間発生論理４
００が示されている。さらに、Ｐｚ母線バッファ４２１
が示されている（第１６Ａ図）。処理装置内部母線とＴ
１０データ母１１３４１との間にインターフェース・ト
ランシーバ４０９が第１６Ａ図および第１６Ｃ図に示さ
れている。アドレス・デコード装置３２５および組み合
わされる共通バッファ３２０が第１６Ａ図および第１６
Ｂ図に示されている。処理装置クロックと共通母線との
間のインターフェース４１５が第１６８図に示されてい
る。エニーキー・ラッチ４２０が第１６８図に示されて
いる。ＸデコードＰＬＡ４１０も第１６８図に示されて
いる。選択データ・ラッチ４０５が第１６Ｃ図に示され
ている。データ母１３４１、タイミングおよび制御１ｆ
ｆｉ１１３４２、ＰＺ母１３４３、ならびにメモリ・ア
ドレスＸ／共通母線３４０が第１６Ｃ図および第１６Ｄ
図に示される一方、表示電圧母線が第１６Ｄ図に示され
ている。Ｋライン・バッファおよび組み合わされるデコ
ード３１０と３１２．１１０バツフア３３０および組み
合わされるデコード、プリント１１０バツフア３２４お
よび組み合わされるデコード、選択／Ｒバッファおよび
組み合わされるデコード３００、ならびに４ビツト・ラ
ッチ３０１が第１６Ｃ図および第１６Ｄ図に示されてい
る。
第１７図には、第１８Ａ図から第１８Ｆ図までの相互関
係が示されている。第１４８図の時間記録論理３５０お
よび組み合わされるアドレス・デコード３６０は第１８
Ａ図から第１８Ｆ図までに詳しく示されている。さらに
詳しく述べれば、時間記録論理３５０は第１８Ａ図から
第１８Ｆ図までに詳しく示され、組み合わされるアドレ
ス・デコードおよび母線３３５に対する結合は第１８Ａ
図と第１８Ｄ図に示されている。
係が示されている。第１４８図の時間記録論理３５０お
よび組み合わされるアドレス・デコード３６０は第１８
Ａ図から第１８Ｆ図までに詳しく示されている。さらに
詳しく述べれば、時間記録論理３５０は第１８Ａ図から
第１８Ｆ図までに詳しく示され、組み合わされるアドレ
ス・デコードおよび母線３３５に対する結合は第１８Ａ
図と第１８Ｄ図に示されている。
第１９図には、第２０Ａ図と第２０Ｂ図の相互関係が示
されている。第２０Ａ図から第２０Ｃ図までには、第１
４８図について説明されたような１１０発［１３７０、
Ｉ１０クロック発生器３７２、およびそれと組み合わさ
れる論理の詳細な接続図が示されている。主（処理装置
）発振器３７０、および組み合わされる分割論理３７３
ならびに速度選択論理３７５が第２０Ａ図に示され、１
１０発振器３７０の主発振器部分が第２０Ｃ図に示され
ている。ＩｌｏりＯツク発生器３７２が第２０Ｃ図に示
されている。
されている。第２０Ａ図から第２０Ｃ図までには、第１
４８図について説明されたような１１０発［１３７０、
Ｉ１０クロック発生器３７２、およびそれと組み合わさ
れる論理の詳細な接続図が示されている。主（処理装置
）発振器３７０、および組み合わされる分割論理３７３
ならびに速度選択論理３７５が第２０Ａ図に示され、１
１０発振器３７０の主発振器部分が第２０Ｃ図に示され
ている。ＩｌｏりＯツク発生器３７２が第２０Ｃ図に示
されている。
第２１図には、第１４８図の表示電圧発生器３７４が詳
しく示されている。また第２１１ｉ！ｌには図に用いら
れるキーが示されている。
しく示されている。また第２１１ｉ！ｌには図に用いら
れるキーが示されている。
第２２図には、Ｉ１０母線３３５に結合されるとともに
第１４図の個々の組合せバッファに結合されるアドレス
・デコード装置のブロック図が示されている。第２２図
から第２４１１までは、第１４Ａ図と第１４８図、およ
び第１６Ａ図から第１６Ｄ図までの母線３３５に結合さ
れるアドレス・デコード回路（すなわち３２５，３１２
．３６０など）の詳細な接続図を示す。第２２図から、
非相補形アドレス人力５２５を持つアドレス・デコード
回路は、アドレス人力５２５を受信するとともに受信さ
れたアドレス人力５２５から所定の組合せで第１論理レ
ベルをデコードするのに応じて活性（アクティブ）第１
デコード出力５２９を選択して供給する第１デコード回
路装置を含んでいる。第２デコード回路装置１５４０は
アドレス入力を受信するためにアドレス人力５２５に結
合され、また第１デコード装置５３０に結合される。第
２デコード装置は、（１）受信したアドレス入力から所
定の組合せで第２論理レベルをデコードすると同時に、
（り第１デコード装置５３０から活性第１デコード出力
５２９を受信することに応じて、活性デコード出力５４
５を選択して供給する。それによって活性第２デコード
出力５４５は、所望の所定組合せであるアドレス入力を
表わす。好適実施例では、第１デコード装置５３０およ
び第２デコード装置１５４０は、第１および第２論理レ
ベルで所望の所定組合せの選択を与えるようにプＯグラ
ム可能である。すなわち、第１デコード装置５３０およ
び第２デコード装［５４０は、集積回路の処理中にハー
ドウェア・プログラミングによって選択的にプログラム
することができる。非相補形アドレス入力を持つアドレ
ス・デコード回路５２０はさらに、第１クロツク出力５
２４および第２クロツク出力５２３を供給するクロック
回路装置５２２を含むことがあり、前記り０ツク装置５
２２はそれぞれ０１、および０２について第２４図に示
される通り、それぞれ第１ならびに第２活性時間間隔を
持つ活性第１および第２クロツク出力５２４と５２３を
供給する。さらに、アドレス・デコード回路５２０は、
第１および第２電圧レベルＶ と■２でそれぞれ第１Ｎ
圧出力５２７と第２電圧出力５２８を供給する電力装置
５２６を備えている。第１デコード装置５３０の中にあ
る第１事前充電回路５３３は、電力装置５２６の第１電
圧出力５２７に結合されるとともに、電力装置５２６の
第１Ｎ圧出力を選択的に供給するためクロック装置５２
２の第１クロツク出力５２４に結合され、また第１活性
時間間隔の活性（第１電圧レベル）クロック出力部分の
間第１プリチヤージ出力５４６を選択的に供給するため
クロック装置５２２の第１クロツク出力５２４に結合さ
れる。
第１４図の個々の組合せバッファに結合されるアドレス
・デコード装置のブロック図が示されている。第２２図
から第２４１１までは、第１４Ａ図と第１４８図、およ
び第１６Ａ図から第１６Ｄ図までの母線３３５に結合さ
れるアドレス・デコード回路（すなわち３２５，３１２
．３６０など）の詳細な接続図を示す。第２２図から、
非相補形アドレス人力５２５を持つアドレス・デコード
回路は、アドレス人力５２５を受信するとともに受信さ
れたアドレス人力５２５から所定の組合せで第１論理レ
ベルをデコードするのに応じて活性（アクティブ）第１
デコード出力５２９を選択して供給する第１デコード回
路装置を含んでいる。第２デコード回路装置１５４０は
アドレス入力を受信するためにアドレス人力５２５に結
合され、また第１デコード装置５３０に結合される。第
２デコード装置は、（１）受信したアドレス入力から所
定の組合せで第２論理レベルをデコードすると同時に、
（り第１デコード装置５３０から活性第１デコード出力
５２９を受信することに応じて、活性デコード出力５４
５を選択して供給する。それによって活性第２デコード
出力５４５は、所望の所定組合せであるアドレス入力を
表わす。好適実施例では、第１デコード装置５３０およ
び第２デコード装置１５４０は、第１および第２論理レ
ベルで所望の所定組合せの選択を与えるようにプＯグラ
ム可能である。すなわち、第１デコード装置５３０およ
び第２デコード装［５４０は、集積回路の処理中にハー
ドウェア・プログラミングによって選択的にプログラム
することができる。非相補形アドレス入力を持つアドレ
ス・デコード回路５２０はさらに、第１クロツク出力５
２４および第２クロツク出力５２３を供給するクロック
回路装置５２２を含むことがあり、前記り０ツク装置５
２２はそれぞれ０１、および０２について第２４図に示
される通り、それぞれ第１ならびに第２活性時間間隔を
持つ活性第１および第２クロツク出力５２４と５２３を
供給する。さらに、アドレス・デコード回路５２０は、
第１および第２電圧レベルＶ と■２でそれぞれ第１Ｎ
圧出力５２７と第２電圧出力５２８を供給する電力装置
５２６を備えている。第１デコード装置５３０の中にあ
る第１事前充電回路５３３は、電力装置５２６の第１電
圧出力５２７に結合されるとともに、電力装置５２６の
第１Ｎ圧出力を選択的に供給するためクロック装置５２
２の第１クロツク出力５２４に結合され、また第１活性
時間間隔の活性（第１電圧レベル）クロック出力部分の
間第１プリチヤージ出力５４６を選択的に供給するため
クロック装置５２２の第１クロツク出力５２４に結合さ
れる。
第１デコード装置５３０の中にある第１放電回路装置５
３１は、電力装置５２６の第２電圧装置５２８に結合さ
れるとともに、第１デコード装置５３０の中にある第１
論理装Ｍ５３２からの受信人力５４７を選択的に結合す
るためクロック装置５２２の第１クロツク出力５２４に
結合されかつ活性第１りＯツク出力５２４の受信に応じ
て第２電圧出力５２８に結合される。第１゛論理回路装
置５３２は第１プリチヤージ装置５３３の出力５４６に
結合されて、第１デイスチヤージ装置５３１に結合され
る出力５４７を供給する。第１論理装置は、アドレス人
力５２５の所定の第１組合せの受信に応じて、第１デイ
スチヤージ装置５３１に結合される出力５４７から受信
した第１アリチｒ−ジ装置出力５４６を選択的に分離す
る。
３１は、電力装置５２６の第２電圧装置５２８に結合さ
れるとともに、第１デコード装置５３０の中にある第１
論理装Ｍ５３２からの受信人力５４７を選択的に結合す
るためクロック装置５２２の第１クロツク出力５２４に
結合されかつ活性第１りＯツク出力５２４の受信に応じ
て第２電圧出力５２８に結合される。第１゛論理回路装
置５３２は第１プリチヤージ装置５３３の出力５４６に
結合されて、第１デイスチヤージ装置５３１に結合され
る出力５４７を供給する。第１論理装置は、アドレス人
力５２５の所定の第１組合せの受信に応じて、第１デイ
スチヤージ装置５３１に結合される出力５４７から受信
した第１アリチｒ−ジ装置出力５４６を選択的に分離す
る。
第２デコード装置５４０はさらに第２事前充電回路装置
５４４を備えているが、この第２事前充電回路装置５４
４は電力装置５２６の第１電圧出力５２７に結合される
とともに、クロック装置５２２の第２クロツク出力５２
３に結合されて、第２４図の信号φ２について示される
通り第２活性時間の持続中温２事前充電出力５４８を、
また活性第２クロツク出力５２３の受信に応じて第１電
圧レベルで第２プリチヤージ出力５４８を選択して供給
する。
５４４を備えているが、この第２事前充電回路装置５４
４は電力装置５２６の第１電圧出力５２７に結合される
とともに、クロック装置５２２の第２クロツク出力５２
３に結合されて、第２４図の信号φ２について示される
通り第２活性時間の持続中温２事前充電出力５４８を、
また活性第２クロツク出力５２３の受信に応じて第１電
圧レベルで第２プリチヤージ出力５４８を選択して供給
する。
第２放電回路装胃５４１は電力装置５２６の第２電圧出
力５２８に結合され、またクロック装置５２２の第２ク
ロツク出力５２３に結合されて、受信信号５４９を活性
第２クロツク出力５２３の受信に応じて第２Ｎ圧出力５
２８に選択結合する。
力５２８に結合され、またクロック装置５２２の第２ク
ロツク出力５２３に結合されて、受信信号５４９を活性
第２クロツク出力５２３の受信に応じて第２Ｎ圧出力５
２８に選択結合する。
第２論理回路装置５４２は第２デイスチヤージ装胃５４
１に結合されて、分りｍ装置５４３から信号５４９を介
して受信された入力５５０を７ドレス入力の所定の第２
組合せの受信に応じて第２放電装置５４１の入力に選択
結合する。分離装置５４３は第２論理装置Ｗ５４２に結
合されて、下記に説明される通り第２１理装置５４２か
らの受信人力５５０を選択結合する。また分離装置５４
３は第２プリチヤージ装置５４４からの出力５４８にも
結合され、また第１論理回路装置５３２からの第１デコ
ード出力５２９にも結合される。分離装置５４３は、受
信アドレス人力５２５で所定の組合せを受信するデコー
ド回路５２０を表す出力５４５を与える。分離装置５４
３は、第２論理装置５４２が受信入力５５０を第２デイ
スチＶ−ジ装置人力５４９に結合するとき、活性第１デ
コード出力５２９を与え、また第２プリチヤージ出力５
４８の受信に応じてデコード出力５４５を与え、それに
よって分離装置５４３は第２電圧出力に結合され、分離
装置５４３からの出力５４５は第２電圧出力■２に結合
され、それにより所望アドレスの真のデコードが示され
る。
１に結合されて、分りｍ装置５４３から信号５４９を介
して受信された入力５５０を７ドレス入力の所定の第２
組合せの受信に応じて第２放電装置５４１の入力に選択
結合する。分離装置５４３は第２論理装置Ｗ５４２に結
合されて、下記に説明される通り第２１理装置５４２か
らの受信人力５５０を選択結合する。また分離装置５４
３は第２プリチヤージ装置５４４からの出力５４８にも
結合され、また第１論理回路装置５３２からの第１デコ
ード出力５２９にも結合される。分離装置５４３は、受
信アドレス人力５２５で所定の組合せを受信するデコー
ド回路５２０を表す出力５４５を与える。分離装置５４
３は、第２論理装置５４２が受信入力５５０を第２デイ
スチＶ−ジ装置人力５４９に結合するとき、活性第１デ
コード出力５２９を与え、また第２プリチヤージ出力５
４８の受信に応じてデコード出力５４５を与え、それに
よって分離装置５４３は第２電圧出力に結合され、分離
装置５４３からの出力５４５は第２電圧出力■２に結合
され、それにより所望アドレスの真のデコードが示され
る。
第１４Ａ図および第１４Ｂ図の訓ｍ＋器チップ集積回路
は、複数個のアドレス可能な機能モジュールを有し、ま
た非相補形アドレス出力５２５を与えるメモリ・アドレ
スＸ／共通ｆｆ１ｌ１３４０のようなアドレス母線装置
と、第ルベルで第１電圧出力５２７をまた第２レベルで
第２電圧出力５２８を第２２図から第２４図までに示さ
れる通り与える電力母線装置５２６とを備えている。第
１プリチヤージ装置５３３は第１電圧出力５２７に結合
されて、クロック装置５２２のクロック出力５２４によ
って定められる通り、第１時間間隔のあいだ第ルベルで
出力５４６を与える。第１デコード論理装置５３２はア
ドレス人力５２５に結合されるとともにディスチャージ
装Ｍ５３１を介して第２電圧出力５２８に結合され、ま
たプリチャージ装置５３３の出力５４６に結合される。
は、複数個のアドレス可能な機能モジュールを有し、ま
た非相補形アドレス出力５２５を与えるメモリ・アドレ
スＸ／共通ｆｆ１ｌ１３４０のようなアドレス母線装置
と、第ルベルで第１電圧出力５２７をまた第２レベルで
第２電圧出力５２８を第２２図から第２４図までに示さ
れる通り与える電力母線装置５２６とを備えている。第
１プリチヤージ装置５３３は第１電圧出力５２７に結合
されて、クロック装置５２２のクロック出力５２４によ
って定められる通り、第１時間間隔のあいだ第ルベルで
出力５４６を与える。第１デコード論理装置５３２はア
ドレス人力５２５に結合されるとともにディスチャージ
装Ｍ５３１を介して第２電圧出力５２８に結合され、ま
たプリチャージ装置５３３の出力５４６に結合される。
第１デコード装置！５３０は、受信したアドレス人力５
２５が所定の組合せであるとき、りＯツク装置５２２に
応じて、第１時ｍ間隔の開始に続いて開始する第２時間
間隔のあいだ、第ルベルで第１デコード出力５２９を選
択供給する装置を含む。さらに第１デコード装置５３０
は、受信したアドレス出力が所定の組合せでないとき、
第２時間間隔のあいだ第２レベルで第１デコード出力５
２９を選択供給する装置を含む。第２プリチヤージ装置
５４４は第１１圧出力５２７を受信するように結合され
、クロック装置５２２に応じて第２時間間隔の開始に続
いて開始する第３時間間隔のあいだ第ルベルで出力５４
８を供給する。第２デコード装ｆｌｔ５４２はアドレス
人力５２５、第２電圧出力５２８、および第２プリチヤ
ージ装置５４４の出力５４８を受信するように結合され
、かつ受信アドレス出力が所定の組合せであるときに第
３時間間隔のあいだ第２レベルで出力５４５を選択供給
する装置を含むとともに、受信アドレス出力が所定の組
合せでないとき第３時間間隔のあいだ第ルベルで出力５
４５を選択供給する装置をさらに含む。上述の第１、第
２および第３時間間隔は、第２４図のφ１、φ２、およ
びラッチ・デコード信号波形を見ると一段とよく理解す
ることができる。
２５が所定の組合せであるとき、りＯツク装置５２２に
応じて、第１時ｍ間隔の開始に続いて開始する第２時間
間隔のあいだ、第ルベルで第１デコード出力５２９を選
択供給する装置を含む。さらに第１デコード装置５３０
は、受信したアドレス出力が所定の組合せでないとき、
第２時間間隔のあいだ第２レベルで第１デコード出力５
２９を選択供給する装置を含む。第２プリチヤージ装置
５４４は第１１圧出力５２７を受信するように結合され
、クロック装置５２２に応じて第２時間間隔の開始に続
いて開始する第３時間間隔のあいだ第ルベルで出力５４
８を供給する。第２デコード装ｆｌｔ５４２はアドレス
人力５２５、第２電圧出力５２８、および第２プリチヤ
ージ装置５４４の出力５４８を受信するように結合され
、かつ受信アドレス出力が所定の組合せであるときに第
３時間間隔のあいだ第２レベルで出力５４５を選択供給
する装置を含むとともに、受信アドレス出力が所定の組
合せでないとき第３時間間隔のあいだ第ルベルで出力５
４５を選択供給する装置をさらに含む。上述の第１、第
２および第３時間間隔は、第２４図のφ１、φ２、およ
びラッチ・デコード信号波形を見ると一段とよく理解す
ることができる。
第２３図には、第２２図のアドレス・デコード回路の詳
細な接続実施例が示されている。第２２図の相当するｔ
ｌｌｌｌロブロック２３図に適当に番号づけされている
。この好適実施例では、第１デコード装置５３２は並列
トランジスタ５６０−５６３のアレイを有し、アレイ５
３２の各トランジスタ５６０−５６３の入力は独自の別
々なアドレス人力５２５に結合されている。好適実施例
では、各トランジスタ５６０−５６３はプログラムされ
た第１マトリツクス入力に応じて回路を選択的に開くこ
とができる。すなわちアレイ５３２のトランジスタ５６
０−５６３は、マスク・レベル・レイアウトによる処理
中または電気プログラミングによる処理後に選択的にプ
ログラムされて、第１デコード装［５３２が応答するア
ドレス入力の所定の組合せを形成するようになる。第２
デコード装置５４２は、直列接続のトランジスタ５６４
−５６７の７レイを有し、各トランジスタ５６４−５６
７の入力は独自の別々なアドレス人力５２５に結合され
、アレイの各トランジスタ５６４−５６７はプログラム
された第２マトリツクス入力の受信に応じて選択的に回
路を短絡することができる。第１デコード装置に関して
上記に訓明された方法と同様な方法で、第２デコード装
置のプログラム能力は、マスク・レベルの設計およびレ
イアウトまたはイオ注入による処理によって、あるいは
電気プログラミングによる集積回路の処理後に、達成す
ることができる。第１デコード装置５３２および第２デ
コード装置５４２によって果たされる閤能は、デバイス
が作られる半導体プロセスによって一部定められる。
細な接続実施例が示されている。第２２図の相当するｔ
ｌｌｌｌロブロック２３図に適当に番号づけされている
。この好適実施例では、第１デコード装置５３２は並列
トランジスタ５６０−５６３のアレイを有し、アレイ５
３２の各トランジスタ５６０−５６３の入力は独自の別
々なアドレス人力５２５に結合されている。好適実施例
では、各トランジスタ５６０−５６３はプログラムされ
た第１マトリツクス入力に応じて回路を選択的に開くこ
とができる。すなわちアレイ５３２のトランジスタ５６
０−５６３は、マスク・レベル・レイアウトによる処理
中または電気プログラミングによる処理後に選択的にプ
ログラムされて、第１デコード装［５３２が応答するア
ドレス入力の所定の組合せを形成するようになる。第２
デコード装置５４２は、直列接続のトランジスタ５６４
−５６７の７レイを有し、各トランジスタ５６４−５６
７の入力は独自の別々なアドレス人力５２５に結合され
、アレイの各トランジスタ５６４−５６７はプログラム
された第２マトリツクス入力の受信に応じて選択的に回
路を短絡することができる。第１デコード装置に関して
上記に訓明された方法と同様な方法で、第２デコード装
置のプログラム能力は、マスク・レベルの設計およびレ
イアウトまたはイオ注入による処理によって、あるいは
電気プログラミングによる集積回路の処理後に、達成す
ることができる。第１デコード装置５３２および第２デ
コード装置５４２によって果たされる閤能は、デバイス
が作られる半導体プロセスによって一部定められる。
Ｎチャンネル・プロセスでは、第１デコード装置５３２
の機能は、アドレス人力５２５がらの０、すなわち第２
レベル電圧入力の所定の組合せをデコードすることであ
る。この実施例では、個々のトランジスタ５６０−５６
３は、対応するアドレス人力５２５で０をデコードする
ことが望まれない場合に開路されるように選択プログラ
ムされ、０をデコードすることが望まれる場合に開路さ
れるようにプログラムされず、すなわちアレイ５３２に
おいてそのままにされる。アレイ５３２における非開路
トランジスタに結合されるアドレス人力５２５が第２レ
ベル電圧入力を含むとき、デコ−ド論理５３２は第１プ
リチヤージ装置からの出力５４６を第１デイスチヤージ
装置５３１の入力５４７に結合せず、それによって第１
デコード出力５２９を第１Ｎ圧出力５２７に結合する第
１プリチヤージ装置５３３のトランジスタ５７０の事前
充電作用により第１時ｆｉ１間隔後に第１電圧レベルと
なる第１デコード出力５２９の放電が防止される。第１
デコード出力５２９が第ルベルであるとき、分離装置１
５４３は駆動され、すなわちトランジスタ５７１がター
ン・オンされ、それによって第２プリチヤージ装置の出
力５４８が第２デコード論理装置１５４２に結合される
。第１電圧レベル出力がアレイ５３２の非開路トランジ
スタに結合されるアドレス人力５２５に存在するならば
、出力５２９は第２電圧レベルまでディスチャージされ
、それによって分離装置１５４３が無能にされ、第２プ
リチヤージ出力５４８は第２デコード装置５４２に結合
せず、その代わりに第２プリチヤージ出力５４８はデコ
ード出力５４５に結合し、誤りデコードを表わす出力５
４５が第ルベルで作られる。
の機能は、アドレス人力５２５がらの０、すなわち第２
レベル電圧入力の所定の組合せをデコードすることであ
る。この実施例では、個々のトランジスタ５６０−５６
３は、対応するアドレス人力５２５で０をデコードする
ことが望まれない場合に開路されるように選択プログラ
ムされ、０をデコードすることが望まれる場合に開路さ
れるようにプログラムされず、すなわちアレイ５３２に
おいてそのままにされる。アレイ５３２における非開路
トランジスタに結合されるアドレス人力５２５が第２レ
ベル電圧入力を含むとき、デコ−ド論理５３２は第１プ
リチヤージ装置からの出力５４６を第１デイスチヤージ
装置５３１の入力５４７に結合せず、それによって第１
デコード出力５２９を第１Ｎ圧出力５２７に結合する第
１プリチヤージ装置５３３のトランジスタ５７０の事前
充電作用により第１時ｆｉ１間隔後に第１電圧レベルと
なる第１デコード出力５２９の放電が防止される。第１
デコード出力５２９が第ルベルであるとき、分離装置１
５４３は駆動され、すなわちトランジスタ５７１がター
ン・オンされ、それによって第２プリチヤージ装置の出
力５４８が第２デコード論理装置１５４２に結合される
。第１電圧レベル出力がアレイ５３２の非開路トランジ
スタに結合されるアドレス人力５２５に存在するならば
、出力５２９は第２電圧レベルまでディスチャージされ
、それによって分離装置１５４３が無能にされ、第２プ
リチヤージ出力５４８は第２デコード装置５４２に結合
せず、その代わりに第２プリチヤージ出力５４８はデコ
ード出力５４５に結合し、誤りデコードを表わす出力５
４５が第ルベルで作られる。
このＮチャンネルの実施例では、第２デコード装置１５
４２の機能は、アドレス人力５２５で受信される、すな
わち第１電圧レベル出力の所定の組合せをデコードする
ことである。第２デコード装置５４２のトランジスタ５
６４−５６７は直列に接続されており、短絡トランジス
タを事実上永久に選択するように選択的に短絡をプログ
ラムすることができる。短絡は、プログラム可能な開路
に関する上述の説明と同じ装置でプログラムすることが
できる。第２デコード・アレイ５４２の非短絡トランジ
スタに結合されるアドレス人力５２５が第１電圧レベル
（１）であるとき、第２デコード・アレイ５４２のトラ
ンジスタが駆動され、それによって分離装置５４３から
ディスチャージ装置５４１の第２電圧出力５２８に至る
ディスチャージ通路が作られる。第２デイスチヤージ装
置５４１によるディスチャージ通路は、第２クロツクφ
２が第２デイスチヤージ装置１５４１を活性化するまで
存在せず、それによって第１デコード装置５３２はその
機能を果たすとともにアドレス人力５２５の状態により
第１デコード出力を活性または不活性にする時間を与え
られる。アドレス入力の所望の組合せが第１デコード装
置５３２および第２デコード装Ｗ１５４２に与えられる
と、分離装置は第２プリチヤージ装置５４４およびデコ
ード出力５４５からのプリチャージ電圧出力５４８を第
２デコード装置１５４２に結合するように駆動されるが
、これはそれが選択されるので放電装置５４１を介して
第２電圧５２８に直列ディスチャージ通路を与え、それ
によってデコード出力５４５は第２電圧レベルまでディ
スチャージされ、真のアドレス・デコードの表示が得ら
れる。Ｗ４１ディスチャージ装！Ｆ５３１および第２デ
イスチヤージ装置５４１は、それぞれ第１デコード論理
装置！！５３２および第２デコード論理装置５４２の、
それぞれ第１プリチヤージ装Ｎ５３３ならびに第２プリ
チヤージ装置５４４による対応するプリチャージの間、
電力供給の分離を作る。別法として、第１プリチヤージ
装置５３３の活性化より前にアドレス母線が低論理レベ
ルまでプリチャージされると、第１デイスチヤージ装！
ｔ５３１は除去され、短絡によって第２電圧レベル５２
８に戻される。
４２の機能は、アドレス人力５２５で受信される、すな
わち第１電圧レベル出力の所定の組合せをデコードする
ことである。第２デコード装置５４２のトランジスタ５
６４−５６７は直列に接続されており、短絡トランジス
タを事実上永久に選択するように選択的に短絡をプログ
ラムすることができる。短絡は、プログラム可能な開路
に関する上述の説明と同じ装置でプログラムすることが
できる。第２デコード・アレイ５４２の非短絡トランジ
スタに結合されるアドレス人力５２５が第１電圧レベル
（１）であるとき、第２デコード・アレイ５４２のトラ
ンジスタが駆動され、それによって分離装置５４３から
ディスチャージ装置５４１の第２電圧出力５２８に至る
ディスチャージ通路が作られる。第２デイスチヤージ装
置５４１によるディスチャージ通路は、第２クロツクφ
２が第２デイスチヤージ装置１５４１を活性化するまで
存在せず、それによって第１デコード装置５３２はその
機能を果たすとともにアドレス人力５２５の状態により
第１デコード出力を活性または不活性にする時間を与え
られる。アドレス入力の所望の組合せが第１デコード装
置５３２および第２デコード装Ｗ１５４２に与えられる
と、分離装置は第２プリチヤージ装置５４４およびデコ
ード出力５４５からのプリチャージ電圧出力５４８を第
２デコード装置１５４２に結合するように駆動されるが
、これはそれが選択されるので放電装置５４１を介して
第２電圧５２８に直列ディスチャージ通路を与え、それ
によってデコード出力５４５は第２電圧レベルまでディ
スチャージされ、真のアドレス・デコードの表示が得ら
れる。Ｗ４１ディスチャージ装！Ｆ５３１および第２デ
イスチヤージ装置５４１は、それぞれ第１デコード論理
装置！！５３２および第２デコード論理装置５４２の、
それぞれ第１プリチヤージ装Ｎ５３３ならびに第２プリ
チヤージ装置５４４による対応するプリチャージの間、
電力供給の分離を作る。別法として、第１プリチヤージ
装置５３３の活性化より前にアドレス母線が低論理レベ
ルまでプリチャージされると、第１デイスチヤージ装！
ｔ５３１は除去され、短絡によって第２電圧レベル５２
８に戻される。
本発明のＰチャンネル実施例では、第１デコード論理装
置！５３２は第１論理レベル、すなわち１をデコードす
る働きをし、また第２デコード論理装置５４２は第２論
理レベル、すなわちＯをデコードする働きをする。第１
デコード装置５３２のトランジスタ５６０−５６３は、
１をデコードしたいと思うアドレス人力５２５に結合さ
れたままである。第１デコード装置５３２の他のすべて
のトランジスタは、アドレス人力５２５にかかわらず開
路するようにプログラムされる。第１デコード装［５３
２の鼻開路トランジスタが結合されるすべてのアドレス
・ライン５２５が第１論理レベルであるならば、第１デ
コード出力５２９は、第１デコード装置５３２が第１プ
リチヤージ装置５３３とディスチャージ装置２５３１と
の間に分離を作るので、第１１！圧レベルまでプレチャ
ージされたままとなる。第１デコード装置５３２の非開
路トランジスタに結合されるアドレス人力５２５のどれ
にでも第２論理レベルすなわち０が存在するならば、そ
のトランジスタは駆動され、それによって第１デコード
出力５２９は第１デイスチヤージ装置５３１の入力に結
合され、それによって第１デコード出力５２９は第２電
圧出力レベル５２８までディスチャージされ、それによ
って分離トランジスタ５７１は無能にされ、そしてデコ
ード出力５４５は第２プリチヤージ１ｉ１５４８の出力
に応じて第１電圧出力レベル５２７に保たれる。
置！５３２は第１論理レベル、すなわち１をデコードす
る働きをし、また第２デコード論理装置５４２は第２論
理レベル、すなわちＯをデコードする働きをする。第１
デコード装置５３２のトランジスタ５６０−５６３は、
１をデコードしたいと思うアドレス人力５２５に結合さ
れたままである。第１デコード装置５３２の他のすべて
のトランジスタは、アドレス人力５２５にかかわらず開
路するようにプログラムされる。第１デコード装［５３
２の鼻開路トランジスタが結合されるすべてのアドレス
・ライン５２５が第１論理レベルであるならば、第１デ
コード出力５２９は、第１デコード装置５３２が第１プ
リチヤージ装置５３３とディスチャージ装置２５３１と
の間に分離を作るので、第１１！圧レベルまでプレチャ
ージされたままとなる。第１デコード装置５３２の非開
路トランジスタに結合されるアドレス人力５２５のどれ
にでも第２論理レベルすなわち０が存在するならば、そ
のトランジスタは駆動され、それによって第１デコード
出力５２９は第１デイスチヤージ装置５３１の入力に結
合され、それによって第１デコード出力５２９は第２電
圧出力レベル５２８までディスチャージされ、それによ
って分離トランジスタ５７１は無能にされ、そしてデコ
ード出力５４５は第２プリチヤージ１ｉ１５４８の出力
に応じて第１電圧出力レベル５２７に保たれる。
しかし第１デコード装Ｍ５３２が所望アドレスをデコー
ドするとき、第１デコード出力５２９は活性第１電圧出
力レベルであり、そして第２デコード・アレイ５４２を
第２プリチヤージ装δ５４４および出力５４５に結合す
るように分離トランジスタ５４３を駆動する。第２デコ
ード装置５４２のｌｌ能は、Ｐチャンネル実施例におい
て第２論理レベル、すなわちＯのデコードを与えること
である。第２デコード装置５４２のトランジスタ５６４
−５６７は、第１論理レベル、すなわち１であることが
望ましい所望のアドレス・ラインに相当するアドレス人
力５２・５に選択結合される。第２デコード装ｇＦ５４
２にある残りのトランジスタは、本質的に連続活性化さ
れるように短絡をプログラムされる。第２デコード装置
５４２の非短絡トランジスタに結合されるアドレス人力
５２５が第２論理レベル（０）であるとき、これらの入
力が結合されるトランジスタは活性化され、それによっ
て分離袋！２５４３とディスチャージ装！１５４１を介
してデコード出力５４５（および第１プリチヤージ出力
５４８）から第２１１圧出力レベル５２８までディスチ
ャージ通路が作られる。第１デイスチヤージ装置１５３
１および第２デイスチヤージ装！５４１は、第１プリチ
ヤージ装Ｎ５３３ならびに第２プリチヤージ装置５４４
のプリチャージ時間のあいだ電力供給の分離を与える。
ドするとき、第１デコード出力５２９は活性第１電圧出
力レベルであり、そして第２デコード・アレイ５４２を
第２プリチヤージ装δ５４４および出力５４５に結合す
るように分離トランジスタ５４３を駆動する。第２デコ
ード装置５４２のｌｌ能は、Ｐチャンネル実施例におい
て第２論理レベル、すなわちＯのデコードを与えること
である。第２デコード装置５４２のトランジスタ５６４
−５６７は、第１論理レベル、すなわち１であることが
望ましい所望のアドレス・ラインに相当するアドレス人
力５２・５に選択結合される。第２デコード装ｇＦ５４
２にある残りのトランジスタは、本質的に連続活性化さ
れるように短絡をプログラムされる。第２デコード装置
５４２の非短絡トランジスタに結合されるアドレス人力
５２５が第２論理レベル（０）であるとき、これらの入
力が結合されるトランジスタは活性化され、それによっ
て分離袋！２５４３とディスチャージ装！１５４１を介
してデコード出力５４５（および第１プリチヤージ出力
５４８）から第２１１圧出力レベル５２８までディスチ
ャージ通路が作られる。第１デイスチヤージ装置１５３
１および第２デイスチヤージ装！５４１は、第１プリチ
ヤージ装Ｎ５３３ならびに第２プリチヤージ装置５４４
のプリチャージ時間のあいだ電力供給の分離を与える。
φ１の前に、すなわち第１プリチヤージ装置５３３が活
性化されそれによって第１１圧出力が第１デコード装置
５３２および第１デコード出力５２９に結合される前に
、アドレス人力５２５がハイ、すなわち第１Ｎ圧レベル
までプリチャージされる場合、第１デイスチヤージ装置
５３１は不要となり、短絡に取って代えることができる
。
性化されそれによって第１１圧出力が第１デコード装置
５３２および第１デコード出力５２９に結合される前に
、アドレス人力５２５がハイ、すなわち第１Ｎ圧レベル
までプリチャージされる場合、第１デイスチヤージ装置
５３１は不要となり、短絡に取って代えることができる
。
本発明のＣＭＯ３実施例、ずなわち好適実施例では、第
１デコード装置５３２および第２デコード装置５４２の
機能は、Ｎチャンネル（第２レベル・［真Ｊ）またはＰ
チャンネル（第ルベル・「真」）デコードのいずれかで
あるように選択される。さらに０ＭＯ８では、プリチャ
ージ装置５３３および５４４のためのブートストラップ
回路は不要であり、プリチャージトランジスタ５７０お
よび５７２はデコード回路の残りに対して相補形にされ
る。さらにＰチャンネルおよびＮチャンネルの場合と同
様な方法で、アドレス・ライン５２５が第１クロツク活
性レベルによって第１プリチヤージ装置５３３の駆動前
にデコード回路のオフ状態電圧までプリチャージされる
ならば第１デイスチヤージ装置５３１は除くことができ
る。第２４図には、第２３図の回路の信号タイミング図
が示されている。第１クロツク出力φ１は第２クロツク
出力φ２の前に始まり、デコード・「真」出力は第２ク
ロツク出力φ２の開始に続いて妥当となる。アドレス・
ライン５２５は、第１クロツクφ１の活性周期が終る前
に、また第２り０ツク出力φ２の活性周期が始まる前に
、有効な「真」・レベルまで達しなければならない。さ
らに、第１プリチヤージ装！１５３１を不要にするよう
なアドレス母線の任意のプリチャージ用タイミングが示
され、アドレス母線は第１クロツク出力φ１の活性状態
の開始前にプリチャージされることが要求される。
１デコード装置５３２および第２デコード装置５４２の
機能は、Ｎチャンネル（第２レベル・［真Ｊ）またはＰ
チャンネル（第ルベル・「真」）デコードのいずれかで
あるように選択される。さらに０ＭＯ８では、プリチャ
ージ装置５３３および５４４のためのブートストラップ
回路は不要であり、プリチャージトランジスタ５７０お
よび５７２はデコード回路の残りに対して相補形にされ
る。さらにＰチャンネルおよびＮチャンネルの場合と同
様な方法で、アドレス・ライン５２５が第１クロツク活
性レベルによって第１プリチヤージ装置５３３の駆動前
にデコード回路のオフ状態電圧までプリチャージされる
ならば第１デイスチヤージ装置５３１は除くことができ
る。第２４図には、第２３図の回路の信号タイミング図
が示されている。第１クロツク出力φ１は第２クロツク
出力φ２の前に始まり、デコード・「真」出力は第２ク
ロツク出力φ２の開始に続いて妥当となる。アドレス・
ライン５２５は、第１クロツクφ１の活性周期が終る前
に、また第２り０ツク出力φ２の活性周期が始まる前に
、有効な「真」・レベルまで達しなければならない。さ
らに、第１プリチヤージ装！１５３１を不要にするよう
なアドレス母線の任意のプリチャージ用タイミングが示
され、アドレス母線は第１クロツク出力φ１の活性状態
の開始前にプリチャージされることが要求される。
第２２図から第２４図までについて説明された本発明の
非相補形アドレス・デコードにより、アドレス母線に備
えるべきアドレス・ラインは最小数で済み、したがって
集積回路にアドレス母線を置く所要スペースが最小にさ
れる。さらに、電力供給母線がデコード回路のいずれか
の側にありかつアドレス・ライン間にゲートがなく、ト
ランジスタのみがあるので、アドレス・ライン間のスペ
ースを最小にした設計およびレイアウトが実施される。
非相補形アドレス・デコードにより、アドレス母線に備
えるべきアドレス・ラインは最小数で済み、したがって
集積回路にアドレス母線を置く所要スペースが最小にさ
れる。さらに、電力供給母線がデコード回路のいずれか
の側にありかつアドレス・ライン間にゲートがなく、ト
ランジスタのみがあるので、アドレス・ライン間のスペ
ースを最小にした設計およびレイアウトが実施される。
これは橿めてスペース効率のよいレイアウトを与え、バ
ー・サイズを最小にする。このアドレス・デコード方式
がアドレス・ラインに加わるのでもう１つの節約が実現
され、それによってアドレス・ライン自体に必要な面積
を越えるデコード回路用の最小バー面積が利用される。
ー・サイズを最小にする。このアドレス・デコード方式
がアドレス・ラインに加わるのでもう１つの節約が実現
され、それによってアドレス・ライン自体に必要な面積
を越えるデコード回路用の最小バー面積が利用される。
再び第１６０図において、Ｉ１０プルダウン・ラッチ３
３１がこれから詳しく説明される。Ｉ１０バッファ３３
０およびプリントＩ１０ライン３２４はおのおの、母線
ラインをυＩｌｌする他の活性装置が存在しないとき、
装置３３１が結合される母線ラインの論理レベルを制御
する装置３３１を含む。これは、Ｉ１０母線に結合され
る集積回路間に通信プロトコールが存在するとき特に重
要である。Ｉ１０プルダウン・ラッチ３３１は、プルア
ップまたはプルダウン抵抗器を必要とせずかつ追加の制
御ラインを必要とせずに結合される母線ラインの不届行
状態を制御する。
３１がこれから詳しく説明される。Ｉ１０バッファ３３
０およびプリントＩ１０ライン３２４はおのおの、母線
ラインをυＩｌｌする他の活性装置が存在しないとき、
装置３３１が結合される母線ラインの論理レベルを制御
する装置３３１を含む。これは、Ｉ１０母線に結合され
る集積回路間に通信プロトコールが存在するとき特に重
要である。Ｉ１０プルダウン・ラッチ３３１は、プルア
ップまたはプルダウン抵抗器を必要とせずかつ追加の制
御ラインを必要とせずに結合される母線ラインの不届行
状態を制御する。
第２５図には、Ｉ１０プルダウンの好適実施例は制御ｌ
器集積回路６００の中に含まれるものとして示されてお
り、Ｉ１０プルダウン・ラッチ３３１は第２層積回路６
０２に結合する母線ライン６ｏ１に結合している。プル
ダウン・ラッチは別法として別の集積回路であることが
できる。第１６Ｄ図について説明された通り、複数個の
Ｉ１０ライン６０１と、Ｉ１０ライン６０１０１つにお
のおの結合される複数個のＩ１０ラッチ３３１とがある
。さらに複数個の集積回路６０２があり、各集積回路は
Ｉ１０母線ライン６０１に結合する。
器集積回路６００の中に含まれるものとして示されてお
り、Ｉ１０プルダウン・ラッチ３３１は第２層積回路６
０２に結合する母線ライン６ｏ１に結合している。プル
ダウン・ラッチは別法として別の集積回路であることが
できる。第１６Ｄ図について説明された通り、複数個の
Ｉ１０ライン６０１と、Ｉ１０ライン６０１０１つにお
のおの結合される複数個のＩ１０ラッチ３３１とがある
。さらに複数個の集積回路６０２があり、各集積回路は
Ｉ１０母線ライン６０１に結合する。
好適実施例では、読取り／書込みメモリ・ビット６ｏ９
（母線制御メモリ・ビット）は、制御すべき母線ライン
６０１に結合され、透明ラッチを構成】る。バイボラま
たはＭＯ８技術における透明ラッチのような透明ラッチ
の他の形を用いることもできる。通信プロトコールが制
定され、その場合母線ライン６０１に書き込む最終集積
回路デバイス６００または６０２は母線ラインを不履行
（非動作）条件にセットしなければならない。しかし本
発明は、通信プロトコールにかかわらず利用することも
できる。好適実施例では、不履行条件は論理Ｏレベルで
ある。母線制御メモリ・ヒツト６０９は、それが母線ラ
イン６０１に収り付けられる任意なドライバによってオ
ーバードライブされるようなサイズにされる。すなわち
、集積回路６０ｏまたは集積回路６０２の出力バッファ
・ドライバ回路はオーバードライブするとともに、透明
ラッチ６０９の論理状態をレットする。この方法は、い
ったんラインが１または他の論理レベルにセットされる
と、事実上電力を消費しない利点がある。好適実施例で
は、母線ラインをオーバードライブする仕事を容易にす
るように、唯一つの母線ライン制御ビット６０９が任意
の与えられた母線ラインに結合される。集積回路６０２
はＲＡＭ、ＲＯＭ、または他の１１０集積回路であるこ
とができる。第１ドライバ装置６０６は第１時間間隔の
あいだ母線６０１に現われる固定電圧レベルの出力を与
えるが、その間に制御回路６００は母線６０１により情
報を通信する。通信が終ると、第１装置はその出力が高
・インピーダンス・レベルに流れるようにし、それによ
って母線ライン６０１に現われる電圧をドライバ６０６
に関係なく浮遊させる。メモリ制御ビット６０９は母線
ライン６０１に結合されるとともに、メモリ・ビット６
０９をオーバードライブする第１装置６０６の結果とし
て、ｆｆ１１時間間隔のあいだ第１装置６０６からの固
定電圧レベル出力を記憶する。
（母線制御メモリ・ビット）は、制御すべき母線ライン
６０１に結合され、透明ラッチを構成】る。バイボラま
たはＭＯ８技術における透明ラッチのような透明ラッチ
の他の形を用いることもできる。通信プロトコールが制
定され、その場合母線ライン６０１に書き込む最終集積
回路デバイス６００または６０２は母線ラインを不履行
（非動作）条件にセットしなければならない。しかし本
発明は、通信プロトコールにかかわらず利用することも
できる。好適実施例では、不履行条件は論理Ｏレベルで
ある。母線制御メモリ・ヒツト６０９は、それが母線ラ
イン６０１に収り付けられる任意なドライバによってオ
ーバードライブされるようなサイズにされる。すなわち
、集積回路６０ｏまたは集積回路６０２の出力バッファ
・ドライバ回路はオーバードライブするとともに、透明
ラッチ６０９の論理状態をレットする。この方法は、い
ったんラインが１または他の論理レベルにセットされる
と、事実上電力を消費しない利点がある。好適実施例で
は、母線ラインをオーバードライブする仕事を容易にす
るように、唯一つの母線ライン制御ビット６０９が任意
の与えられた母線ラインに結合される。集積回路６０２
はＲＡＭ、ＲＯＭ、または他の１１０集積回路であるこ
とができる。第１ドライバ装置６０６は第１時間間隔の
あいだ母線６０１に現われる固定電圧レベルの出力を与
えるが、その間に制御回路６００は母線６０１により情
報を通信する。通信が終ると、第１装置はその出力が高
・インピーダンス・レベルに流れるようにし、それによ
って母線ライン６０１に現われる電圧をドライバ６０６
に関係なく浮遊させる。メモリ制御ビット６０９は母線
ライン６０１に結合されるとともに、メモリ・ビット６
０９をオーバードライブする第１装置６０６の結果とし
て、ｆｆ１１時間間隔のあいだ第１装置６０６からの固
定電圧レベル出力を記憶する。
相次ぐ時間間隔のあいだ、第１装置６０６が母線６０１
に現われる電圧を装置６０６に関係なく浮遊させるとき
、母線制御メモリ・ピッｈ ６０９はそれが浮遊する非
固定出力条件を検出するとき記憶された固定電圧レベル
を母線ライン６０１に結合する。すなわら、８１線６０
１に現われる最終固定電圧レベルは、メモリ制御ビット
６０９に記憶されたような、母［１６０１に結合される
任意の集積回路６００または６０２からの出力であり、
また記憶された固定電圧レベルは、集積回路６００およ
び６０２のいずれも固定電圧レベル出力を与えていない
とき母線６０１に再出力され、すべてが母線を浮遊状態
にする。このｒ１０メモリ・ラッチの特徴は、マイクロ
プロセット、計算機向きシステム、計算機システム、お
よび他の母線向きシステムにおいて特に重要である。す
なわち、本発明の１１０メモリ・ラッチは第１図から第
４図までおよび第５Ａ図から＠５０図までについて説明
された計算器システムで実施され、またここに開示され
た伯の発明との組合せにおいても利用される。＆ｌＪ神
器集積回路とメモリ集積回路との間の通信は第５Ａ図か
ら第５Ｃ図までに示される通りＩ１０母１１３３０を介
して行われ、追加の集積回路６０２はＩ１０母線に結合
されるメモリ集積回路１０３−１０７である。
に現われる電圧を装置６０６に関係なく浮遊させるとき
、母線制御メモリ・ピッｈ ６０９はそれが浮遊する非
固定出力条件を検出するとき記憶された固定電圧レベル
を母線ライン６０１に結合する。すなわら、８１線６０
１に現われる最終固定電圧レベルは、メモリ制御ビット
６０９に記憶されたような、母［１６０１に結合される
任意の集積回路６００または６０２からの出力であり、
また記憶された固定電圧レベルは、集積回路６００およ
び６０２のいずれも固定電圧レベル出力を与えていない
とき母線６０１に再出力され、すべてが母線を浮遊状態
にする。このｒ１０メモリ・ラッチの特徴は、マイクロ
プロセット、計算機向きシステム、計算機システム、お
よび他の母線向きシステムにおいて特に重要である。す
なわち、本発明の１１０メモリ・ラッチは第１図から第
４図までおよび第５Ａ図から＠５０図までについて説明
された計算器システムで実施され、またここに開示され
た伯の発明との組合せにおいても利用される。＆ｌＪ神
器集積回路とメモリ集積回路との間の通信は第５Ａ図か
ら第５Ｃ図までに示される通りＩ１０母１１３３０を介
して行われ、追加の集積回路６０２はＩ１０母線に結合
されるメモリ集積回路１０３−１０７である。
再び第４Ａ図から第４Ｄ図までを見ると、また第１４Ａ
図、第１４８図、および第１６Ｃ図、第１６Ｄ図、なら
びに第２５図について詳しく説明された通り、第４Ａ図
から第４Ｃ図までの制御装置３０はそこに現われる指令
、アドレス、またデータのいずれかの信号を持つ４ビッ
ト両向性母線によって第４Ａ図から第４Ｃ図までのメモ
リ装置５０に結合されるが、前記信号の１個だけは第５
Ａ図から第５Ｃ図まで、第１４Ａ図、および第１６０図
と第１６１〕図の母線３３０としで示される通り任意な
時間に母線に現われる。第４Ａ図から第４Ｃ図までの処
Ｉ！！（制御Ｄ）装置３０および第５Ａ図から第５Ｃ図
までの制ｔＩＩｌ器１００−１０２は共通母線３３０に
結合され、前記共通母線に航記指令、データ、およびア
ドレス信号の選択されたものを選択的に送り（出力し）
、前記処理装置は共通母線からの前記指令、データ、お
よびアドレス信号のある１つを受信する装置を含む。メ
モリ装置（第４Ａ図から第４Ｃ図までの５０：第２図の
１３．１５．２２．および２３；ならびに第５Ａ図から
第５Ｃ図までの１０３．１０４，１０５．１０６．およ
び１０７）は峙記共通母線を介して前記処理装置に結合
され、前記メモリ′Ｉ装置はデータを記憶しかつ出力す
る装置を具備する。メモリ装置は、前記指令信号の独自
なサブセットの１つの受信に応じて前記処理装置と共に
データを選択的に転送（出力または記憶）する装置を具
備する。メモリ装置は読取り専用または読取り書込みメ
モリを含み、またはその両方を含むことがある。好適実
施例では、処理装置はさらに活性チップ選択制御信号を
選択供給する装置を具備し、メモリ装置は活性デツプ選
択制御信号が受信されるときのみ前記指令信号の前記独
自のサブセットの前記１つに応動する。好適実施例では
、チップ選択信号は共通母線から分離したメそり装置に
結合される。さらに好適実施例では、クロック信号は処
理装置からなおもう１つの別な母線によりメ［すｉ！置
に結合され、メモリ装置は前記受信クロックと同期して
データを記憶しかつ送信する。
図、第１４８図、および第１６Ｃ図、第１６Ｄ図、なら
びに第２５図について詳しく説明された通り、第４Ａ図
から第４Ｃ図までの制御装置３０はそこに現われる指令
、アドレス、またデータのいずれかの信号を持つ４ビッ
ト両向性母線によって第４Ａ図から第４Ｃ図までのメモ
リ装置５０に結合されるが、前記信号の１個だけは第５
Ａ図から第５Ｃ図まで、第１４Ａ図、および第１６０図
と第１６１〕図の母線３３０としで示される通り任意な
時間に母線に現われる。第４Ａ図から第４Ｃ図までの処
Ｉ！！（制御Ｄ）装置３０および第５Ａ図から第５Ｃ図
までの制ｔＩＩｌ器１００−１０２は共通母線３３０に
結合され、前記共通母線に航記指令、データ、およびア
ドレス信号の選択されたものを選択的に送り（出力し）
、前記処理装置は共通母線からの前記指令、データ、お
よびアドレス信号のある１つを受信する装置を含む。メ
モリ装置（第４Ａ図から第４Ｃ図までの５０：第２図の
１３．１５．２２．および２３；ならびに第５Ａ図から
第５Ｃ図までの１０３．１０４，１０５．１０６．およ
び１０７）は峙記共通母線を介して前記処理装置に結合
され、前記メモリ′Ｉ装置はデータを記憶しかつ出力す
る装置を具備する。メモリ装置は、前記指令信号の独自
なサブセットの１つの受信に応じて前記処理装置と共に
データを選択的に転送（出力または記憶）する装置を具
備する。メモリ装置は読取り専用または読取り書込みメ
モリを含み、またはその両方を含むことがある。好適実
施例では、処理装置はさらに活性チップ選択制御信号を
選択供給する装置を具備し、メモリ装置は活性デツプ選
択制御信号が受信されるときのみ前記指令信号の前記独
自のサブセットの前記１つに応動する。好適実施例では
、チップ選択信号は共通母線から分離したメそり装置に
結合される。さらに好適実施例では、クロック信号は処
理装置からなおもう１つの別な母線によりメ［すｉ！置
に結合され、メモリ装置は前記受信クロックと同期して
データを記憶しかつ送信する。
第２６図には、信号波形タイミング図が示されている。
本発明で実施される共通母線用の信号転送プロトコール
が第２６図に示されている。第２７図から、本発明の通
信プロトコールに関する状態指令表が示されている。第
２６図（Ａ）から第２６図（Ｅ）までのタイミング波形
および第２７図の状態変換表は、共に見仕べることによ
っておのおの最も良く理解される。第２７図の特に順序
状態ｏｏ−ＯＦから、チップ選択制御ｌｌ信号がＯ（不
活性）論理レベルでありかつ共通母１！３３０に応動し
ないかぎり、チップ選択が結合されるメモリ・チップは
削除されることが示されている。第２７図の順序状態１
０から、特定のメモリ装置に結合されるチップ選択が１
理のルベルであるとき、共通母線は前記特定メモリ装置
について選択されることが示されている。チップ選択が
論理の１（活性）レベルでありかつ共通母線Ｉ１０ライ
ン１１０１、ｌ１０２、ｌ１０４およびｌ１０８がすべ
て論理のＯレベルであるとき、共通母線は［ノー・オペ
レーションＪ状態である。第２６図のクロック・サイク
ルｔ Ｂよびｔ４＊から、）−・オペレーション条件
は指令順序終了と次の指令順序開始との間のタイム・ラ
グにより、１サイクルからＮサイクルまでの長さになる
ことが分かる。第２５図について説明した通り、指令順
序が完了−すると、指令に応動する装置は共通母線をノ
ー・オペレーション状態にし、その後その出力は第３４
Ｆ図の７１１０および第３８Ｆ図の８８９Ｄについて詳
しく説明されるＯ出力回路を介して高インピーダンスに
進む。第２５図について説明したＩ１０ラッチ・インペ
ンションは、前記メモリ装置の出力ラインが高インピー
ダンス状態になってから、共通母線をノー・オペレーシ
ョン状態の信号レベルに保つ。指令がデコードを開始さ
れるのは、チップ選択が論理のルベル（活性）であると
き、および第２６図と第２７図に示される好適実施例で
共通母線１１０１の所定ビット位置か論理の０レベルか
ら論理のルベルにスイッチするとき、ならびに共通母線
の前の状態がノー・オペレーション状態であったときで
ある。これらの条件は指令開始の変換を規定する。共通
母線の残りのビット位置は、指令開始変換の検出により
実行すべき命令を規定する。第２７図に示される通り、
順序状態アドレス１８−１Ｆで、本発明のメモリ装置が
応答する指令（指令サブセット）はアドレス・ロード指
令、アドレス・リード指令、メモリからの２デイジツト
・リード指令、メモリからの１６記憶デイジツト・リー
ド指令、およびメモリ装置に読取り書込みメモリが含ま
れる場合は追加の２つの指令、すなわちメモリへの２デ
イジツト・ライト指令およびメモリへの１６デイジツト
・ライト指令などを含む。第２６図には、本発明の好適
実施例に用いられる母線の通信プロトコールが示されて
いる。第２６図（Ｃ）から第２６図（Ｆ）までは共通母
線に対応し、第２６図（Ｂ）は特定のメモリ装置に結合
されるチップ選択ラインに対応し、第２６図（Ａ）は処
理装置からメモリ装置に結合されるクロック信号に対応
する。各時限１ −１７は第２６図（Ａ）のクロッり信
号と同期されている。時限ｔ１では、チップ選択信号は
論理のルベルであり、Ｉ１０母線はすべてのビット位置
で論理のルベルであり、共通母線はノー・オペレーショ
ン状態指令を含む。
が第２６図に示されている。第２７図から、本発明の通
信プロトコールに関する状態指令表が示されている。第
２６図（Ａ）から第２６図（Ｅ）までのタイミング波形
および第２７図の状態変換表は、共に見仕べることによ
っておのおの最も良く理解される。第２７図の特に順序
状態ｏｏ−ＯＦから、チップ選択制御ｌｌ信号がＯ（不
活性）論理レベルでありかつ共通母１！３３０に応動し
ないかぎり、チップ選択が結合されるメモリ・チップは
削除されることが示されている。第２７図の順序状態１
０から、特定のメモリ装置に結合されるチップ選択が１
理のルベルであるとき、共通母線は前記特定メモリ装置
について選択されることが示されている。チップ選択が
論理の１（活性）レベルでありかつ共通母線Ｉ１０ライ
ン１１０１、ｌ１０２、ｌ１０４およびｌ１０８がすべ
て論理のＯレベルであるとき、共通母線は［ノー・オペ
レーションＪ状態である。第２６図のクロック・サイク
ルｔ Ｂよびｔ４＊から、）−・オペレーション条件
は指令順序終了と次の指令順序開始との間のタイム・ラ
グにより、１サイクルからＮサイクルまでの長さになる
ことが分かる。第２５図について説明した通り、指令順
序が完了−すると、指令に応動する装置は共通母線をノ
ー・オペレーション状態にし、その後その出力は第３４
Ｆ図の７１１０および第３８Ｆ図の８８９Ｄについて詳
しく説明されるＯ出力回路を介して高インピーダンスに
進む。第２５図について説明したＩ１０ラッチ・インペ
ンションは、前記メモリ装置の出力ラインが高インピー
ダンス状態になってから、共通母線をノー・オペレーシ
ョン状態の信号レベルに保つ。指令がデコードを開始さ
れるのは、チップ選択が論理のルベル（活性）であると
き、および第２６図と第２７図に示される好適実施例で
共通母線１１０１の所定ビット位置か論理の０レベルか
ら論理のルベルにスイッチするとき、ならびに共通母線
の前の状態がノー・オペレーション状態であったときで
ある。これらの条件は指令開始の変換を規定する。共通
母線の残りのビット位置は、指令開始変換の検出により
実行すべき命令を規定する。第２７図に示される通り、
順序状態アドレス１８−１Ｆで、本発明のメモリ装置が
応答する指令（指令サブセット）はアドレス・ロード指
令、アドレス・リード指令、メモリからの２デイジツト
・リード指令、メモリからの１６記憶デイジツト・リー
ド指令、およびメモリ装置に読取り書込みメモリが含ま
れる場合は追加の２つの指令、すなわちメモリへの２デ
イジツト・ライト指令およびメモリへの１６デイジツト
・ライト指令などを含む。第２６図には、本発明の好適
実施例に用いられる母線の通信プロトコールが示されて
いる。第２６図（Ｃ）から第２６図（Ｆ）までは共通母
線に対応し、第２６図（Ｂ）は特定のメモリ装置に結合
されるチップ選択ラインに対応し、第２６図（Ａ）は処
理装置からメモリ装置に結合されるクロック信号に対応
する。各時限１ −１７は第２６図（Ａ）のクロッり信
号と同期されている。時限ｔ１では、チップ選択信号は
論理のルベルであり、Ｉ１０母線はすべてのビット位置
で論理のルベルであり、共通母線はノー・オペレーショ
ン状態指令を含む。
時限ｔ１のノー・オペレーション状態に続き、時限ｔ２
はその開始時におけるｌ１０１の変換（指令開始変換）
によってトリガされる共通母線の信号の指令デコード状
態を示す。第２６図（Ｄ）から第２６ （Ｆ）までのＩ
１０ラインは、第２８Ａ図から第２８Ｃ図までに説明さ
れる通り、第２７図の状５１９−ＩＦの通信プロトコー
ルによりメモリ装置内の指令デコード回路によって解読
される。時限ｔ３から、時限ｔ２の間にデコードされた
命令に、したがってデータは共通母線に転送される。か
くて、アドレス・データはメモリ装置に選択的に転送さ
れて、前記アドレス・ロード指令に応じてチップ・プロ
グラム・カウンタにロードされ、またはメモリ装置プロ
グラム・カウンタの内容は、メモリ装置プログラム・カ
ウンタから前記アドレス・リード指令に応じて共通ｆｆ
１ｌに選択的に読出され、あるいはデータの多重デイジ
ットは前記２デイジツト・リードおよび１６デイジツト
・リード指令に応じてメモリ装置の記憶から選択的に読
み出され（検索され）、またはデータの多重デイジット
は前記２デイジツト書込みおよび１６デイジツト書込み
指令に応じて前記メモリ装置内に記憶するように選択的
に書き込まれる。時限ｔ３は可変であり、連続転送（メ
モリ・サイクル）の数はデコードされる指令に相当する
。時限ｔ４では、指令サイクルの完了に続きメモリ装置
によって共通母線はノー・オペレーション状態にされる
。このノー・オペレーション状態は、前記共通母線に結
合される装置がノー・オペレーション状態信号以外の信
号を出力するような時間まで、第２５図のＩ１０ラッチ
によって保たれる。次の指令開始変換が検出されると、
それは時限ｔ２に対応する時限ｔ５の指令およびデコー
ド・サイクルの開始をトリガする。時限ｔ６は、デコー
ドされる指令によるこの時限中にアドレスまたはデータ
が共通母線に転送される点で、時限ｔ３に相当する。第
２６図に見られる通り、基本指令サイクルを構成するｔ
ｌのようなノー・オペレーション状態の時限は、ｔ２の
ような指令およびデコード時限を、またｔ３のようなデ
ータ転送時限を、また最後にｔ４″のようなノー・オペ
レーション状態時限を伴って、指令サイクルを終了する
。
はその開始時におけるｌ１０１の変換（指令開始変換）
によってトリガされる共通母線の信号の指令デコード状
態を示す。第２６図（Ｄ）から第２６ （Ｆ）までのＩ
１０ラインは、第２８Ａ図から第２８Ｃ図までに説明さ
れる通り、第２７図の状５１９−ＩＦの通信プロトコー
ルによりメモリ装置内の指令デコード回路によって解読
される。時限ｔ３から、時限ｔ２の間にデコードされた
命令に、したがってデータは共通母線に転送される。か
くて、アドレス・データはメモリ装置に選択的に転送さ
れて、前記アドレス・ロード指令に応じてチップ・プロ
グラム・カウンタにロードされ、またはメモリ装置プロ
グラム・カウンタの内容は、メモリ装置プログラム・カ
ウンタから前記アドレス・リード指令に応じて共通ｆｆ
１ｌに選択的に読出され、あるいはデータの多重デイジ
ットは前記２デイジツト・リードおよび１６デイジツト
・リード指令に応じてメモリ装置の記憶から選択的に読
み出され（検索され）、またはデータの多重デイジット
は前記２デイジツト書込みおよび１６デイジツト書込み
指令に応じて前記メモリ装置内に記憶するように選択的
に書き込まれる。時限ｔ３は可変であり、連続転送（メ
モリ・サイクル）の数はデコードされる指令に相当する
。時限ｔ４では、指令サイクルの完了に続きメモリ装置
によって共通母線はノー・オペレーション状態にされる
。このノー・オペレーション状態は、前記共通母線に結
合される装置がノー・オペレーション状態信号以外の信
号を出力するような時間まで、第２５図のＩ１０ラッチ
によって保たれる。次の指令開始変換が検出されると、
それは時限ｔ２に対応する時限ｔ５の指令およびデコー
ド・サイクルの開始をトリガする。時限ｔ６は、デコー
ドされる指令によるこの時限中にアドレスまたはデータ
が共通母線に転送される点で、時限ｔ３に相当する。第
２６図に見られる通り、基本指令サイクルを構成するｔ
ｌのようなノー・オペレーション状態の時限は、ｔ２の
ような指令およびデコード時限を、またｔ３のようなデ
ータ転送時限を、また最後にｔ４″のようなノー・オペ
レーション状態時限を伴って、指令サイクルを終了する
。
第２８Ａ図には、第２６図および第２７図について説明
された指令プロトコール、第２５図について説明された
Ｉ１０ラッチ、および第４Ａ図から第４Ｄ図までならび
に第５Ａ図から第５Ｃ図までについて説明されたモジュ
ール装置を実施する装置のブロック図が示されている。
された指令プロトコール、第２５図について説明された
Ｉ１０ラッチ、および第４Ａ図から第４Ｄ図までならび
に第５Ａ図から第５Ｃ図までについて説明されたモジュ
ール装置を実施する装置のブロック図が示されている。
′＠２５図について説明されたＩ１０プルダウン・ラッ
チを含む１ｉｌＩＩＩｌ装置６２０は、共通Ｉ１０母線
６２２に結合されている。制御装置６２０は指令、デー
タ、およびアドレス信号を母線６２２に供給する。メモ
リ装置６２４はＩ１０母＄１６２２に結合されている。
チを含む１ｉｌＩＩＩｌ装置６２０は、共通Ｉ１０母線
６２２に結合されている。制御装置６２０は指令、デー
タ、およびアドレス信号を母線６２２に供給する。メモ
リ装置６２４はＩ１０母＄１６２２に結合されている。
メモリ装置はバッファ増幅装置２６３０、指令デコード
装Ｗ６３２、プログラム・カウンタ６３４、およびメモ
リ・アレイ装置６３６から成っている。ｌ１０ｆｆｌ１
６２２から受信した信号はバッファ増幅装置６３０によ
ってＩ！衝増幅される。バッファ増幅装置６３０からの
出力は、指令デコード装置６３２、プログラム・カウン
タ６３４、およびメモリ・アレイ装置６３６に結合され
、バッファ６３０からの出力は指令デコード装置からの
出力信号に応じて指令デコード装置６３２、プログラム
・カウンタ６３４、またはメモリ・アレイ６３６に選択
結合する。第２８Ａ図の回路の作動は、指令プロトコー
ルの完全な１サイクルをたどることによって一段と良く
理解される。Ｉ１０母線６２２に現われる信号がノー・
オペレーション状態にあるとまず想定すれば、Ｉｌｌ
ｍｌ装置６２０はメモリ装置ｆ２６２４および詳しく述
べればバッファ６３０に結合される指令信号を母線６２
２に出力する。バッファ６３０からの出力は指令デコー
ド６３２（命令デコード）に結合され、これは指令開始
変換を検出するとともに特定の受信指令をデコードし始
める。制御装置６２０からの受信指令に応じて、指令デ
コード６３２はバッファからの出力をプログラム・カウ
ンタ６３４またはメモリ・アレイ６３６に向けるように
、活性（アクティブ）デコード出力信号をバッファ６３
０に供給する。さらに、受信した指令信号に応じて、指
令デコードは第２群のデコード出力信号の活性な１つを
プログラム・カウンタに供給し、第３群のデコード出力
信号の活性な１つをメモリ・アレイ装置に供給する。プ
ログラム・カウンタ６３４は第２群の指令信号の活性な
１つに応じて、バッファ６３０から受信したデータを前
記プログラム・カウンタ内のカウンタ・メモリ装置内に
記憶したり、前記カウンタ・メモリ装置からの現在プロ
グラム・カウンタに記憶されたカウント値をＩ１０母線
６２２に結合すべきバッファ６３０に出力したり、プロ
グラム・カウンタに記憶されたカウント値をメモリ装置
６３６に出力したりする。メモリ・アレイ６３６は、バ
ッファ６３０から受信したデータをプログラム・カウン
タの出力により規定された場所に記憶したり、プログラ
ム・カウンタの出力により規定された場所から記憶済デ
ータを、指令デコード６３２からの出力信号の前記第３
群の受信された活性信号に応じかつプログラム・カウン
タ６３４からの受信された出力に応じて、１１０ＦＲ線
６２２に結合するバッファ６３０に出力する。指令開始
（発生）サイクルが終ると、メモリ装置６２４はノー・
オペレーション状態の信号を母線６２２に出力して、シ
ステムに次の指令サイクルを用意させる。
装Ｗ６３２、プログラム・カウンタ６３４、およびメモ
リ・アレイ装置６３６から成っている。ｌ１０ｆｆｌ１
６２２から受信した信号はバッファ増幅装置６３０によ
ってＩ！衝増幅される。バッファ増幅装置６３０からの
出力は、指令デコード装置６３２、プログラム・カウン
タ６３４、およびメモリ・アレイ装置６３６に結合され
、バッファ６３０からの出力は指令デコード装置からの
出力信号に応じて指令デコード装置６３２、プログラム
・カウンタ６３４、またはメモリ・アレイ６３６に選択
結合する。第２８Ａ図の回路の作動は、指令プロトコー
ルの完全な１サイクルをたどることによって一段と良く
理解される。Ｉ１０母線６２２に現われる信号がノー・
オペレーション状態にあるとまず想定すれば、Ｉｌｌ
ｍｌ装置６２０はメモリ装置ｆ２６２４および詳しく述
べればバッファ６３０に結合される指令信号を母線６２
２に出力する。バッファ６３０からの出力は指令デコー
ド６３２（命令デコード）に結合され、これは指令開始
変換を検出するとともに特定の受信指令をデコードし始
める。制御装置６２０からの受信指令に応じて、指令デ
コード６３２はバッファからの出力をプログラム・カウ
ンタ６３４またはメモリ・アレイ６３６に向けるように
、活性（アクティブ）デコード出力信号をバッファ６３
０に供給する。さらに、受信した指令信号に応じて、指
令デコードは第２群のデコード出力信号の活性な１つを
プログラム・カウンタに供給し、第３群のデコード出力
信号の活性な１つをメモリ・アレイ装置に供給する。プ
ログラム・カウンタ６３４は第２群の指令信号の活性な
１つに応じて、バッファ６３０から受信したデータを前
記プログラム・カウンタ内のカウンタ・メモリ装置内に
記憶したり、前記カウンタ・メモリ装置からの現在プロ
グラム・カウンタに記憶されたカウント値をＩ１０母線
６２２に結合すべきバッファ６３０に出力したり、プロ
グラム・カウンタに記憶されたカウント値をメモリ装置
６３６に出力したりする。メモリ・アレイ６３６は、バ
ッファ６３０から受信したデータをプログラム・カウン
タの出力により規定された場所に記憶したり、プログラ
ム・カウンタの出力により規定された場所から記憶済デ
ータを、指令デコード６３２からの出力信号の前記第３
群の受信された活性信号に応じかつプログラム・カウン
タ６３４からの受信された出力に応じて、１１０ＦＲ線
６２２に結合するバッファ６３０に出力する。指令開始
（発生）サイクルが終ると、メモリ装置６２４はノー・
オペレーション状態の信号を母線６２２に出力して、シ
ステムに次の指令サイクルを用意させる。
第２８８図から、第２８Ａ図の一段と詳細なブロック図
が示されている。メモリ装置！６２４は、１１０バツフ
ア装［６３０および指令デコード装置６３２に結合され
るＩ１０制御装置６３３をさらに含むものとして示され
るが、Ｉ１０制御Ｉ装置６３３はメモリ装置６２４の内
部にあるデータ母線、アドレス母線、および制御母線の
１つを、指令デコード装Ｗ６３２から受信した第４指令
信号６３１に応じてＩ１０バッファ６３０を介して共通
Ｉ１０母１６２２に選択結合する。指令デコード装置！
１８３２は、前記指令信号の選択され信号の受信に応じ
て第４１Ｍ１ｌｌＩｌ出力６３１を供給する。さらに、
メモリ装Ｗ６２４は前記Ｉ１０装置６３０、前記指令デ
コード装置６３２、および前記メモリ・アレイ６３６に
結合されるラッチ装置１６３７をも具備するものとして
示されている。ラッチ装置６３７は、好適実施例におい
て４ビット幅のＩ１０母線６２２に８ピット幅のメモリ
・アレイ６３６を結合させるデータ語サイズおよび形式
変換を与える。この構想は他の語サイズ変換に拡大する
ことができる。別法として、メモリ・アレイ６３６はＩ
１０母１６２２の語幅と同じ語幅から成るアレイであっ
てもよく、したがって語サイズ形式変換およびラッチ６
３７を必要としない。好適実施例では、集積回路６４０
は同１１回路６４２およびクロック発生回路６４４に結
合されるメモリ装置６２４を具備し、メモリ・アレイ６
３６が読取り書込みメモリ・アレイである場合、集積回
路６４０はさらに電力スイッチング回路６４８を備える
。読取り書込みメモリの好適実施例では、電力スイッチ
ング回路６４８はメモリ装ｆｆｆ６２４に結合される電
力出力６４９を与える。好適実施例では、集積回路６４
０はハウジング６５０の中に置かれるが、このハウジン
グは制御装置６２０を含むハウジング内のモジュール受
は部材に結合および取付けできるようにしである携帯式
ハウジングである。モジュール６５０は、クロック発生
器６４４に結合する同期発振クロック６２６の結合を与
える。クロック発生器６４４は、制御装置６２０から受
信したクロック信号６２６に応じてメモリ装置６２４に
結合されるクロック出力を与える。
が示されている。メモリ装置！６２４は、１１０バツフ
ア装［６３０および指令デコード装置６３２に結合され
るＩ１０制御装置６３３をさらに含むものとして示され
るが、Ｉ１０制御Ｉ装置６３３はメモリ装置６２４の内
部にあるデータ母線、アドレス母線、および制御母線の
１つを、指令デコード装Ｗ６３２から受信した第４指令
信号６３１に応じてＩ１０バッファ６３０を介して共通
Ｉ１０母１６２２に選択結合する。指令デコード装置！
１８３２は、前記指令信号の選択され信号の受信に応じ
て第４１Ｍ１ｌｌＩｌ出力６３１を供給する。さらに、
メモリ装Ｗ６２４は前記Ｉ１０装置６３０、前記指令デ
コード装置６３２、および前記メモリ・アレイ６３６に
結合されるラッチ装置１６３７をも具備するものとして
示されている。ラッチ装置６３７は、好適実施例におい
て４ビット幅のＩ１０母線６２２に８ピット幅のメモリ
・アレイ６３６を結合させるデータ語サイズおよび形式
変換を与える。この構想は他の語サイズ変換に拡大する
ことができる。別法として、メモリ・アレイ６３６はＩ
１０母１６２２の語幅と同じ語幅から成るアレイであっ
てもよく、したがって語サイズ形式変換およびラッチ６
３７を必要としない。好適実施例では、集積回路６４０
は同１１回路６４２およびクロック発生回路６４４に結
合されるメモリ装置６２４を具備し、メモリ・アレイ６
３６が読取り書込みメモリ・アレイである場合、集積回
路６４０はさらに電力スイッチング回路６４８を備える
。読取り書込みメモリの好適実施例では、電力スイッチ
ング回路６４８はメモリ装ｆｆｆ６２４に結合される電
力出力６４９を与える。好適実施例では、集積回路６４
０はハウジング６５０の中に置かれるが、このハウジン
グは制御装置６２０を含むハウジング内のモジュール受
は部材に結合および取付けできるようにしである携帯式
ハウジングである。モジュール６５０は、クロック発生
器６４４に結合する同期発振クロック６２６の結合を与
える。クロック発生器６４４は、制御装置６２０から受
信したクロック信号６２６に応じてメモリ装置６２４に
結合されるクロック出力を与える。
さらにモジュール６５０は、その集積回路６４０の同期
回路６４２に結合する制御装置６２０からのチップ・イ
ネーブルすなわちチップ選択出力６２７に結合するよう
になっている。チップ・イネーブル信号６２７に応じて
、同期回路６４２はイネーブル出力をメモリ装Ｍ６２４
に供給し、Ｉ１０母１６２２の信号に応じるようにメモ
リ装置６２４の内部にある指令デコード装置とその関連
回路を働かせる。さらにモジュール６５０は制御袋！！
６２０の主電源を結合するようになっており、この電源
は制御袋Ｍ６２０と共に共通ハウジング内に含まれる電
池であったり、外部電源であることができる。メモリ・
アレイ６３６の読取り専用メモリ（ＲＯＭ）の実施例で
は（°モジュール６５０がモジュール内に読取り専用メ
モリのプラグを持つ場合）、主電源６２８は集積回路６
４０に結合され、かつそこからメモリ装置６２４に直結
される。しかしメモリ・アレイ６３６の読取り書込みメ
モリ（ＲＡＭ）の実施例では、すなわちモジュール６５
０内に読取り書込みメモリのプラグがある場合は、主電
源６２８は集積回路６４０に結合されるが、そこから電
力スイッチング回路にのみ結合される。さらにモジュー
ル６５０の読取り／書込みメモリの実施例では、自主電
源すなわち電池６４６がモジュール６５０の内部に具備
され、第２８０図に示される通り集積回路６４０の電力
スイッチング回路６４８に結合されている。電力スイッ
チング回路６４８からの出力は、制御装置６２０の主電
源６２８から、またはモジュール６５０の電池６４６か
ら、メモリ装置６２４に一定の出力６４９を与え、電力
スイッチング回路６４８は主電源６２８に結合する前後
および結合中に中断されない出力を供給する。
回路６４２に結合する制御装置６２０からのチップ・イ
ネーブルすなわちチップ選択出力６２７に結合するよう
になっている。チップ・イネーブル信号６２７に応じて
、同期回路６４２はイネーブル出力をメモリ装Ｍ６２４
に供給し、Ｉ１０母１６２２の信号に応じるようにメモ
リ装置６２４の内部にある指令デコード装置とその関連
回路を働かせる。さらにモジュール６５０は制御袋！！
６２０の主電源を結合するようになっており、この電源
は制御袋Ｍ６２０と共に共通ハウジング内に含まれる電
池であったり、外部電源であることができる。メモリ・
アレイ６３６の読取り専用メモリ（ＲＯＭ）の実施例で
は（°モジュール６５０がモジュール内に読取り専用メ
モリのプラグを持つ場合）、主電源６２８は集積回路６
４０に結合され、かつそこからメモリ装置６２４に直結
される。しかしメモリ・アレイ６３６の読取り書込みメ
モリ（ＲＡＭ）の実施例では、すなわちモジュール６５
０内に読取り書込みメモリのプラグがある場合は、主電
源６２８は集積回路６４０に結合されるが、そこから電
力スイッチング回路にのみ結合される。さらにモジュー
ル６５０の読取り／書込みメモリの実施例では、自主電
源すなわち電池６４６がモジュール６５０の内部に具備
され、第２８０図に示される通り集積回路６４０の電力
スイッチング回路６４８に結合されている。電力スイッ
チング回路６４８からの出力は、制御装置６２０の主電
源６２８から、またはモジュール６５０の電池６４６か
ら、メモリ装置６２４に一定の出力６４９を与え、電力
スイッチング回路６４８は主電源６２８に結合する前後
および結合中に中断されない出力を供給する。
電力スイッチング回路６４８は、モジュール６５０のク
ロック出力結合器を介してクロック出力６２６に結合さ
れる。電力スイッチング回路６４８は、第１電源６２８
が電力スイッチング回路６４８に結合されて所定数のり
０ツク信号がりＯツク出力６２６から受信され、検出さ
れ、そして所定のカウントに達するまで、またはクロッ
ク出力が正しく（絶えず）受信される一定の時間が終っ
てから、電力スイッチング回路６４８によりカウントさ
れるとき、主電源６２８から前記出力６４９を供給する
。別法として、電力スイッチング回路６４８が第１１ｆ
源６２８に結合されなかったり、電力スイッチング回路
６４８が第１電源６２８に結合されるが所定数のクロッ
ク信号（所定時間中）がクロック出力６２６を介して受
信されない場合、電力スイッチング回路６４８はモジュ
ール電源電池６４６から前記出力６４９を供給する。か
くて、ＲＡＭモジュール６５０は集積回路６４０の中に
前記電力スイッチング装置６４８を具備し、外部電源６
２８に対する結合の状態にかかわらず、電池６４６また
は外部電源６２８からメモリ・７レイ６３６にある読取
り書込みメモリ・セルに非中断電１６４９を供給する。
ロック出力結合器を介してクロック出力６２６に結合さ
れる。電力スイッチング回路６４８は、第１電源６２８
が電力スイッチング回路６４８に結合されて所定数のり
０ツク信号がりＯツク出力６２６から受信され、検出さ
れ、そして所定のカウントに達するまで、またはクロッ
ク出力が正しく（絶えず）受信される一定の時間が終っ
てから、電力スイッチング回路６４８によりカウントさ
れるとき、主電源６２８から前記出力６４９を供給する
。別法として、電力スイッチング回路６４８が第１１ｆ
源６２８に結合されなかったり、電力スイッチング回路
６４８が第１電源６２８に結合されるが所定数のクロッ
ク信号（所定時間中）がクロック出力６２６を介して受
信されない場合、電力スイッチング回路６４８はモジュ
ール電源電池６４６から前記出力６４９を供給する。か
くて、ＲＡＭモジュール６５０は集積回路６４０の中に
前記電力スイッチング装置６４８を具備し、外部電源６
２８に対する結合の状態にかかわらず、電池６４６また
は外部電源６２８からメモリ・７レイ６３６にある読取
り書込みメモリ・セルに非中断電１６４９を供給する。
この結果、計算源プログラム開発と、同時に取りはずし
可能な運搬式不揮発ブＯグラム記憶ファイルを与えるこ
ととの両方が可能な不揮発、取りはずし可能な、読取り
書込みメモリが得られる。
可能な運搬式不揮発ブＯグラム記憶ファイルを与えるこ
ととの両方が可能な不揮発、取りはずし可能な、読取り
書込みメモリが得られる。
好適実施例では、メモリ装置６２４は制御装置６２０か
らの指令信号に応動し、したがってメモリ装置６２４は
とりわけ、前記指令信号の中の特定な信号に応じ、また
前記プログラム・カウンタ６３４からの出力としての前
記アドレス信号に応じて、メモリ・アレイ６３６の多数
場所へのデータ記憶またはそこからのデータ検索を選択
的に行う。メモリ装置６２４は、前記指令信号の中の他
の特定な信号に応動する装置であって前記指令信号の中
の他の第１信号の受信に応じてプログラム・カウンタ６
３４に前記アドレス信号を記憶しまた指令プロトコール
の一部として単一指令メモリ・サイクルで前記相当する
アドレス信号を記憶する装置を含む前記応動装置と、前
記指令信号の中の前記特定な信号に応じて＃ＪＩ Ｉｌ
ｌ装置６２０のクロック出力６２６に同ＩＩされる前記
各送受信（転送）されたデータ信号と同期して前記プロ
グラム・カウンタ６３４を選択的に自動増分する装置と
を具備する。かくて、メモリ装置６２４は、特定の単一
指令信号に応じて、そのプログラム・カウンタが自動増
分し、データ記憶または検索の多数メモリ・サイクルを
行う。かくて、第１指令信号および前記プログラム・カ
ウンタ６３４からの相当するアドレス信号出力に応じ、
メモリ装置６２４は、単一の指令メモリ・サイクル内の
みで、多数メモリ場所からデータを出力する。好適実施
例では、２場所読取り指令信号または１６場所読取り指
令信号にそれぞれ応じて、２記憶場所または１６記憶場
所からデータを出力する装置がメモリ装置６２４の内部
に備えられる。さらにメモリ装置６２４は第２指令信号
および前記プログラム・カウンタ６３４からの相当する
アドレス信号出力に応じて、メモリ装置ｌ！８２４にあ
るメモリ・アレイ６３６の内部の多数記憶場所に受信デ
ータ信＠（好適実施例では逐次転送されたデータ信号）
を記憶する。単一指令サイクルにおいて単一指令信号に
応じて多数データ信号を記憶する装置は、メモリ装置６
２４の内部にある２記憶場所に逐次転送された受信デー
タを記憶するように第３指令信号に応動する装置、およ
びメモリ装置６２４の内部にある１６記憶場所に逐次転
送された受信データを記憶するように受信した第４指令
（１６記憶場所指令に記憶）に応動する装置を備える。
らの指令信号に応動し、したがってメモリ装置６２４は
とりわけ、前記指令信号の中の特定な信号に応じ、また
前記プログラム・カウンタ６３４からの出力としての前
記アドレス信号に応じて、メモリ・アレイ６３６の多数
場所へのデータ記憶またはそこからのデータ検索を選択
的に行う。メモリ装置６２４は、前記指令信号の中の他
の特定な信号に応動する装置であって前記指令信号の中
の他の第１信号の受信に応じてプログラム・カウンタ６
３４に前記アドレス信号を記憶しまた指令プロトコール
の一部として単一指令メモリ・サイクルで前記相当する
アドレス信号を記憶する装置を含む前記応動装置と、前
記指令信号の中の前記特定な信号に応じて＃ＪＩ Ｉｌ
ｌ装置６２０のクロック出力６２６に同ＩＩされる前記
各送受信（転送）されたデータ信号と同期して前記プロ
グラム・カウンタ６３４を選択的に自動増分する装置と
を具備する。かくて、メモリ装置６２４は、特定の単一
指令信号に応じて、そのプログラム・カウンタが自動増
分し、データ記憶または検索の多数メモリ・サイクルを
行う。かくて、第１指令信号および前記プログラム・カ
ウンタ６３４からの相当するアドレス信号出力に応じ、
メモリ装置６２４は、単一の指令メモリ・サイクル内の
みで、多数メモリ場所からデータを出力する。好適実施
例では、２場所読取り指令信号または１６場所読取り指
令信号にそれぞれ応じて、２記憶場所または１６記憶場
所からデータを出力する装置がメモリ装置６２４の内部
に備えられる。さらにメモリ装置６２４は第２指令信号
および前記プログラム・カウンタ６３４からの相当する
アドレス信号出力に応じて、メモリ装置ｌ！８２４にあ
るメモリ・アレイ６３６の内部の多数記憶場所に受信デ
ータ信＠（好適実施例では逐次転送されたデータ信号）
を記憶する。単一指令サイクルにおいて単一指令信号に
応じて多数データ信号を記憶する装置は、メモリ装置６
２４の内部にある２記憶場所に逐次転送された受信デー
タを記憶するように第３指令信号に応動する装置、およ
びメモリ装置６２４の内部にある１６記憶場所に逐次転
送された受信データを記憶するように受信した第４指令
（１６記憶場所指令に記憶）に応動する装置を備える。
上述のように、メモリ装置１６２４はメモリ・アレイ６
３６の内部に読取り専用メモリを有することがあるが、
その場合「記憶場所への記憶」命令は適用できない。別
法として、メモリ装ｒ！１６２４はメモリ・アレイ６２
６の内部に読取り書込みメモリを有することがあり、そ
の場合メモリ装置６２４は指令の記憶および読取りの両
方に応ｅ−する。集積回路６４０（，１５よび前記集積
回路を含むモジュール６５０）の読取り専用メモリ実施
例ならびに読取り書込みメモリ実施例はおのおの、第２
８８図の集積回路６４０に相当する詳細なブロック図お
よび対応する詳細な回路図について別々に説明される。
３６の内部に読取り専用メモリを有することがあるが、
その場合「記憶場所への記憶」命令は適用できない。別
法として、メモリ装ｒ！１６２４はメモリ・アレイ６２
６の内部に読取り書込みメモリを有することがあり、そ
の場合メモリ装置６２４は指令の記憶および読取りの両
方に応ｅ−する。集積回路６４０（，１５よび前記集積
回路を含むモジュール６５０）の読取り専用メモリ実施
例ならびに読取り書込みメモリ実施例はおのおの、第２
８８図の集積回路６４０に相当する詳細なブロック図お
よび対応する詳細な回路図について別々に説明される。
読取り専用メモリの実施例は第２９図から第３１図まで
、第３２Ａ図から第３２Ｇ図まで、第３３図、および第
３４ＡＡ図から第３４Ｈ図までに詳しく示される一方、
読取り書込みメモリの実施例は第３５〜第３７図、第３
８Ａ図から第３８ Ｈ図まで、第３９図、ならびに第４
０Ａ図から第４０Ｃ図までに詳しく示されている。
、第３２Ａ図から第３２Ｇ図まで、第３３図、および第
３４ＡＡ図から第３４Ｈ図までに詳しく示される一方、
読取り書込みメモリの実施例は第３５〜第３７図、第３
８Ａ図から第３８ Ｈ図まで、第３９図、ならびに第４
０Ａ図から第４０Ｃ図までに詳しく示されている。
第２９図には、第２８Ｂ図の取りはずし可能な運搬式モ
ジュール６５０に示されるような集積回路６４０の読取
り専用メモリの実施例が示されている。第２９図のブロ
ック素子は第２８Ｂ図のブロック素子に相当し、また以
下の第３１図、第３２Ａ図から第３２Ｇ図まで、第３３
図、および第３４ＡＡ図から第３４Ｈ図までの詳細な回
路図のブロック素子に相当する。第３４ＡＡ図および第
３４ＡＢ図に詳しく示されるクロック発生回路７３ｏ、
および第３４ＡＡ図に詳しく示されるノー・クロック検
出回路７４０は、第２８Ｂ図のクロック発生回路６４４
に相当する。第３４ＡＡ図に詳しく示される同期回路７
２０は、第２８Ｂ図の同期回路６４２に相当する。第３
４ＢＡ図に詳しく示されるＩ１０バッファ７０１は、第
２８８図のＩ１０バッファ６３０に相当する。第３４Ａ
Ｂ図に示されるＩ１０制御回路７５０は、第２８Ｂ図の
Ｉ１０制御回路６３３に相当する。第３４８Ａ図に詐し
く示されるイネーブル回路７０３、第３４ＢＡ図に詳し
く示される命令デコード・ブログラム可能論理アレイ（
ＰＬＡ）７００．第３４８８図に詳しく示される指令ラ
ッチ７０２、および第３４ＥＡ図に詳しく示される状態
カウンタ７０６ならびに制御論理７０７は、組み合わさ
れて第２８Ｂ図の指令デコード６３２に相当する。
ジュール６５０に示されるような集積回路６４０の読取
り専用メモリの実施例が示されている。第２９図のブロ
ック素子は第２８Ｂ図のブロック素子に相当し、また以
下の第３１図、第３２Ａ図から第３２Ｇ図まで、第３３
図、および第３４ＡＡ図から第３４Ｈ図までの詳細な回
路図のブロック素子に相当する。第３４ＡＡ図および第
３４ＡＢ図に詳しく示されるクロック発生回路７３ｏ、
および第３４ＡＡ図に詳しく示されるノー・クロック検
出回路７４０は、第２８Ｂ図のクロック発生回路６４４
に相当する。第３４ＡＡ図に詳しく示される同期回路７
２０は、第２８Ｂ図の同期回路６４２に相当する。第３
４ＢＡ図に詳しく示されるＩ１０バッファ７０１は、第
２８８図のＩ１０バッファ６３０に相当する。第３４Ａ
Ｂ図に示されるＩ１０制御回路７５０は、第２８Ｂ図の
Ｉ１０制御回路６３３に相当する。第３４８Ａ図に詐し
く示されるイネーブル回路７０３、第３４ＢＡ図に詳し
く示される命令デコード・ブログラム可能論理アレイ（
ＰＬＡ）７００．第３４８８図に詳しく示される指令ラ
ッチ７０２、および第３４ＥＡ図に詳しく示される状態
カウンタ７０６ならびに制御論理７０７は、組み合わさ
れて第２８Ｂ図の指令デコード６３２に相当する。
命令デコードＰＬＡ７００はＩ１０バッファ７０１に結
合されてそこから信号を受信し、ざらにイネーブル回路
７０３に結合される。さらに、命令デコードＰＬＡ７０
０は指令ラッチ７０２に結合されるとともに、状態カウ
ンタ７０６および制御論理７０７に結合される。制御論
理７０７の出力は第３２ＡＡ図から第３２Ｆ図までに示
される通り、第２８８図のメモリ・アレイ６３６に相当
するメモリ・デコード回路７１４およびメモリ・アレイ
・セルフ３５に結合される。さらに制御論理７０７の出
力は第３４ＣＡ図から第３４ＤＢ図までに詳しく示され
る通り、第２８Ｂ図のプログラム・カウンタ６３４に相
当するＢＣＤプログラム・カウンタ７０４に結合される
。ＢＣＤプログラム・カウンタ７０４からの出力はデコ
ード回路７１４に結合される。さらにＢＣＤプログラム
・カウンタは、プログラム・カウンタのデータを転送す
る手段を与えるように、Ｉ１０バッファ７０１に結合さ
れる。第３４０Ａ図に詳しく示されるデータ・ラッチ７
０５は第２８Ｂ図のラッチ６３７に相当する。データ・
ラッチ７０５はＩ１０バッファ７０１およびデコード回
路７１４に結合される。第２９図および第３４ＥＡ図の
状態カウンタ７０６とＩＩＪＩｌｌ論理７０７は第３０
図に一段と詳細なブロック図で示されている。
合されてそこから信号を受信し、ざらにイネーブル回路
７０３に結合される。さらに、命令デコードＰＬＡ７０
０は指令ラッチ７０２に結合されるとともに、状態カウ
ンタ７０６および制御論理７０７に結合される。制御論
理７０７の出力は第３２ＡＡ図から第３２Ｆ図までに示
される通り、第２８８図のメモリ・アレイ６３６に相当
するメモリ・デコード回路７１４およびメモリ・アレイ
・セルフ３５に結合される。さらに制御論理７０７の出
力は第３４ＣＡ図から第３４ＤＢ図までに詳しく示され
る通り、第２８Ｂ図のプログラム・カウンタ６３４に相
当するＢＣＤプログラム・カウンタ７０４に結合される
。ＢＣＤプログラム・カウンタ７０４からの出力はデコ
ード回路７１４に結合される。さらにＢＣＤプログラム
・カウンタは、プログラム・カウンタのデータを転送す
る手段を与えるように、Ｉ１０バッファ７０１に結合さ
れる。第３４０Ａ図に詳しく示されるデータ・ラッチ７
０５は第２８Ｂ図のラッチ６３７に相当する。データ・
ラッチ７０５はＩ１０バッファ７０１およびデコード回
路７１４に結合される。第２９図および第３４ＥＡ図の
状態カウンタ７０６とＩＩＪＩｌｌ論理７０７は第３０
図に一段と詳細なブロック図で示されている。
第３０図には、第２９Ｂ図の状態カウンタ７０６および
制御論理７０７の細部ブロックが示されている。状態カ
ウンタ７０６および制御論理７０７は第３４ＥＡ図に詳
しく示される状態カウンタ７０Ｂと、第３４ＥＡ図に詳
しく示される１／２タイマ回路７１３と、第３４ＥＡ図
、第３４ＥＢ図ならびに第３４Ｆ図に詳しく示される命
令リセット終了論理回路７１１と、第３４ＥＢ図に詳し
く示されるアドレス・ロード論理回路７２７と、第３４
ＥＢ図に詳しく示されるＲＯＭイネーブル読取り回路７
１２と、第３４ＥＢ図および第３４Ｆ図に詳しく示され
るＲ ＯＭ ｉｌｌ Ｉ１１回路７１０と第３４Ｆ図に
詳しく示されるデータ・ラッチ制御回路７０９と、第３
４ＥＢ図および第３４Ｆ図に詳しく示されるアドレス制
御読取り論理回路７０８とから成っている。
制御論理７０７の細部ブロックが示されている。状態カ
ウンタ７０６および制御論理７０７は第３４ＥＡ図に詳
しく示される状態カウンタ７０Ｂと、第３４ＥＡ図に詳
しく示される１／２タイマ回路７１３と、第３４ＥＡ図
、第３４ＥＢ図ならびに第３４Ｆ図に詳しく示される命
令リセット終了論理回路７１１と、第３４ＥＢ図に詳し
く示されるアドレス・ロード論理回路７２７と、第３４
ＥＢ図に詳しく示されるＲＯＭイネーブル読取り回路７
１２と、第３４ＥＢ図および第３４Ｆ図に詳しく示され
るＲ ＯＭ ｉｌｌ Ｉ１１回路７１０と第３４Ｆ図に
詳しく示されるデータ・ラッチ制御回路７０９と、第３
４ＥＢ図および第３４Ｆ図に詳しく示されるアドレス制
御読取り論理回路７０８とから成っている。
第３１図には、第３２Ａ図から第３２Ｇ図までの図面の
相互関係が示されており、これは第２８Ｂ図のメモリ・
アレイ６３６に相当する読取り専用メモリ・アレイ・セ
ルフ３５およびそれに組み合わされるデコード回路７１
４の詳細な回路図である。
相互関係が示されており、これは第２８Ｂ図のメモリ・
アレイ６３６に相当する読取り専用メモリ・アレイ・セ
ルフ３５およびそれに組み合わされるデコード回路７１
４の詳細な回路図である。
第３３図には、第３４ＡＡ図から第３４Ｆ図までの図面
の相互関係が示されており、これは第２９図および第３
０図について上述したクロック発生器７３０．ノ゛−・
クロツク検出器７４０１同期回路７２０、Ｉ１０バッフ
ァ７０１、Ｉ ／ ＯＩｌｌ ｍ論理７５０、イネーブ
ル回路７０３、命令デコードＰＬＡ７００、指令ラッチ
７０２、状態カウンタ７０６および制−論理７０７、デ
ータ・ラッチ７０５、ならびにＢＣＤプログラム・カウ
ンタ７ｏ４の詳細な回路図である。第３４Ｇ図において
、ゼロ状態ラッチ回路機能（共通Ｉ１０母線にすべてゼ
ロを置くすなわらノー・オペレーション状態）は、命令
リセット終了論理回路に含まれる。
の相互関係が示されており、これは第２９図および第３
０図について上述したクロック発生器７３０．ノ゛−・
クロツク検出器７４０１同期回路７２０、Ｉ１０バッフ
ァ７０１、Ｉ ／ ＯＩｌｌ ｍ論理７５０、イネーブ
ル回路７０３、命令デコードＰＬＡ７００、指令ラッチ
７０２、状態カウンタ７０６および制−論理７０７、デ
ータ・ラッチ７０５、ならびにＢＣＤプログラム・カウ
ンタ７ｏ４の詳細な回路図である。第３４Ｇ図において
、ゼロ状態ラッチ回路機能（共通Ｉ１０母線にすべてゼ
ロを置くすなわらノー・オペレーション状態）は、命令
リセット終了論理回路に含まれる。
第３４ＡＡ図から、クロック発生回路７３０、同期回路
７２０、ノー・クロック検出回路７４０およびＩ１０制
御回路７５０が詳しく示されている。同期回路７２０は
、第２９図に示される制御回路に結合されるチップ・イ
ネーブル母線に結合する相互接続点７２２に結合される
。同期回路は同期比カフ２４およびＤＩＳＡＢＬＥ
（旧５ＡＢＬＥ ’）信号比カフ２５ （７２６）を供
給し、前記信＠７２４゜７２５および７２６はメモリ装
置６４０の他のブロック素子に結合する。発振回路は、
制御回路６２０からのクロック出力に結合されるクロッ
ク信号母線に結合を与える相互接続点７３２に結合され
る。クロック発生回路７３０は発振り０ツク出力０３Ｃ
７３３および０３Ｃ７３４を与え、前記信号７３３およ
び７３４はメモリ装置６４０の他のブロックに結合する
。クロック発生器７３０は前記同期信号７２４、前記Ｄ
ＩＳＡＢＬＥ信号７２５、および前記ＤＩＳＡＢＬＥ信
＠７２６を受信する同期回路７２０に結合される。さら
に、クロック発生器７３０はノー・クロック検出回路７
４０に結合されて、そこからＮ０ＣＬに信号７４３を受
信する。ノー・クロック回路７４０はクロック相互接続
点７３２に結合されて、前記Ｎ０ＣＬＫ信号７４３およ
びＮ０ＣＬに信号７４４を与え、前記信号７４３および
７４４はメモリ装置６４０の他のブロックに結合し、前
記信号７４３および７４４はノー・クロック信号が相互
接続点７３２から受信されていることをトルー（ｔｒｕ
ｅ）状態で表わす。クロック発生器７３０は前記相互接
続点７３２からのクロック信号の受信に応じ、またノー
・クロック検出回路７４０からのノー・トルー（ｎｏ−
ｔｒｕｅ ） ＭＯＣＬＫ信号７４３の受信に応じて前
記Ｏ８Ｃ信号７３３およびＯ８Ｃ信号７３４を与える。
７２０、ノー・クロック検出回路７４０およびＩ１０制
御回路７５０が詳しく示されている。同期回路７２０は
、第２９図に示される制御回路に結合されるチップ・イ
ネーブル母線に結合する相互接続点７２２に結合される
。同期回路は同期比カフ２４およびＤＩＳＡＢＬＥ
（旧５ＡＢＬＥ ’）信号比カフ２５ （７２６）を供
給し、前記信＠７２４゜７２５および７２６はメモリ装
置６４０の他のブロック素子に結合する。発振回路は、
制御回路６２０からのクロック出力に結合されるクロッ
ク信号母線に結合を与える相互接続点７３２に結合され
る。クロック発生回路７３０は発振り０ツク出力０３Ｃ
７３３および０３Ｃ７３４を与え、前記信号７３３およ
び７３４はメモリ装置６４０の他のブロックに結合する
。クロック発生器７３０は前記同期信号７２４、前記Ｄ
ＩＳＡＢＬＥ信号７２５、および前記ＤＩＳＡＢＬＥ信
＠７２６を受信する同期回路７２０に結合される。さら
に、クロック発生器７３０はノー・クロック検出回路７
４０に結合されて、そこからＮ０ＣＬに信号７４３を受
信する。ノー・クロック回路７４０はクロック相互接続
点７３２に結合されて、前記Ｎ０ＣＬＫ信号７４３およ
びＮ０ＣＬに信号７４４を与え、前記信号７４３および
７４４はメモリ装置６４０の他のブロックに結合し、前
記信号７４３および７４４はノー・クロック信号が相互
接続点７３２から受信されていることをトルー（ｔｒｕ
ｅ）状態で表わす。クロック発生器７３０は前記相互接
続点７３２からのクロック信号の受信に応じ、またノー
・クロック検出回路７４０からのノー・トルー（ｎｏ−
ｔｒｕｅ ） ＭＯＣＬＫ信号７４３の受信に応じて前
記Ｏ８Ｃ信号７３３およびＯ８Ｃ信号７３４を与える。
同期回路７２２が活性（アクティブ）論理レベルで前記
同期信号７２４を与えるのは、相互接続点７２２を介し
て活性（アクティブ）チップ・イネーブル信号が受信さ
れるとき、Ｏ８Ｃ信号７３３およびＯ８Ｃ信号７３４が
活性（アクティブ）でかつ循環しているとき、ならびに
ＨＱＣＬに信号７４４が不活性（インアクティブ）レベ
ルであって、活性循環クロック信号が受信されているこ
とを示すときである。
同期信号７２４を与えるのは、相互接続点７２２を介し
て活性（アクティブ）チップ・イネーブル信号が受信さ
れるとき、Ｏ８Ｃ信号７３３およびＯ８Ｃ信号７３４が
活性（アクティブ）でかつ循環しているとき、ならびに
ＨＱＣＬに信号７４４が不活性（インアクティブ）レベ
ルであって、活性循環クロック信号が受信されているこ
とを示すときである。
さらに同期回路７２０が前記ＤＩＳ＾ＢＬＥ信号７２５
および前記ＤＩＳＡＢＬＥ信号７２６を与えるのは、ノ
ー・クロック信号が受信されてＮ０ＣＬに信号７４４が
活性（アクティブ）状態で受信されるとき、またはチッ
プ・イネーブル信号が不活性（インアクティブ）状態で
相互接続点７２２から受信されるときである。クロック
発生回路７３０はさらにクロック位相信号φ１．φ１．
φ２．φ２．φ３゜φ４．φ４．φ５．φ６．φ△、φ
Ａ、φＢ。
および前記ＤＩＳＡＢＬＥ信号７２６を与えるのは、ノ
ー・クロック信号が受信されてＮ０ＣＬに信号７４４が
活性（アクティブ）状態で受信されるとき、またはチッ
プ・イネーブル信号が不活性（インアクティブ）状態で
相互接続点７２２から受信されるときである。クロック
発生回路７３０はさらにクロック位相信号φ１．φ１．
φ２．φ２．φ３゜φ４．φ４．φ５．φ６．φ△、φ
Ａ、φＢ。
φＢ、φＣ２φＣ９φＤおよびφＢを供給する多位相ク
ロック発生回路を具備している。クロック発生器７３０
の多位相クロック発生器部分は、同期信号７２４、ＤＩ
ＳＡＢＬＥ信号７２５、およびＤＩＳＡＢＬＥ信号７２
６を受信するため同期回路７２０に結合される。さらに
クロック発生器７３０は、φＣとφＢおよびφＡとφＢ
のそれぞれのタイミング間に同期リンケージを与える２
個の出力信号ＥＮφＣならびにＥＮφＡを供給する。Ｉ
１０バッファ７０１は、それぞれ受信データ語の最下位
ビットから最上位ビットにのぼって結合する相互接続点
７４２，７４３，７４４および７４５にそれぞれ結合さ
れる。相互接続点７４２−７４５は、データ語を転送す
るために制御装置６２０と結合されるＩ１０母１ｉ１３
３６への結合を与える。母線３３６に現われるデータ語
は、第２６図から第２８図までについて館述した通り指
令プロトコールにしたがうように構成される。
ロック発生回路を具備している。クロック発生器７３０
の多位相クロック発生器部分は、同期信号７２４、ＤＩ
ＳＡＢＬＥ信号７２５、およびＤＩＳＡＢＬＥ信号７２
６を受信するため同期回路７２０に結合される。さらに
クロック発生器７３０は、φＣとφＢおよびφＡとφＢ
のそれぞれのタイミング間に同期リンケージを与える２
個の出力信号ＥＮφＣならびにＥＮφＡを供給する。Ｉ
１０バッファ７０１は、それぞれ受信データ語の最下位
ビットから最上位ビットにのぼって結合する相互接続点
７４２，７４３，７４４および７４５にそれぞれ結合さ
れる。相互接続点７４２−７４５は、データ語を転送す
るために制御装置６２０と結合されるＩ１０母１ｉ１３
３６への結合を与える。母線３３６に現われるデータ語
は、第２６図から第２８図までについて館述した通り指
令プロトコールにしたがうように構成される。
第３４ＢＡ図から、Ｉ１０バッファ７ｏ１は受信したデ
ータ語を命令デコードＰＬＡ７００および指令検出イネ
ーブル回路７０３に選択結合する相互接続点７４２−７
４５からデータを受信し、１１０１．１１０２、ｌ１０
４、およびｌ１０８を他の内部回路接続点に転送するた
めの追加の出力結合を与える。相互接続点７４２−７４
５からメモリ装置１６４０の回路ブロックの残りに対す
るデータ語の結合は、第３４ＡＢ図のＩ１０制御装置７
５０から受信されたＩＮ信号の受信に応じて選択的に得
られる。別法として、Ｉ１０バッファ７０１はメモリ装
置６４０の他の回路ブロック素子から、接続点７４６，
７４７，７４８、および７４９を介して信号を受信する
が、これらの接続点は前記受信信号をＩ ／ ＯＩＩＪ
’ｍ装置７５０から受信した活性受信０ＬＪＴ信号に
応じてそれぞれ相互接続点７４２，７４３．７４４なら
びに７４５に選択結合する。制御母線からＩ１０バッフ
ァに受信されたデータ語は、ＰＬＡ指令検出イネーブル
装置１７０３から受信したデコード・イネーブル信号６
９８に応じて命令デコードＰＬＡに選択結合される。活
性（アクティブ）デコード信号６９８が命令デコードＰ
ＬＡ７００によって受信されると、受信したデータ語は
ＰＬＡに結合され、そこで指令プロトコール順序からの
指令としてデコードされる。別法として、命令デコード
は探索表（Ｉｏｏｋｕｐ ｔａｂｌｅ）その他の方法で
行うことができる。命令デコードＰＬＡの出力は、指令
ラッチに結合される出力を与えるように同期ゲートされ
る。
ータ語を命令デコードＰＬＡ７００および指令検出イネ
ーブル回路７０３に選択結合する相互接続点７４２−７
４５からデータを受信し、１１０１．１１０２、ｌ１０
４、およびｌ１０８を他の内部回路接続点に転送するた
めの追加の出力結合を与える。相互接続点７４２−７４
５からメモリ装置１６４０の回路ブロックの残りに対す
るデータ語の結合は、第３４ＡＢ図のＩ１０制御装置７
５０から受信されたＩＮ信号の受信に応じて選択的に得
られる。別法として、Ｉ１０バッファ７０１はメモリ装
置６４０の他の回路ブロック素子から、接続点７４６，
７４７，７４８、および７４９を介して信号を受信する
が、これらの接続点は前記受信信号をＩ ／ ＯＩＩＪ
’ｍ装置７５０から受信した活性受信０ＬＪＴ信号に
応じてそれぞれ相互接続点７４２，７４３．７４４なら
びに７４５に選択結合する。制御母線からＩ１０バッフ
ァに受信されたデータ語は、ＰＬＡ指令検出イネーブル
装置１７０３から受信したデコード・イネーブル信号６
９８に応じて命令デコードＰＬＡに選択結合される。活
性（アクティブ）デコード信号６９８が命令デコードＰ
ＬＡ７００によって受信されると、受信したデータ語は
ＰＬＡに結合され、そこで指令プロトコール順序からの
指令としてデコードされる。別法として、命令デコード
は探索表（Ｉｏｏｋｕｐ ｔａｂｌｅ）その他の方法で
行うことができる。命令デコードＰＬＡの出力は、指令
ラッチに結合される出力を与えるように同期ゲートされ
る。
第３４ＢＡ図および第３４ＢＢ図に示される通り、読取
り専用メモリ装置の好適実施例では、別々の活性デコー
ド出力として命令デコードＰＬＡから供給されるデコー
ド済指令は、プログラム・カウンタへのロード・アドレ
ス（ＬＡ）、プログラム・カウンタからのリード・アド
レス（ＲＡ） 、メモリからのリード２データｎ（Ｒ２
）、およびメモリからのリード１６データ語（Ｒ１６）
である。
り専用メモリ装置の好適実施例では、別々の活性デコー
ド出力として命令デコードＰＬＡから供給されるデコー
ド済指令は、プログラム・カウンタへのロード・アドレ
ス（ＬＡ）、プログラム・カウンタからのリード・アド
レス（ＲＡ） 、メモリからのリード２データｎ（Ｒ２
）、およびメモリからのリード１６データ語（Ｒ１６）
である。
応用次第で追加または異なる指令デコードが与えられる
。例えば、第３８Ａ図から第３８Ｆ図までに示されるよ
うな読取り書込みメモリ装置の実施例では、メモリ（Ｗ
２）への２個の受信データ語書込み、およびメモリ（Ｗ
１６）への１６個の受信データ語書込みの追加指令が与
えられる。指令ラッチ７０２は同ｍ装Ｗ１７２２に結合
されてそこからＤＩＳＡＢＬＥ信号を受信し、またさら
にリセット論理７１１に結合されてそこからＲ３ＴＣＬ
信号を受信する。指令ランチ７０２は、個々の指令デコ
ードおよび同期ラッチ回路７７０，７７１，７７２゜な
らびに７７３を備えている。ラッチ７７０は０１３＾８
Ｌ［信号、Ｒ３ＴＣＬ信号、ＬＡ信号およびＲＡ倍信号
結合され、また前記信号に応じてイネーブル装置７０３
、Ｉ１０制御装置７５０および他の回路素子に結合する
ＡＤＤならびにＡＤＤ信号出力を供給する。ラッチ７７
１はＤＩＳＡＢＬＥ信号Ｒ３ＴＣＬ信号、Ｒ２信号およ
びＲ１６信号を受信するように結合され、またそれに応
じて前記イネーブル装置７０３および前記Ｉ ／ ＯＩ
ｌｌ ＠装置７５０、ならびに他の回路ブロックに結合
するＲＥＡＤおよびＲＥＡＤ信号を供給する。ラッチ７
７２はＤＩＳＡＢＬＥ信号、Ｒ８ＴＣＬ信号、およびＲ
２信号を受信するように結合され、またそれに応じて他
の回路ブロックに結合する出力信号Ｒ２およびＲ２を供
給する。
。例えば、第３８Ａ図から第３８Ｆ図までに示されるよ
うな読取り書込みメモリ装置の実施例では、メモリ（Ｗ
２）への２個の受信データ語書込み、およびメモリ（Ｗ
１６）への１６個の受信データ語書込みの追加指令が与
えられる。指令ラッチ７０２は同ｍ装Ｗ１７２２に結合
されてそこからＤＩＳＡＢＬＥ信号を受信し、またさら
にリセット論理７１１に結合されてそこからＲ３ＴＣＬ
信号を受信する。指令ランチ７０２は、個々の指令デコ
ードおよび同期ラッチ回路７７０，７７１，７７２゜な
らびに７７３を備えている。ラッチ７７０は０１３＾８
Ｌ［信号、Ｒ３ＴＣＬ信号、ＬＡ信号およびＲＡ倍信号
結合され、また前記信号に応じてイネーブル装置７０３
、Ｉ１０制御装置７５０および他の回路素子に結合する
ＡＤＤならびにＡＤＤ信号出力を供給する。ラッチ７７
１はＤＩＳＡＢＬＥ信号Ｒ３ＴＣＬ信号、Ｒ２信号およ
びＲ１６信号を受信するように結合され、またそれに応
じて前記イネーブル装置７０３および前記Ｉ ／ ＯＩ
ｌｌ ＠装置７５０、ならびに他の回路ブロックに結合
するＲＥＡＤおよびＲＥＡＤ信号を供給する。ラッチ７
７２はＤＩＳＡＢＬＥ信号、Ｒ８ＴＣＬ信号、およびＲ
２信号を受信するように結合され、またそれに応じて他
の回路ブロックに結合する出力信号Ｒ２およびＲ２を供
給する。
ざらに指令ランチ７０２は、前記ＤＩＳＡＢＬＥ信号お
よび前記ＬＡ信号を受信するように結合されるラッチ７
７３を備え、かつ′それらの信号に応じてロード・プロ
グラム・カウンタ条件を表わすＬＯＡＤ信号を供給する
が、前記ＬＯＡＤ信号は前記Ｉ ／ Ｏ１ｌｉｌｌ Ｉ
ｎ装置７５０を含む他の回路ブロックに結合される。
よび前記ＬＡ信号を受信するように結合されるラッチ７
７３を備え、かつ′それらの信号に応じてロード・プロ
グラム・カウンタ条件を表わすＬＯＡＤ信号を供給する
が、前記ＬＯＡＤ信号は前記Ｉ ／ Ｏ１ｌｉｌｌ Ｉ
ｎ装置７５０を含む他の回路ブロックに結合される。
再び第３４ＡＢ図において、Ｉ ／ ＯｆｔＩＩＪ＠装
置７５０は前記ＡＤＤ信号、前記ＬＯＡＤ信号、および
前記ＲＥＡＤ信号を受信する前記指令ラッチ７０２に結
合される。さらにＩ ／ ＯＩＩＩ ＠装置７５０は、
前記同期装置７２２から前記ＤＩＳＡＢＬＥ出力信号を
受信するように結合される。さらにＩ１０制御装置７５
０は、眞配クロック発生器７３０から前記クロック信号
φＢおよびφＤを受信するように結合される。前記受信
信号に応じて前記Ｉ１０制ｍ装置７５０は、出力信号Ｉ
Ｎ、ＩＮ、ＯＵＴ、およびＯＵＴを供給する。これらの
信号はメモリ装置６４０の他の回路ブロックに結合され
、特に前記１１０バツフア装置７０１に結合される。再
び第３４ＢＡ図および第３４ＢＢ図において、出力バッ
ファ７９１が好適実施例でＩ１０バッファ装置７０１に
利用されるものとして詳しく示されている。
置７５０は前記ＡＤＤ信号、前記ＬＯＡＤ信号、および
前記ＲＥＡＤ信号を受信する前記指令ラッチ７０２に結
合される。さらにＩ ／ ＯＩＩＩ ＠装置７５０は、
前記同期装置７２２から前記ＤＩＳＡＢＬＥ出力信号を
受信するように結合される。さらにＩ１０制御装置７５
０は、眞配クロック発生器７３０から前記クロック信号
φＢおよびφＤを受信するように結合される。前記受信
信号に応じて前記Ｉ１０制ｍ装置７５０は、出力信号Ｉ
Ｎ、ＩＮ、ＯＵＴ、およびＯＵＴを供給する。これらの
信号はメモリ装置６４０の他の回路ブロックに結合され
、特に前記１１０バツフア装置７０１に結合される。再
び第３４ＢＡ図および第３４ＢＢ図において、出力バッ
ファ７９１が好適実施例でＩ１０バッファ装置７０１に
利用されるものとして詳しく示されている。
イネーブル装Ｗ７０３は、前記指令ラッチ７０２からの
前記ＡＤＤ信号を受信するために結合される。さらに前
記イネーブル装Ｒ７０３は、前記同期装置７２２からの
前記ＤＩＳＡＢＬＥ信号を受信するために結合される。
前記ＡＤＤ信号を受信するために結合される。さらに前
記イネーブル装Ｒ７０３は、前記同期装置７２２からの
前記ＤＩＳＡＢＬＥ信号を受信するために結合される。
イネーブル装［７０３は、前記Ｉ１０バッファ装置７ｏ
１から受信されたデータ語の最上位のビットｌ１０８を
、前記指令検出デコード信号６９８を前記ＰＬＡ７００
に供給する出力に選択結合する。信号ｌ１０８は、クロ
ック発生装置７３０からのクロック信＠（好適実施例に
おける前記クロック信号φ４）に応じてイネーブル装Ｂ
７０３の組合せ論理に選択ゲートされる。前記受信信号
に応じて、前記イネーブル装置７０３は、命令デコード
装置７００に前記１１０バツフア装置７０１から前記受
信データ語を受信させかつデコードさせるように、また
それに応じて活性（アクティブ）デコード制御語出力を
与えるように、前記指令検出デコード出力６９８を供給
する。
１から受信されたデータ語の最上位のビットｌ１０８を
、前記指令検出デコード信号６９８を前記ＰＬＡ７００
に供給する出力に選択結合する。信号ｌ１０８は、クロ
ック発生装置７３０からのクロック信＠（好適実施例に
おける前記クロック信号φ４）に応じてイネーブル装Ｂ
７０３の組合せ論理に選択ゲートされる。前記受信信号
に応じて、前記イネーブル装置７０３は、命令デコード
装置７００に前記１１０バツフア装置７０１から前記受
信データ語を受信させかつデコードさせるように、また
それに応じて活性（アクティブ）デコード制御語出力を
与えるように、前記指令検出デコード出力６９８を供給
する。
状態カウンタ７０６（第３４ＥＡ図に詳しく示されてい
る）は命令デコード装置７００に結合されて、そこから
の前記ＬＡ’ 、ＲＡ’ 、Ｒ２’およびＲ１６′出力
を受信する。（ここで、メモリ装置６４０の読取り書込
みメモリ実施例では、状態カウンタ（第３８Ｅ図の８７
９）が第３８８Ａ図に示される読取り書込みメモリ命令
指令デコード８７２から追加のデコード信号出力Ｗ２’
およびＷ１６′を受信する。）状態カウンタ７０６に結
合される命令デコード出力のどれでもが活性（アクティ
ブ）状態に進むと、状態カウンタ７０６は前記受信クロ
ック発生器７３０の出力φＡおよびφＣに応じて順序付
けを始めるために作動される。状態カウンタ７０６の作
動は、多重点で状態カウンタ７０６に結合されるリセッ
ト論理７１１（第３４Ｆ図）からのＲ３ＴＳＣ出力信号
にさらに応動する。Ｒ３ＴＳＣ信号が不活性（インアク
ティブ）信号レベルであり、かつ受信された指令デコー
ド出力ｍＡ’ 、ＲＡ’ 、Ｒ２’ 、またはＲ１６’
、の１つが活性信号レベルであるとき、状態カウンタ７
０６は状態カウンタ出力ＳＯ〜Ｓ７を供給し、また前記
受信されたクロック発生器出力φＡおよびφＣに応じて
、要求される場合相補信号を供給する。好適実例におけ
る状態カウンタ７０６は２重カウント状態カウンタであ
り、そのクロック順次付は速度は受信されるクロック発
生器７３０の出力φＡおよびφＣによって定められる。
る）は命令デコード装置７００に結合されて、そこから
の前記ＬＡ’ 、ＲＡ’ 、Ｒ２’およびＲ１６′出力
を受信する。（ここで、メモリ装置６４０の読取り書込
みメモリ実施例では、状態カウンタ（第３８Ｅ図の８７
９）が第３８８Ａ図に示される読取り書込みメモリ命令
指令デコード８７２から追加のデコード信号出力Ｗ２’
およびＷ１６′を受信する。）状態カウンタ７０６に結
合される命令デコード出力のどれでもが活性（アクティ
ブ）状態に進むと、状態カウンタ７０６は前記受信クロ
ック発生器７３０の出力φＡおよびφＣに応じて順序付
けを始めるために作動される。状態カウンタ７０６の作
動は、多重点で状態カウンタ７０６に結合されるリセッ
ト論理７１１（第３４Ｆ図）からのＲ３ＴＳＣ出力信号
にさらに応動する。Ｒ３ＴＳＣ信号が不活性（インアク
ティブ）信号レベルであり、かつ受信された指令デコー
ド出力ｍＡ’ 、ＲＡ’ 、Ｒ２’ 、またはＲ１６’
、の１つが活性信号レベルであるとき、状態カウンタ７
０６は状態カウンタ出力ＳＯ〜Ｓ７を供給し、また前記
受信されたクロック発生器出力φＡおよびφＣに応じて
、要求される場合相補信号を供給する。好適実例におけ
る状態カウンタ７０６は２重カウント状態カウンタであ
り、そのクロック順次付は速度は受信されるクロック発
生器７３０の出力φＡおよびφＣによって定められる。
状態カウンタ７０６からのＳＯ出力は、受信されるクロ
ック発生器７３０の出力φＡおよびφＣ′に応じて出力
ＸならびにＹを供給するとともに同期回路７２０から受
信されたＤＩＳＡＢＬＥ信号に応じて不活性レベルであ
る２除ｇ （ｄｉＶｉｄｅ−ｂｙ−ｔｗｏ ）タイマ回
路７１３に結合される。
ック発生器７３０の出力φＡおよびφＣ′に応じて出力
ＸならびにＹを供給するとともに同期回路７２０から受
信されたＤＩＳＡＢＬＥ信号に応じて不活性レベルであ
る２除ｇ （ｄｉＶｉｄｅ−ｂｙ−ｔｗｏ ）タイマ回
路７１３に結合される。
１／２タイマ回路７１３は命令のタイミングをセットす
るのに用いられる。リセット論理７１１は、第３４ＥＡ
図と第３４ＥＢ図に示される７１１Ａ。
るのに用いられる。リセット論理７１１は、第３４ＥＡ
図と第３４ＥＢ図に示される７１１Ａ。
７１１Ｂおよび第３４Ｆ図に示される７１１Ｃという３
つの主な部品から成る。リセットｈｆ＆回路７１１Ａは
、指令ラッチ７０２からのＡＤＤおよびＲ２出力を受信
しかつ状態カウンタ７０６からＳｌおよびＳ５出力を受
信するように結合される。
つの主な部品から成る。リセットｈｆ＆回路７１１Ａは
、指令ラッチ７０２からのＡＤＤおよびＲ２出力を受信
しかつ状態カウンタ７０６からＳｌおよびＳ５出力を受
信するように結合される。
受信されたＡＤＤ命令に応じて、リセット論理７１１Ａ
は状態カウンタの状態５ （８５）に同期されるＲ３Ｔ
＾００（アドレス指令によるリセット）を供給する。さ
らに、指令ランチ７０２からの活性Ｒ２出力の受信に応
じて、リセット論理７１１Ａは状態カウンタ７０６の第
１状態（Ｓｌ）に同期される出力Ｒ３ＴＲ２を供給する
。リセット論理７１１Ｂは、リセット論理７１１Ａから
の出力信号Ｒ３Ｔ八ＤＤおよびＲ３丁Ｒ２を受信するよ
うに結合される。
は状態カウンタの状態５ （８５）に同期されるＲ３Ｔ
＾００（アドレス指令によるリセット）を供給する。さ
らに、指令ランチ７０２からの活性Ｒ２出力の受信に応
じて、リセット論理７１１Ａは状態カウンタ７０６の第
１状態（Ｓｌ）に同期される出力Ｒ３ＴＲ２を供給する
。リセット論理７１１Ｂは、リセット論理７１１Ａから
の出力信号Ｒ３Ｔ八ＤＤおよびＲ３丁Ｒ２を受信するよ
うに結合される。
さらにリセット論理７１１Ｂは、状態カウンタ７０６か
らの状態７（８７）出力およびＤＣ’ （遅延出力状
態７）出力を受信するように結合される。
らの状態７（８７）出力およびＤＣ’ （遅延出力状
態７）出力を受信するように結合される。
ざらにリセット論理７１１Ｂは、同期回路７２０からの
ＤＩＳＡＢＬＥ出力信号、およびクロック発生器７３０
からのクロック位相出力φＡならびにφＢを受信するよ
うに結合される。これらの受信信号に応じて、リセット
論理７１１Ｂは状態カウンタ７０６に結合するＲ８ＴＳ
Ｃ信号を供給するとともに、指令ラッチおよび他のブロ
ックに結合するＲ３ＴＣＬ信号出力を供給する。リセッ
ト論理７１１Ｃの第３副部分は、前記リセット論理７１
１Ｂからの前記Ｒ８ＴＣＬおよび前記Ｒ３ＴＳＣ出力を
受信するように結合される。さらにリセット論１１７１
１Ｃは、指令ラッチ７７３からの前記Ｒ［八〇、＾ＤＤ
、および前記ＬＯＡＤ出力を受信し、前記同期回路７２
０からの前記ＤＩＳＡＢＬＥ出力を受信し、また前記ク
ロック発生器７３０からの前記り０ツク位相出力φＡを
受信するように結合される。リセット論理７１１Ｃは、
それに結合される前記受信入力に応じてセンド・ゼロ出
力（ＳＺ）を供給する。センド・ゼロ出力（ＳＺ）はゼ
ロ・ラッチ７１１Ｄに結合されるが、前記ゼロ・ラッチ
７１１Ｄは出力ｌ１０１．１１０２、ｌ１０４、および
ｌ１０８を供給し、前記出力は接続点７４６〜７４９で
Ｉ１０バッファ装′Ｒ７０１に結合される。ゼロ・ラッ
チ７１１Ｄは、リセット論理セント・ゼロ・デコード回
路７１１Ｃからの活性レベル・センド・ゼロ（ＳＺ）信
号出力の受信に応じて、ｌ１０１、ｌ１０２、ｌ１０４
、および１１０８ （ノー・オペレーション状態）でゼ
ロ論理レベル信号出力を供給する。第２５図から第２８
Ｃ図までについて前に説明したとおり、好適実施例で用
いられる指令プロトコールは、次の指令順序に備えて母
線ブ０トコールをセット・アップするように、ノー・オ
ペレーション（ゼロ論理レベル）状態が指令順序の終り
に共通量１３３６に加えられることを要求する。
ＤＩＳＡＢＬＥ出力信号、およびクロック発生器７３０
からのクロック位相出力φＡならびにφＢを受信するよ
うに結合される。これらの受信信号に応じて、リセット
論理７１１Ｂは状態カウンタ７０６に結合するＲ８ＴＳ
Ｃ信号を供給するとともに、指令ラッチおよび他のブロ
ックに結合するＲ３ＴＣＬ信号出力を供給する。リセッ
ト論理７１１Ｃの第３副部分は、前記リセット論理７１
１Ｂからの前記Ｒ８ＴＣＬおよび前記Ｒ３ＴＳＣ出力を
受信するように結合される。さらにリセット論１１７１
１Ｃは、指令ラッチ７７３からの前記Ｒ［八〇、＾ＤＤ
、および前記ＬＯＡＤ出力を受信し、前記同期回路７２
０からの前記ＤＩＳＡＢＬＥ出力を受信し、また前記ク
ロック発生器７３０からの前記り０ツク位相出力φＡを
受信するように結合される。リセット論理７１１Ｃは、
それに結合される前記受信入力に応じてセンド・ゼロ出
力（ＳＺ）を供給する。センド・ゼロ出力（ＳＺ）はゼ
ロ・ラッチ７１１Ｄに結合されるが、前記ゼロ・ラッチ
７１１Ｄは出力ｌ１０１．１１０２、ｌ１０４、および
ｌ１０８を供給し、前記出力は接続点７４６〜７４９で
Ｉ１０バッファ装′Ｒ７０１に結合される。ゼロ・ラッ
チ７１１Ｄは、リセット論理セント・ゼロ・デコード回
路７１１Ｃからの活性レベル・センド・ゼロ（ＳＺ）信
号出力の受信に応じて、ｌ１０１、ｌ１０２、ｌ１０４
、および１１０８ （ノー・オペレーション状態）でゼ
ロ論理レベル信号出力を供給する。第２５図から第２８
Ｃ図までについて前に説明したとおり、好適実施例で用
いられる指令プロトコールは、次の指令順序に備えて母
線ブ０トコールをセット・アップするように、ノー・オ
ペレーション（ゼロ論理レベル）状態が指令順序の終り
に共通量１３３６に加えられることを要求する。
ロード・アドレス論理回路７２７は、前記同期回路７２
０からの前記０１ＳＡＢＬＥ信号出力、前記クロック発
生器７３０からの前記φＡ比出力および前記指令ラッチ
７０２からの前記ＬＯＡＤ信号を受信するように結合さ
れ、また前記受信に応じて、受信された状態カウンタの
出力ＳＯ′、Ｓ１′Ｓ２’ 、８３’ 、および３４′
を選択ゲートし、前記選択ゲートされた状態カウンタの
出力を前記リード・アドレス１１１ｍ論理回路７０８に
結合する。
０からの前記０１ＳＡＢＬＥ信号出力、前記クロック発
生器７３０からの前記φＡ比出力および前記指令ラッチ
７０２からの前記ＬＯＡＤ信号を受信するように結合さ
れ、また前記受信に応じて、受信された状態カウンタの
出力ＳＯ′、Ｓ１′Ｓ２’ 、８３’ 、および３４′
を選択ゲートし、前記選択ゲートされた状態カウンタの
出力を前記リード・アドレス１１１ｍ論理回路７０８に
結合する。
前記ロード・アドレス論理回路７２７から受信された前
記選択ゲートされた状態カウンタ出力に応じ、また前記
指令ラッチから受信されたＡＤＤおよびＬＯＡ口出力に
応じて、前記リード・アドレス！、ＩＪ ｍ論ｕ７０８
ハｌＪ−ト・７トＬ／ス１ （ＲＡＤＤｌ ）°、。
記選択ゲートされた状態カウンタ出力に応じ、また前記
指令ラッチから受信されたＡＤＤおよびＬＯＡ口出力に
応じて、前記リード・アドレス！、ＩＪ ｍ論ｕ７０８
ハｌＪ−ト・７トＬ／ス１ （ＲＡＤＤｌ ）°、。
−ド・アドレス１（１＾０Ｄ１）、リード・アドレス２
（Ｉｔ＾００２＞、ロード・アドレス２ （ＬＡＤＤ２
）、リード・アドレス３ （ＲＡＤＤ３ ） 、ロー
ド・アドレス３ （ＬＡＤＤ３ ） 、リード・アドレ
ス４ （ＲＡＤＤ４ ） ＜ロード・アドレス４ （Ｌ
ＡＤＯ４） 、リード・アドレス５ （ＲＡＤＤ５ ）
、およびロード・アドレス５（ＬＡＤＤ５）の各出力
を供給する。これらの出力信号ＲＡＤＤ １〜ＲＡＤＤ
５、および［＾（）ｌ）１〜Ｌ＾ＤＤ５ハ第３４ＣＡ
図から第３４ＤＢ図に詳しく示されるプログラム・カウ
ンタ回路７０４の制御入力に結合される。
（Ｉｔ＾００２＞、ロード・アドレス２ （ＬＡＤＤ２
）、リード・アドレス３ （ＲＡＤＤ３ ） 、ロー
ド・アドレス３ （ＬＡＤＤ３ ） 、リード・アドレ
ス４ （ＲＡＤＤ４ ） ＜ロード・アドレス４ （Ｌ
ＡＤＯ４） 、リード・アドレス５ （ＲＡＤＤ５ ）
、およびロード・アドレス５（ＬＡＤＤ５）の各出力
を供給する。これらの出力信号ＲＡＤＤ １〜ＲＡＤＤ
５、および［＾（）ｌ）１〜Ｌ＾ＤＤ５ハ第３４ＣＡ
図から第３４ＤＢ図に詳しく示されるプログラム・カウ
ンタ回路７０４の制御入力に結合される。
リードＲＯＭイネーブル回路７１２は前記状態０（ＳＯ
）出力信号を受信するために状態カウンタ７０６に結合
され、また前記Ｒ６ＴＳＣ信号を受信するためにリセッ
ト論理７１１Ｂに結合される。
）出力信号を受信するために状態カウンタ７０６に結合
され、また前記Ｒ６ＴＳＣ信号を受信するためにリセッ
ト論理７１１Ｂに結合される。
活性Ｒ８ＴＳＣ信号が受信されなければ、ＳＯ出力信号
はイネーブル回路７１２の中にある内部ラッチをセット
する。このラッチ出力は、イネーブル回路７１２の他の
組合せ回路に同期結合される。イネーブル回路７１２は
、指令ラッチ７０２から前記ＲＥＡＤ出力信号を、また
２除算回路７１３から前記Ｘ出力を受信するためにも結
合される。前記ＲＥＡＤ、Ｘ、およびラッチ出力信号に
応じて、イネーブル回路７１２はイネーブル・リード出
力信号（ＳＤＩ＞を供給する。
はイネーブル回路７１２の中にある内部ラッチをセット
する。このラッチ出力は、イネーブル回路７１２の他の
組合せ回路に同期結合される。イネーブル回路７１２は
、指令ラッチ７０２から前記ＲＥＡＤ出力信号を、また
２除算回路７１３から前記Ｘ出力を受信するためにも結
合される。前記ＲＥＡＤ、Ｘ、およびラッチ出力信号に
応じて、イネーブル回路７１２はイネーブル・リード出
力信号（ＳＤＩ＞を供給する。
第３４Ｆ図に示されるデータ・ラッチ制御回路７０９は
、前記Ｓ、Ｄ Ｉ出力信号を受信するためにリードＲＯ
Ｍイネーブル回路７１２に結合され、さらに前記クロッ
ク発生器７３０から前記φＡおよびφＣ出力信号を受信
するために前記クロック発生器７３０に結合される。前
記受信されたＳＤｌ、φＡおよびφＣ出力信号に応じて
、データ・ラッチ制御回路は前記データ・ラッチ７０５
に結合される出力ＳＤ２を供給する。さらにＲＯＭ回路
７１０からの出力ＳＤ１もデータ・ランチ７０５（第３
４ＤＡ図）に結合される。データ・ラッチ制御回路７０
９はさらに、前記クロック発生器７３０から受信したφ
ａ倍信号応じ、かつ前記ＲＯＭ ＠ｔｉｅ装誼７装置か
ら第ｌＲＯＭ制御出力Ｒ１の受信に応じて、ロード・デ
ータ・ラッチ出力信号（１０）を供給する装置を備えて
いる。
、前記Ｓ、Ｄ Ｉ出力信号を受信するためにリードＲＯ
Ｍイネーブル回路７１２に結合され、さらに前記クロッ
ク発生器７３０から前記φＡおよびφＣ出力信号を受信
するために前記クロック発生器７３０に結合される。前
記受信されたＳＤｌ、φＡおよびφＣ出力信号に応じて
、データ・ラッチ制御回路は前記データ・ラッチ７０５
に結合される出力ＳＤ２を供給する。さらにＲＯＭ回路
７１０からの出力ＳＤ１もデータ・ランチ７０５（第３
４ＤＡ図）に結合される。データ・ラッチ制御回路７０
９はさらに、前記クロック発生器７３０から受信したφ
ａ倍信号応じ、かつ前記ＲＯＭ ＠ｔｉｅ装誼７装置か
ら第ｌＲＯＭ制御出力Ｒ１の受信に応じて、ロード・デ
ータ・ラッチ出力信号（１０）を供給する装置を備えて
いる。
データ・ラッチ回路７０５は、データ・ラッチ制御回路
７０９から前記ＬＤおよび８０２出力信号を受信するた
めにデータ・ラッチ制御回路に結合される。
７０９から前記ＬＤおよび８０２出力信号を受信するた
めにデータ・ラッチ制御回路に結合される。
第３４ＥＢ図およびＭ３４Ｆ図に示される通りＲＯＭ
ｉｌｌ ’Ｉ／Ｊ回路７１０は、前記リセット論理７１
１ｂに結合されて前記Ｒ３ＴＳＣ出力信号を受信すると
ともに、指令ラッチ７０２に結合されて前記ＬＯＡＤ信
号を受信し、また前記受信信号に応じて、ＲＯＭ制御回
路７１０の他の部品ならびにリード・アドレス制御論理
７０８に結合する出力信号ＬＲを供給する。さらに、Ｒ
ＯＭ １ｉｌｌ １０回路７１０は同期回路７２０に結
合されてそこから前記ＤＩＳＡＢＬＥ信号を受信すると
ともに、前記りＯツク発生器７３０に結合されて前記出
力信号φＢ、φＢ、およびφＤを受信する。前記受信信
号に応じて、前記ＲＯＭ Ｉｌｌ ＩＩＩ装置７１０は
前記ＲＯＭアレイ７３５および前記ＲＯＭデコード７１
４に結合するプリチャージ出力（ＰＲＥ）ならびにディ
スチャージ出力（ＤＩＳＣＨ）を供給する。さらに、前
記ＲＯＭ制御回路７１０は前記Ｒ１出力を供給する。リ
ード・アドレス制御論理７０８はＲＯＭ制御論理７１０
に結合されてそこから前記［Ｒ出力を受信するとともに
、プリチャージ・デコード信号（ＰＰＲＥ ）を受信し
、前記リード・アドレス制御論理７０８は前記受信信号
ＬＲおよびＰＰＲＥに応じて出力信号ＩＮＣＬ １を供
給する。好適実施例では、ＩＮＣＬ１信号はその両刃が
プリチャージ・デコード・トルーおよびトルー・ロード
条件を表わす論理のＯレベルであるとき、活性（アクテ
ィブ）論理のルベルである。
ｉｌｌ ’Ｉ／Ｊ回路７１０は、前記リセット論理７１
１ｂに結合されて前記Ｒ３ＴＳＣ出力信号を受信すると
ともに、指令ラッチ７０２に結合されて前記ＬＯＡＤ信
号を受信し、また前記受信信号に応じて、ＲＯＭ制御回
路７１０の他の部品ならびにリード・アドレス制御論理
７０８に結合する出力信号ＬＲを供給する。さらに、Ｒ
ＯＭ １ｉｌｌ １０回路７１０は同期回路７２０に結
合されてそこから前記ＤＩＳＡＢＬＥ信号を受信すると
ともに、前記りＯツク発生器７３０に結合されて前記出
力信号φＢ、φＢ、およびφＤを受信する。前記受信信
号に応じて、前記ＲＯＭ Ｉｌｌ ＩＩＩ装置７１０は
前記ＲＯＭアレイ７３５および前記ＲＯＭデコード７１
４に結合するプリチャージ出力（ＰＲＥ）ならびにディ
スチャージ出力（ＤＩＳＣＨ）を供給する。さらに、前
記ＲＯＭ制御回路７１０は前記Ｒ１出力を供給する。リ
ード・アドレス制御論理７０８はＲＯＭ制御論理７１０
に結合されてそこから前記［Ｒ出力を受信するとともに
、プリチャージ・デコード信号（ＰＰＲＥ ）を受信し
、前記リード・アドレス制御論理７０８は前記受信信号
ＬＲおよびＰＰＲＥに応じて出力信号ＩＮＣＬ １を供
給する。好適実施例では、ＩＮＣＬ１信号はその両刃が
プリチャージ・デコード・トルーおよびトルー・ロード
条件を表わす論理のＯレベルであるとき、活性（アクテ
ィブ）論理のルベルである。
第３４ＣＡ図から第３ＤＢ図までに詳細な回路図で示さ
れるプログラム・カウンタ７０４は、前記リード・アド
レス制御論理回路７０１に結合されて前記ＬＡＤＯ１〜
ＬＡＤＤ ５および前記ＲＡＤＤ １〜ＲＡＤＤ５を受
信する。さらにプログラム・カウンタ７０４は同期回路
７２０に結合されてそこから前記ＤＩＳＡＢＬＥ信号を
受信する。またプログラム・カウンタ７０４はＩ１０制
御論理７５０にも結合されてそこから前記ＩＮおよびＯ
ＵＴ信号を受信する。またプログラム・カウンタ７０４
はクロック発生器７３０にも結合されてそこからクロッ
ク位相出力を受信する。最後に、プログラム・カウンタ
７０４はＩ１０バッファ７０１４に、特にＩ１０バッフ
ァ７０１の接続点７４６〜７４９に結合されて、前記プ
ログラム・カウンタ７０４に対するデータの転入出を行
う。プログラム・カウンタ７ｏ４は前記受信入力に応じ
て、アドレス出力ＡＯ〜Ａ１６ならびに相補アドレス出
力ＡＯ〜Ａ１６を供給する。好適実施例では、プログラ
ム・カウンタ７０４は第３４ＣＢ図に詳しく示される４
つのＢＣＤデイジットを有し、各デイジットは前記受信
されたＲＡＤＤ １〜ＲＡＤＤ ５またはＬＡＤＤ １
〜ＬＡＤＤ ５にそれぞれ応じて別個に読み取られたり
書き込まれる。第５のＢＣＤの半デイジット位置は、第
３４ＤＢ図に示される段７０４Ｂを備えるが、この段は
アドレス出力ＡＯ〜Ａ１６およびＡＯ−Ａ１６を供給す
る。さらに各ＢＣＤデイジット６９０゜６９１．６９２
，６９３．および６９４はキャリー・フォワード、イン
ヒビット９、ならびに５ＢＣＤデイジット段カウンタを
実行するのに必要な他の回路を含むＢＣＤプログラム・
カウンタ回路を備えている。
れるプログラム・カウンタ７０４は、前記リード・アド
レス制御論理回路７０１に結合されて前記ＬＡＤＯ１〜
ＬＡＤＤ ５および前記ＲＡＤＤ １〜ＲＡＤＤ５を受
信する。さらにプログラム・カウンタ７０４は同期回路
７２０に結合されてそこから前記ＤＩＳＡＢＬＥ信号を
受信する。またプログラム・カウンタ７０４はＩ１０制
御論理７５０にも結合されてそこから前記ＩＮおよびＯ
ＵＴ信号を受信する。またプログラム・カウンタ７０４
はクロック発生器７３０にも結合されてそこからクロッ
ク位相出力を受信する。最後に、プログラム・カウンタ
７０４はＩ１０バッファ７０１４に、特にＩ１０バッフ
ァ７０１の接続点７４６〜７４９に結合されて、前記プ
ログラム・カウンタ７０４に対するデータの転入出を行
う。プログラム・カウンタ７ｏ４は前記受信入力に応じ
て、アドレス出力ＡＯ〜Ａ１６ならびに相補アドレス出
力ＡＯ〜Ａ１６を供給する。好適実施例では、プログラ
ム・カウンタ７０４は第３４ＣＢ図に詳しく示される４
つのＢＣＤデイジットを有し、各デイジットは前記受信
されたＲＡＤＤ １〜ＲＡＤＤ ５またはＬＡＤＤ １
〜ＬＡＤＤ ５にそれぞれ応じて別個に読み取られたり
書き込まれる。第５のＢＣＤの半デイジット位置は、第
３４ＤＢ図に示される段７０４Ｂを備えるが、この段は
アドレス出力ＡＯ〜Ａ１６およびＡＯ−Ａ１６を供給す
る。さらに各ＢＣＤデイジット６９０゜６９１．６９２
，６９３．および６９４はキャリー・フォワード、イン
ヒビット９、ならびに５ＢＣＤデイジット段カウンタを
実行するのに必要な他の回路を含むＢＣＤプログラム・
カウンタ回路を備えている。
プログラム・カウンタ装置ｔ７０４からのアドレス出力
ＡＯ−Ａ１６およびＡＯ〜Ａ１６は、デコード回路７１
４に結合される。
ＡＯ−Ａ１６およびＡＯ〜Ａ１６は、デコード回路７１
４に結合される。
データ・ラッチ７０５はリードＲＯＭイネーブル回路７
１２に結合されてそこからＳＤＩ信号出力を受信し、ま
たデータ・ラッチａｉｑｗ回路７０９に結合されてそこ
からＳＣ２およびＬＤ信号出力を受信する。さらにラッ
チｌ１ｔｌＪ御回路７０９は■１０バッファ７０１に、
特に接続点７４６〜７４９に結合されて、前記Ｉ１０バ
ッファ７０１と共にかつそこからｆ ／ ＯｉｌＪ ｍ
母線３３６に両向性のデータ転送を与える。好適実施例
では、ＲＯＭアレイ７３５は主としてレイアウトおよび
バー・サイズを考慮した８ビツト語として構成される。
１２に結合されてそこからＳＤＩ信号出力を受信し、ま
たデータ・ラッチａｉｑｗ回路７０９に結合されてそこ
からＳＣ２およびＬＤ信号出力を受信する。さらにラッ
チｌ１ｔｌＪ御回路７０９は■１０バッファ７０１に、
特に接続点７４６〜７４９に結合されて、前記Ｉ１０バ
ッファ７０１と共にかつそこからｆ ／ ＯｉｌＪ ｍ
母線３３６に両向性のデータ転送を与える。好適実施例
では、ＲＯＭアレイ７３５は主としてレイアウトおよび
バー・サイズを考慮した８ビツト語として構成される。
Ｉ１０母線３３６は４ビツト母線であり（好適実施例に
おいて）、接続点７３６〜７４９に結合される内部デー
タ転送通路も４ビツト・データ通路である（好適実施例
において）ので、前記データ・ラッチ７０５に結合され
るＲＯＭ７３５からの出力は４ビツト・データ母線に選
択記憶されかつ多重化されなければならない。ＲＯＭ７
３５からの出力Ｄｏ−０７は前記受信ＬＤ信号に応じて
データ・ラッチ装置７０５に選択記憶され、出力ＤＯ〜
Ｄ３は前記受信ＳＤＩ出力信号に応じて接続点７４６〜
７４９に結合する４ビツト・データ母線に選択結合され
、また前記データ・ビットＤ４〜Ｄ７は４ビツト・デー
タ母線に選択結合され、そこから前記受信ＳＤ２信号に
応じて出力接続点７４６〜７４９に結合される。
おいて）、接続点７３６〜７４９に結合される内部デー
タ転送通路も４ビツト・データ通路である（好適実施例
において）ので、前記データ・ラッチ７０５に結合され
るＲＯＭ７３５からの出力は４ビツト・データ母線に選
択記憶されかつ多重化されなければならない。ＲＯＭ７
３５からの出力Ｄｏ−０７は前記受信ＬＤ信号に応じて
データ・ラッチ装置７０５に選択記憶され、出力ＤＯ〜
Ｄ３は前記受信ＳＤＩ出力信号に応じて接続点７４６〜
７４９に結合する４ビツト・データ母線に選択結合され
、また前記データ・ビットＤ４〜Ｄ７は４ビツト・デー
タ母線に選択結合され、そこから前記受信ＳＤ２信号に
応じて出力接続点７４６〜７４９に結合される。
第３４Ｇ図から、前記クロック発生器７３０に結合する
受信信号ＣＬＫおよび同期回路７２２に結合する外部信
＠ＣＥ（チップ・イネーブル）（いずれも第３４ＡＡ図
）、ならびに受信したクロックおよびチップ・イネーブ
ル信号から作られる内部クロックおよびタイミング信号
、さらに第３４ＡＡ図に示される同期回路７２０からの
同期信号用カフ２４、第３４ＡＢ図に示されるクロック
発生器７３０の出力φ１〜φ６ならびにφＡ〜φＤ１ま
たＥＮ φＡとＥＮ φＢの各クロック・タイミン
グ波形が示されている。タイミング波形は、制御回路を
持つシステム内のメモリの好適実澁例における単命令サ
イクルに対する外部および内部クロック信号の相互関係
を示す。
受信信号ＣＬＫおよび同期回路７２２に結合する外部信
＠ＣＥ（チップ・イネーブル）（いずれも第３４ＡＡ図
）、ならびに受信したクロックおよびチップ・イネーブ
ル信号から作られる内部クロックおよびタイミング信号
、さらに第３４ＡＡ図に示される同期回路７２０からの
同期信号用カフ２４、第３４ＡＢ図に示されるクロック
発生器７３０の出力φ１〜φ６ならびにφＡ〜φＤ１ま
たＥＮ φＡとＥＮ φＢの各クロック・タイミン
グ波形が示されている。タイミング波形は、制御回路を
持つシステム内のメモリの好適実澁例における単命令サ
イクルに対する外部および内部クロック信号の相互関係
を示す。
第３４Ｈ図には、第３４ＡＡ図から第３４Ｆ図までに用
いられた論理記号が、好適実施例で使用された０Ｍ０８
回路と対照して示されている。
いられた論理記号が、好適実施例で使用された０Ｍ０８
回路と対照して示されている。
第３５図には、第２８Ｂ図に示されたようなメモリ・モ
ジュール６５０およびメモリ装置６４０の読取り書込み
実施例が詳細なブロック形式で示されている。第３５図
の基本機能回路ブロックは大部分、第２９図の基本機能
回路ブロックと同等であるが、好適実施例で集積回路６
３０の一体部分を構成する電力スイッチング回路９００
、およびメモリ・モジュール６５０の一体部分を構成す
るとともに集積回路の電力スイッチング回路９００に結
合する電池９０９が追加されている。クロック発生器９
１０は第２９図のクロック発生器７３０と同一である。
ジュール６５０およびメモリ装置６４０の読取り書込み
実施例が詳細なブロック形式で示されている。第３５図
の基本機能回路ブロックは大部分、第２９図の基本機能
回路ブロックと同等であるが、好適実施例で集積回路６
３０の一体部分を構成する電力スイッチング回路９００
、およびメモリ・モジュール６５０の一体部分を構成す
るとともに集積回路の電力スイッチング回路９００に結
合する電池９０９が追加されている。クロック発生器９
１０は第２９図のクロック発生器７３０と同一である。
第３５図の同期回路９２０は第２９図の同期回路７２０
と同一である。第３５図のＩ１０バッファ８００は第２
９図のＩ１０バッファ６２４と同一である。第３５図の
Ｉ１０制御回路８２０は第２９図（７）ＩｌｏＲ，ＩＩ
Ｉ！１回路７５０と同一である。最後に、第３５図の状
態カウンタ８７９は第２９図の状態カウンタ７０６と同
一である。第３５図から第４０Ｃ図までの電気回路の残
部は、電力回路９００およびそれに関連する回路を除き
、第２９図から第３４Ｆ図までの対応する機能回路ブロ
ックおよび回路に似ており、読取り専用メモリの代りに
読取り／書込みメモリを収容するように追加変更が行わ
れる。第３５図の各回路ブロックによって果たされる基
本機能は、第２９図の対応する回路機能ブロックによっ
て果たされる機能と事実上同一である。
と同一である。第３５図のＩ１０バッファ８００は第２
９図のＩ１０バッファ６２４と同一である。第３５図の
Ｉ１０制御回路８２０は第２９図（７）ＩｌｏＲ，ＩＩ
Ｉ！１回路７５０と同一である。最後に、第３５図の状
態カウンタ８７９は第２９図の状態カウンタ７０６と同
一である。第３５図から第４０Ｃ図までの電気回路の残
部は、電力回路９００およびそれに関連する回路を除き
、第２９図から第３４Ｆ図までの対応する機能回路ブロ
ックおよび回路に似ており、読取り専用メモリの代りに
読取り／書込みメモリを収容するように追加変更が行わ
れる。第３５図の各回路ブロックによって果たされる基
本機能は、第２９図の対応する回路機能ブロックによっ
て果たされる機能と事実上同一である。
第３５図のクロック発生装置９１０およびノー・クロッ
ク検出装置９１５は、Ｉ１０バッファ制御装置８２０な
らびにクロック同期回路装置９２０と共に、第３８Ａ図
に詳しく示されている。第３５図のＩ１０バッファ８０
０１命令指令デコード装置８１０１指令検出イネーブル
回路８３０１および指令ラッチ８７０は第３８８Ａ図な
らびに第３８ＢＢ図に詳しく示されている。第３５図の
ＢＣＤプログラム・カウンタ８４０は第３８ＣＡ図から
第３８ＤＢ図までに詳しく・示されている。
ク検出装置９１５は、Ｉ１０バッファ制御装置８２０な
らびにクロック同期回路装置９２０と共に、第３８Ａ図
に詳しく示されている。第３５図のＩ１０バッファ８０
０１命令指令デコード装置８１０１指令検出イネーブル
回路８３０１および指令ラッチ８７０は第３８８Ａ図な
らびに第３８ＢＢ図に詳しく示されている。第３５図の
ＢＣＤプログラム・カウンタ８４０は第３８ＣＡ図から
第３８ＤＢ図までに詳しく・示されている。
読取り／書込みメモリ装置に記憶される語数は読取り専
用メモリ装置に比べて少ないので、プログラム・カウン
タ８４０（第３５図および第３８ＣＡ図から第３８ＤＢ
図まで）は５ＢＣＤデイジツトを含む読取り専用メモリ
装置のプログラム・カウンタ７０４に対向してアドレス
指定の３８ＣＤデイジツトを与える。第３５図のデータ
・ランチ８４５は第３８ＤＡ図に詳しく示されている。
用メモリ装置に比べて少ないので、プログラム・カウン
タ８４０（第３５図および第３８ＣＡ図から第３８ＤＢ
図まで）は５ＢＣＤデイジツトを含む読取り専用メモリ
装置のプログラム・カウンタ７０４に対向してアドレス
指定の３８ＣＤデイジツトを与える。第３５図のデータ
・ランチ８４５は第３８ＤＡ図に詳しく示されている。
第３６図について下記に説明される状態カウンタ８７９
、および他の制御論理は、第３８Ｅ図ならびに第３８Ｆ
図に詳しく示されている。
、および他の制御論理は、第３８Ｅ図ならびに第３８Ｆ
図に詳しく示されている。
第３６図には、第３５図の状態カウンタ８７９および制
御論理８８０が拡大された詳細なブロック図の形で示さ
れている。状態カウンタ８７９は自主機能ブロックを保
っている。１ＩＩｌＩＩＯ論理８８０は、共通ｆｆｉ線
３３６から受信された指令コードおよびデータ信号から
得られ、かつ同期回路９２０のチップ・イネーブル信号
入力によって同期される１組の受信信号に応じ、またク
ロック発生器９１０に結合される受信クロック信号に応
じて、プログラム・カウンタ８４０およびメモリ８９２
に対するデータの読取りならびに書込みを制御ＩＴする
多数の機能制御論理回路から成っている。制御論理８８
０はライト・アドレスｉｔＩ１１ｗＪ論理８８１、リー
ド／ライト・イネーブル論理８８２．２除算（ｄｉｖｉ
ｄｅ ｂｙ ｔｗｏ ）タイマ論理８８３、命令終了の
リセット論理８８４、データ・ラッチ１ＩＩＪ Ｉｌｌ
およびＲＡＭリード／ライト論理８８５、ならびにリー
ド・アドレス制御論理８８６から成っている。
御論理８８０が拡大された詳細なブロック図の形で示さ
れている。状態カウンタ８７９は自主機能ブロックを保
っている。１ＩＩｌＩＩＯ論理８８０は、共通ｆｆｉ線
３３６から受信された指令コードおよびデータ信号から
得られ、かつ同期回路９２０のチップ・イネーブル信号
入力によって同期される１組の受信信号に応じ、またク
ロック発生器９１０に結合される受信クロック信号に応
じて、プログラム・カウンタ８４０およびメモリ８９２
に対するデータの読取りならびに書込みを制御ＩＴする
多数の機能制御論理回路から成っている。制御論理８８
０はライト・アドレスｉｔＩ１１ｗＪ論理８８１、リー
ド／ライト・イネーブル論理８８２．２除算（ｄｉｖｉ
ｄｅ ｂｙ ｔｗｏ ）タイマ論理８８３、命令終了の
リセット論理８８４、データ・ラッチ１ＩＩＪ Ｉｌｌ
およびＲＡＭリード／ライト論理８８５、ならびにリー
ド・アドレス制御論理８８６から成っている。
状態カウンタ８７９および１ｔＩＩＪＩＩｌ論理８８０
のサブ・ブロック８８１〜８８６は第３８Ｅ図および第
３８Ｆ図に詳しく示されている。
のサブ・ブロック８８１〜８８６は第３８Ｅ図および第
３８Ｆ図に詳しく示されている。
第３７図には、第３８Ａ図から第３８Ｈ図までのレイア
ウト相互関係が示されている。第３８Ａ図から、同期回
路９１０は受信したチップ・イネ−プル信号および受信
したノー・クロック出力信号に応じて、第３８Ａ図から
第３８Ｆ図までの回路の他の回路ブロックに結合する同
期出力、ＤＴＳＡＢＬＥ出力およびＤＩＳＡＢＬＥ出力
を選択供給する。
ウト相互関係が示されている。第３８Ａ図から、同期回
路９１０は受信したチップ・イネ−プル信号および受信
したノー・クロック出力信号に応じて、第３８Ａ図から
第３８Ｆ図までの回路の他の回路ブロックに結合する同
期出力、ＤＴＳＡＢＬＥ出力およびＤＩＳＡＢＬＥ出力
を選択供給する。
クロック発生器９１０は前記制御装置から受信したＣＬ
Ｋ入力に応じて出力Ｏ８ＣおよびＯ２０を選択供給する
とともに、クロック位相発生器はクロック位相出力φ１
〜φ６、およびφ１〜φ６、ならびにφＡおよびＥＮ
φＣりＯツク信号を供給し、外部制御装置からの前記
受信した発振クロック入力に応じかつ同期回路９２０か
らの受信した５ＹＮＣならびにＤＩＳＡＢＬＥ信号に応
じて前記クロック位相信号出力を選択供給する。さらに
ノー・クロック検出回路９１５は外部供給されたクロッ
ク入力を受信するように結合され、かつそれに応じて前
記同期回路９２０を含む他の回路ブロックに結合するＮ
０ＣＬにならびにＮ０ＣＬＫ信号出力を供給する。Ｉ１
０バッファ制御器８２０は、同期回路９２０からのＤＩ
ＳＡＢＬＥ出力信号、クロック発生回路９１０からのφ
ＢおよびφＤクロック出力、ならびに前記指令ラッチ８
７０からのＲＥＡＤ、ＡＤＤおよびＬＯＡＤ信号出力に
応じてバッファ制御信号出力ＩＮ、ＩＮ、０ＵＴＳＯＬ
ＩＴ、およびＥＨ１１丁を供給する。りＯツク発生器９
１０、ノー・クロック検出回路９１５、同期回路９２０
、およびＩ１０バッファ制御回路８２０は、第３４Ａ図
の対応する回路、すなわちクロック発生器７３０、ノー
・クロック検出回路７４０、Ｉ １０ＩＩＪ１［１［１
７５０。
Ｋ入力に応じて出力Ｏ８ＣおよびＯ２０を選択供給する
とともに、クロック位相発生器はクロック位相出力φ１
〜φ６、およびφ１〜φ６、ならびにφＡおよびＥＮ
φＣりＯツク信号を供給し、外部制御装置からの前記
受信した発振クロック入力に応じかつ同期回路９２０か
らの受信した５ＹＮＣならびにＤＩＳＡＢＬＥ信号に応
じて前記クロック位相信号出力を選択供給する。さらに
ノー・クロック検出回路９１５は外部供給されたクロッ
ク入力を受信するように結合され、かつそれに応じて前
記同期回路９２０を含む他の回路ブロックに結合するＮ
０ＣＬにならびにＮ０ＣＬＫ信号出力を供給する。Ｉ１
０バッファ制御器８２０は、同期回路９２０からのＤＩ
ＳＡＢＬＥ出力信号、クロック発生回路９１０からのφ
ＢおよびφＤクロック出力、ならびに前記指令ラッチ８
７０からのＲＥＡＤ、ＡＤＤおよびＬＯＡＤ信号出力に
応じてバッファ制御信号出力ＩＮ、ＩＮ、０ＵＴＳＯＬ
ＩＴ、およびＥＨ１１丁を供給する。りＯツク発生器９
１０、ノー・クロック検出回路９１５、同期回路９２０
、およびＩ１０バッファ制御回路８２０は、第３４Ａ図
の対応する回路、すなわちクロック発生器７３０、ノー
・クロック検出回路７４０、Ｉ １０ＩＩＪ１［１［１
７５０。
および同期回路７２０にそれぞれ同じである。
第３８ＢＡ図において、接続点８１１，８１２゜８１３
、および８１４は外部Ｉ１０通信母線３３６に結合され
て制御回路に結合する。Ｉ１０バッファ８０ｏは相互接
続８１１〜８１４に結合されて外部路１３３６に結合す
る。バッファ装置８゜Ｏの出力バッファ８０４は第３８
ＢＡ図の細部８ｏ４に詳しく示されている。Ｉ１０バッ
ファ８００は、指令デコード８１０および他の機能ブロ
ック素子に結合する内部Ｉ１０母ｌ８０２に結合する相
互接続点８０５〜８０８を与える。第３８ＢＡ図のＩ１
０バッファ８００は、好適実施例では第３４ＢＡ図のＩ
１０バッファ７０１と同じである。命令デコード装置８
１０は、メモリに２語を書込む命令（Ｗ２）およびメモ
リに１６語を書込む命令（Ｗ１６）の追加をデコードす
るデコード回路構造が追加されるほかは、第３４ＢＡ図
の命令デコード装置７００と同様である。こうして指令
デコード８１０は、活性（アクティブ）デコードイネー
ブル出力が活性（アクティブ）信号レベルでイネーブル
装置８３０から受信されるとき、指令母線３３６から受
信したＩ１０バッファ８００からのデコードされた受信
指令に応じて、信号出力ＬＡ、ＲＡ、Ｒ２，Ｒ１６，Ｗ
２．およびＷ１６の中の１つに活性（アクティブ）デコ
ードを選択供給する。指令デコード出力しＡ、ＲＡ。
、および８１４は外部Ｉ１０通信母線３３６に結合され
て制御回路に結合する。Ｉ１０バッファ８０ｏは相互接
続８１１〜８１４に結合されて外部路１３３６に結合す
る。バッファ装置８゜Ｏの出力バッファ８０４は第３８
ＢＡ図の細部８ｏ４に詳しく示されている。Ｉ１０バッ
ファ８００は、指令デコード８１０および他の機能ブロ
ック素子に結合する内部Ｉ１０母ｌ８０２に結合する相
互接続点８０５〜８０８を与える。第３８ＢＡ図のＩ１
０バッファ８００は、好適実施例では第３４ＢＡ図のＩ
１０バッファ７０１と同じである。命令デコード装置８
１０は、メモリに２語を書込む命令（Ｗ２）およびメモ
リに１６語を書込む命令（Ｗ１６）の追加をデコードす
るデコード回路構造が追加されるほかは、第３４ＢＡ図
の命令デコード装置７００と同様である。こうして指令
デコード８１０は、活性（アクティブ）デコードイネー
ブル出力が活性（アクティブ）信号レベルでイネーブル
装置８３０から受信されるとき、指令母線３３６から受
信したＩ１０バッファ８００からのデコードされた受信
指令に応じて、信号出力ＬＡ、ＲＡ、Ｒ２，Ｒ１６，Ｗ
２．およびＷ１６の中の１つに活性（アクティブ）デコ
ードを選択供給する。指令デコード出力しＡ、ＲＡ。
Ｒ２，Ｒ１６，Ｗ２．およびＷ１６は指令ラッチ８７０
に結合されるとともに、そこでデコードされて、指令ラ
ッチ出力ＡＤＤ 、 ＡＤＤ 、 ＲＥＡＤ、ＲＥＡＤ
、ＲＷ２、ＷＲＩＴＥ 、およびＬＯ＾Ｄを供給する。
に結合されるとともに、そこでデコードされて、指令ラ
ッチ出力ＡＤＤ 、 ＡＤＤ 、 ＲＥＡＤ、ＲＥＡＤ
、ＲＷ２、ＷＲＩＴＥ 、およびＬＯ＾Ｄを供給する。
指令ラッチ出力の１つは、命令デコード装置８１０がら
の前記デコードされた指令出力、前記同期３Ａ置８２０
からの前記ＤＩＳＡＢＬＥ信号、およびリセット論理８
８４から受信されたＲ３ＴＣＬ信号に応じて選択的に活
性化される。第３８ＢＢ図の指令ラッチ８７ｏは、第３
４ＢＢ図の指令ラッチ７０２と事実上同一であるが、Ｗ
ＲＩＴＥおよびＲＷ２出力を供給する指令ラッチ・デコ
ード回路が追加されている。
の前記デコードされた指令出力、前記同期３Ａ置８２０
からの前記ＤＩＳＡＢＬＥ信号、およびリセット論理８
８４から受信されたＲ３ＴＣＬ信号に応じて選択的に活
性化される。第３８ＢＢ図の指令ラッチ８７ｏは、第３
４ＢＢ図の指令ラッチ７０２と事実上同一であるが、Ｗ
ＲＩＴＥおよびＲＷ２出力を供給する指令ラッチ・デコ
ード回路が追加されている。
第３８ＢＡ図のイネーブル回路８３０は第３４ＢＡ図の
イネーブル回路７０３に似ているが、イネーブル回路８
３０は前記ＲＥＡＤＸＡＤＤ 、およびＤＩＳＡＢＬＥ
信号を受信するほか、指令ラッチ８７０からの出力とし
てのＷＲＩＴＥ信号をも入力として受信する。イネーブ
ル回路８３０は、命令デコード回路８１０が前記受信ｔ
、＋りＲＥＡＤ、 ＡＤＤ 、 ＷＲＩＴＥ 。
イネーブル回路７０３に似ているが、イネーブル回路８
３０は前記ＲＥＡＤＸＡＤＤ 、およびＤＩＳＡＢＬＥ
信号を受信するほか、指令ラッチ８７０からの出力とし
てのＷＲＩＴＥ信号をも入力として受信する。イネーブ
ル回路８３０は、命令デコード回路８１０が前記受信ｔ
、＋りＲＥＡＤ、 ＡＤＤ 、 ＷＲＩＴＥ 。
およびＤＩＳＡＢＬＥ信号に応じて前記Ｉ１０バッファ
８０ｏから前記データ語を受信してデコードし得るよう
に、活性（アクティブ）指令遷移デコード出力信号を選
択供給する。イネ−ゾル回路８３０は、いったん指令順
序が開始すると、それが完了するまで、指令デコードを
抑止する手段を与える。
８０ｏから前記データ語を受信してデコードし得るよう
に、活性（アクティブ）指令遷移デコード出力信号を選
択供給する。イネ−ゾル回路８３０は、いったん指令順
序が開始すると、それが完了するまで、指令デコードを
抑止する手段を与える。
第３８ＣＡ図および第３８ＣＢ図には、第３５図のプロ
グラム・カウンタ８４０が詳しく示されている。プログ
ラム・カウンタ８４０は、３つのＢＣＤデイジット段８
４１，８４２および８４３から成っている。カウンタ段
８４１および８４２の回路は第３．４ＣＡ図および第３
４ＣＢ図のカウンタ段６９０の回路と同じであり、第３
４ＣＡ図および第３４ＣＢ図に関するカウンタ段６９０
の説明はカウンタ段８４１．１５よび８４２に等しく適
用される。プログラム・カウンタ段８４３の最後のデイ
ジットは第３８ＤＢ図に詳細な拡大回路図の形で示され
ている。好適実施例では、プログラム・カウンタ段８４
３は７（２進の１１１）までカウントし次にＯにリセッ
トするように設計されている。これは、好適実施例にお
いて、読取り／書込みプログラム・カウンタ８４０が０
から７９９（１０進）までカウントするように設計され
ているからである。プログラム・カウンタ８４０は第３
４ＯＡ図から第３４ＤＢ図までのプログラム・カウンタ
７０４と同様に、好適実施例に示されるカウンタ段より
多いまたは少ない複数個のカウンタ段を含むように設計
することもでき、また他のカウンタ回路設計形式を用い
て設計することもできる。
グラム・カウンタ８４０が詳しく示されている。プログ
ラム・カウンタ８４０は、３つのＢＣＤデイジット段８
４１，８４２および８４３から成っている。カウンタ段
８４１および８４２の回路は第３．４ＣＡ図および第３
４ＣＢ図のカウンタ段６９０の回路と同じであり、第３
４ＣＡ図および第３４ＣＢ図に関するカウンタ段６９０
の説明はカウンタ段８４１．１５よび８４２に等しく適
用される。プログラム・カウンタ段８４３の最後のデイ
ジットは第３８ＤＢ図に詳細な拡大回路図の形で示され
ている。好適実施例では、プログラム・カウンタ段８４
３は７（２進の１１１）までカウントし次にＯにリセッ
トするように設計されている。これは、好適実施例にお
いて、読取り／書込みプログラム・カウンタ８４０が０
から７９９（１０進）までカウントするように設計され
ているからである。プログラム・カウンタ８４０は第３
４ＯＡ図から第３４ＤＢ図までのプログラム・カウンタ
７０４と同様に、好適実施例に示されるカウンタ段より
多いまたは少ない複数個のカウンタ段を含むように設計
することもでき、また他のカウンタ回路設計形式を用い
て設計することもできる。
第３８０Ａ図に詳しく示されるデータ・ラッチ８４５は
、別々のラッチ場所における逐次記憶サイズ中に内部母
線８０２から受信されるデータを記憶するとともに、前
記記憶された受信データをメモリ８９２のデータ・イン
ターフェース８９４に出力する両方向性データ・ラッチ
を備えている。
、別々のラッチ場所における逐次記憶サイズ中に内部母
線８０２から受信されるデータを記憶するとともに、前
記記憶された受信データをメモリ８９２のデータ・イン
ターフェース８９４に出力する両方向性データ・ラッチ
を備えている。
好適実施例では、データ母［１８０２は４ビツトである
が、記憶語サイズは８ビツトであるので、母線８０２か
らのデータのピッ１〜のデータ・ラッチ８４５への２回
の連続転送が、１個の８ビツト・データ語のメモリ８９
２への転送に先立って要求される。さらにデータ・ラッ
チ８４５は、好適実施例において受信された８ビツト・
データ語をメモリ８９２からの出力としで記憶し、また
外部母線３３６に結合するためＩ１０母１８０２に８ビ
ツト・データ語から一度に４ビツトを選択転送する。デ
ータ・ラッチは第３８Ｅ図および第３８Ｆ図に詳しく示
されるデータ・ラッチυＩＩＩＩおよびＲＡ Ｍリライ
ト論理８８５から受信されるＬＲＤ信号に応じて、メモ
リ８９２からデータをロードし、ロードされたデータを
、第３４ＤＡ図について説明されたデータ・ラッチ７０
５と同様にＳＤｌおよびＳＤ２信号の受信に応じて母線
８０２で多重化する。さらにデータ・ラッチ８４５は、
母線８０２から逐′次転送され受信されたデータ語を、
第３８Ｆ図に詳しく示される前記データ制御および読取
り書込み論理８８５から受信されたＬＤｌおよびＬＤ２
信号に応じて別々のラッチに記憶する。第３８ＤＡ図の
メモリ回路８９２は、第４０Ａ図から第４０Ｃ図までに
詳しく示されている。ざらに第４１図は、電力スイッチ
ング回路９００の詳細を示す。メモリ８９２のデコード
回路８９５は、プログラム・カウンタ８４０のアドレス
出力ＡＯ〜ＡＩＯに結合される。
が、記憶語サイズは８ビツトであるので、母線８０２か
らのデータのピッ１〜のデータ・ラッチ８４５への２回
の連続転送が、１個の８ビツト・データ語のメモリ８９
２への転送に先立って要求される。さらにデータ・ラッ
チ８４５は、好適実施例において受信された８ビツト・
データ語をメモリ８９２からの出力としで記憶し、また
外部母線３３６に結合するためＩ１０母１８０２に８ビ
ツト・データ語から一度に４ビツトを選択転送する。デ
ータ・ラッチは第３８Ｅ図および第３８Ｆ図に詳しく示
されるデータ・ラッチυＩＩＩＩおよびＲＡ Ｍリライ
ト論理８８５から受信されるＬＲＤ信号に応じて、メモ
リ８９２からデータをロードし、ロードされたデータを
、第３４ＤＡ図について説明されたデータ・ラッチ７０
５と同様にＳＤｌおよびＳＤ２信号の受信に応じて母線
８０２で多重化する。さらにデータ・ラッチ８４５は、
母線８０２から逐′次転送され受信されたデータ語を、
第３８Ｆ図に詳しく示される前記データ制御および読取
り書込み論理８８５から受信されたＬＤｌおよびＬＤ２
信号に応じて別々のラッチに記憶する。第３８ＤＡ図の
メモリ回路８９２は、第４０Ａ図から第４０Ｃ図までに
詳しく示されている。ざらに第４１図は、電力スイッチ
ング回路９００の詳細を示す。メモリ８９２のデコード
回路８９５は、プログラム・カウンタ８４０のアドレス
出力ＡＯ〜ＡＩＯに結合される。
第３８Ｅ図には、状態カウンタ８７９、読取り／書込み
回路８８２．２除算（ｄｉｖｉｄｅ−ｂｙ−ｔｗｏ ）
タイマ８８３、ライト・アドレスυ１１１１理８８１、
命令終了リセツＩ−論理８８４、およびデータ・ラッチ
制御ならびに読取り／書込み論理８８５に圓する詳細な
回路図が示されている。命令終了リセット論理８８４お
よびデータ・ラッチ制御ならびに読取り／書込み論理８
８５の残り部分が第３８Ｆ図に示されている。状態カウ
ンタ８７９は第３４ＥＡ図の状態カウンタ７０６と同じ
であるが、指令デコード回路８１０から受信される出力
信号Ｗ２およびＷ１６が出力信号ＬＡ、ＲＡ、Ｒ２゜な
らびにＲ１６（これらは状態カウンタ７０６にも表われ
る）に加えて状態カウンタ８７９に結合される。さらに
詳しく述べれば、入力信号Ｗ２およびＷ１６は、ＬＡ、
ＲＡ、Ｒ２ならびにＲ１６人力も結合されるＮＯＲゲー
ト８６１の入力に結合される。第３８Ｅ図の状態カウン
タ８７９は第３４ＥＡ図の状態カウンタ７０６と同様、
前記φＡ、φＣ，Ｒ３ＴＳＣ、ＬＡ、 ＲＡ、 Ｒ２，
Ｒ１６゜Ｗ２およびＷ１６人力信号の受信に応じて出力
ＳＯ〜Ｓ７、および５Ｏ−８７を供給する。機能的には
、第３８Ｅ図および第３８’Ｆ図の命令終了すセット論
理８８４は、第３４ＥＡ図から第３４Ｆ図までのリセッ
ト論理７１１と事実上同一である。
回路８８２．２除算（ｄｉｖｉｄｅ−ｂｙ−ｔｗｏ ）
タイマ８８３、ライト・アドレスυ１１１１理８８１、
命令終了リセツＩ−論理８８４、およびデータ・ラッチ
制御ならびに読取り／書込み論理８８５に圓する詳細な
回路図が示されている。命令終了リセット論理８８４お
よびデータ・ラッチ制御ならびに読取り／書込み論理８
８５の残り部分が第３８Ｆ図に示されている。状態カウ
ンタ８７９は第３４ＥＡ図の状態カウンタ７０６と同じ
であるが、指令デコード回路８１０から受信される出力
信号Ｗ２およびＷ１６が出力信号ＬＡ、ＲＡ、Ｒ２゜な
らびにＲ１６（これらは状態カウンタ７０６にも表われ
る）に加えて状態カウンタ８７９に結合される。さらに
詳しく述べれば、入力信号Ｗ２およびＷ１６は、ＬＡ、
ＲＡ、Ｒ２ならびにＲ１６人力も結合されるＮＯＲゲー
ト８６１の入力に結合される。第３８Ｅ図の状態カウン
タ８７９は第３４ＥＡ図の状態カウンタ７０６と同様、
前記φＡ、φＣ，Ｒ３ＴＳＣ、ＬＡ、 ＲＡ、 Ｒ２，
Ｒ１６゜Ｗ２およびＷ１６人力信号の受信に応じて出力
ＳＯ〜Ｓ７、および５Ｏ−８７を供給する。機能的には
、第３８Ｅ図および第３８’Ｆ図の命令終了すセット論
理８８４は、第３４ＥＡ図から第３４Ｆ図までのリセッ
ト論理７１１と事実上同一である。
リセット論理８８４は、第３４ＥＡ図から第３４Ｆ図ま
でのリセット論理７１１の機能サブ・プロツロツク７１
１Ａ〜７１１Ｄに相当する機能サブ・ブロック８８４Ａ
、８８４８．８８４Ｇおよび８８４Ｄから成る。リセッ
ト論理の各サブ・ブロックは第３４ＥＡ図から第３４Ｆ
図までの対のサブ・ブロックと事実上同じである。リセ
ット論理サブ・ブロック８８４Ａは状態カウンタ８７９
に結合され、そこから前記Ｓ５信号出力および前記Ｓ１
信号出力を受信する。さらにリセット論理のサブ・ブロ
ック８８４Ａは前記指令ラッチ８７０から１！記ＡＤＤ
および前記ＲＷ２出力信号を受信するように結合される
。前記ＡＤＤ信号および前記Ｓ５信号に応じて、前記リ
セット論理８８４Ａは前記リセット論理サブ・ブロック
８８４Ｂに結合されるＲ３ＴＡＤＤ信号出力を供給する
。さらに前記ＲＷ２および前記Ｓ１信号に応じて、前記
リセット論理サブ・ブロック８８４Ａはリセット論理８
８４Ｂに結合されるＲ３ＴＲＷ ２出力を供給する。
でのリセット論理７１１の機能サブ・プロツロツク７１
１Ａ〜７１１Ｄに相当する機能サブ・ブロック８８４Ａ
、８８４８．８８４Ｇおよび８８４Ｄから成る。リセッ
ト論理の各サブ・ブロックは第３４ＥＡ図から第３４Ｆ
図までの対のサブ・ブロックと事実上同じである。リセ
ット論理サブ・ブロック８８４Ａは状態カウンタ８７９
に結合され、そこから前記Ｓ５信号出力および前記Ｓ１
信号出力を受信する。さらにリセット論理のサブ・ブロ
ック８８４Ａは前記指令ラッチ８７０から１！記ＡＤＤ
および前記ＲＷ２出力信号を受信するように結合される
。前記ＡＤＤ信号および前記Ｓ５信号に応じて、前記リ
セット論理８８４Ａは前記リセット論理サブ・ブロック
８８４Ｂに結合されるＲ３ＴＡＤＤ信号出力を供給する
。さらに前記ＲＷ２および前記Ｓ１信号に応じて、前記
リセット論理サブ・ブロック８８４Ａはリセット論理８
８４Ｂに結合されるＲ３ＴＲＷ ２出力を供給する。
指令ラッチ８７０からの入力信号ＲＷ２は第３４ＥＡ図
のサブ・ブロック７１１Ａの入力信号Ｒ２に相当し、合
成出力Ｒ３ＴＲＩＩ ２は第３４ＥＡ図のツク７１１Ａ
の出力信＠ Ｒ８ＴＲ２に相当し、こうして第３８Ｅ図
のリセット論理サブ・ブロック８８４Ａを生じる。第３
８Ｅ図のリセット論理サブ・ブロック８８４Ｂは第３４
ＥＢ図のリセット論理サブ・ブロック７１１Ｂと同じで
あるが、第３４ＥＢ図のリセット論理７１１Ｂの入力信
号Ｒ３ＴＲ２は第３８Ｅ図のリセット論理サブ・ブロッ
ク８８４ＡからのＲ８ＴＲＷ ２信号出力に代えられて
いる。
のサブ・ブロック７１１Ａの入力信号Ｒ２に相当し、合
成出力Ｒ３ＴＲＩＩ ２は第３４ＥＡ図のツク７１１Ａ
の出力信＠ Ｒ８ＴＲ２に相当し、こうして第３８Ｅ図
のリセット論理サブ・ブロック８８４Ａを生じる。第３
８Ｅ図のリセット論理サブ・ブロック８８４Ｂは第３４
ＥＢ図のリセット論理サブ・ブロック７１１Ｂと同じで
あるが、第３４ＥＢ図のリセット論理７１１Ｂの入力信
号Ｒ３ＴＲ２は第３８Ｅ図のリセット論理サブ・ブロッ
ク８８４ＡからのＲ８ＴＲＷ ２信号出力に代えられて
いる。
第３４ＥＢ図のリセット論理のブロック７１１Ｂについ
て説明されたのと同様に、リセット論理サブ・ブロック
８８４Ｂは、メモリ装置にある他の回路ブロックに結合
されるＲ８ＴＳＣ信号出力、リセット論理サブ・ブロッ
ク８８４Ｃに結合される出力信号５Ｒ３Ｔ、メモリ装置
の他の回路ブロックに結合されるＲ８ＴＣＬを供給する
が、これらは前記り０ツク発生器の出力φＡおよびφＣ
Ｓ前記同期回路９２０からのＤＩＳＡＢＬＥ信号、前記
状態カウンタ８７９からの前記Ｓ７信号出力、ならびに
前記状態カウンタ８７９からの前記φＣ′信号出力に応
じて、前記Ｒ３ＴＲＷ ２信号、前記Ｒ３ＴＡＤＤ信号
（リセット論理のサブ・ブロック８８９Ａから）を入力
として受信するのに応動して行われる。リセット論理８
８４Ｂの出力はメモリ装置内の他の回路ブロックに結合
され、メモリ装置内のリセット手順を同期させかつ制御
する。リセット論理サブ・ブロック８８４Ｃは前記サブ
・ブロック８８４Ｂに結合されてそこから前記５Ｒ３Ｔ
出力信号および前記Ｒ３ＴＣＬ信号を受信し、前記同期
回路９２０に結合されてそこから前記ＯＩＳ＾ＢＬＥ信
号を受信し、クロック発生回路に結合されてそこから前
記ＢＥＡＤ、八〇〇、およびＬＯＡ口信号を受信する。
て説明されたのと同様に、リセット論理サブ・ブロック
８８４Ｂは、メモリ装置にある他の回路ブロックに結合
されるＲ８ＴＳＣ信号出力、リセット論理サブ・ブロッ
ク８８４Ｃに結合される出力信号５Ｒ３Ｔ、メモリ装置
の他の回路ブロックに結合されるＲ８ＴＣＬを供給する
が、これらは前記り０ツク発生器の出力φＡおよびφＣ
Ｓ前記同期回路９２０からのＤＩＳＡＢＬＥ信号、前記
状態カウンタ８７９からの前記Ｓ７信号出力、ならびに
前記状態カウンタ８７９からの前記φＣ′信号出力に応
じて、前記Ｒ３ＴＲＷ ２信号、前記Ｒ３ＴＡＤＤ信号
（リセット論理のサブ・ブロック８８９Ａから）を入力
として受信するのに応動して行われる。リセット論理８
８４Ｂの出力はメモリ装置内の他の回路ブロックに結合
され、メモリ装置内のリセット手順を同期させかつ制御
する。リセット論理サブ・ブロック８８４Ｃは前記サブ
・ブロック８８４Ｂに結合されてそこから前記５Ｒ３Ｔ
出力信号および前記Ｒ３ＴＣＬ信号を受信し、前記同期
回路９２０に結合されてそこから前記ＯＩＳ＾ＢＬＥ信
号を受信し、クロック発生回路に結合されてそこから前
記ＢＥＡＤ、八〇〇、およびＬＯＡ口信号を受信する。
前記入力信号に応じて、前記リセット・ゼロ論理サブ・
ブロック８８４Ｃは、論理サブ・ブロック８８４Ｄをリ
セットするために結合されるセンド・ゼロ信号ＳＺを供
給する。
ブロック８８４Ｃは、論理サブ・ブロック８８４Ｄをリ
セットするために結合されるセンド・ゼロ信号ＳＺを供
給する。
プログラム・カウンタからアドレスを読み出したり、メ
モリ・アレイからデータを読み出す指令サイクルが終っ
てから、センド・ゼロ信号出力ＳＺがアクティブにされ
て、リセット論理サブ・ブロック８８４Ｄ内のゼロ・ラ
ッチが作動され、ゼロ論理レベルの出力信号（ノー・オ
ペレーション条件）は外部通信Ｉ１０母線３３６に結合
するための内部Ｉ１０母線８０２に結合される。メモリ
・アレイまたはプログラム・カウンタからの読取り指令
メモリ・サイクル後にセンド・ゼロ信号（ＳＺ）がアク
ティブにされるのは、指令母線を利用する最終の装置と
して、指令プロトコールによる次の指令サイクルの開始
を許すためにノー・オペレーション条件の信号パターン
を指令母ｌ１１３３６に送るのが送り回路の役目だから
である。
モリ・アレイからデータを読み出す指令サイクルが終っ
てから、センド・ゼロ信号出力ＳＺがアクティブにされ
て、リセット論理サブ・ブロック８８４Ｄ内のゼロ・ラ
ッチが作動され、ゼロ論理レベルの出力信号（ノー・オ
ペレーション条件）は外部通信Ｉ１０母線３３６に結合
するための内部Ｉ１０母線８０２に結合される。メモリ
・アレイまたはプログラム・カウンタからの読取り指令
メモリ・サイクル後にセンド・ゼロ信号（ＳＺ）がアク
ティブにされるのは、指令母線を利用する最終の装置と
して、指令プロトコールによる次の指令サイクルの開始
を許すためにノー・オペレーション条件の信号パターン
を指令母ｌ１１３３６に送るのが送り回路の役目だから
である。
読取り書込みイネーブル回路８８２は、前記状態カウン
タ８７９からの前記φＡ倍信号よび前記ＳＯ信号出力の
受信に応じ、また前記リセット論理サブ・ブロック８８
９Ｂからの前記Ｒ８ＴＳＣ信号の受信に応じて、データ
・ラッチ制御回路８８５に結合されるイネーブル出力（
ＥＮ）を供給する。
タ８７９からの前記φＡ倍信号よび前記ＳＯ信号出力の
受信に応じ、また前記リセット論理サブ・ブロック８８
９Ｂからの前記Ｒ８ＴＳＣ信号の受信に応じて、データ
・ラッチ制御回路８８５に結合されるイネーブル出力（
ＥＮ）を供給する。
第３８Ｅ図の２除算回路８８３は第３４ＥＡ図の２除算
回路７１３と同じであり、回路７１３の第３４ＥＡ図に
圓する説明は第３８Ｅ図の回路８８３に等しく適用され
る。第３８Ｅ図のアドレス制御論３Ｊ１８８６は、第３
４ＥＢ図のアドレス制御論理７０８と事実上同一である
が、アドレス制御論理８８６はアドレス・プログラム・
カウンタの３８ＣＤデイジツ１−を制御する一方、第３
４ＥＢ図のアドレス制御論理７０８はアドレス・プログ
ラム・カウンタの５８ＣＤデイジツトをｕＩｍする。
回路７１３と同じであり、回路７１３の第３４ＥＡ図に
圓する説明は第３８Ｅ図の回路８８３に等しく適用され
る。第３８Ｅ図のアドレス制御論３Ｊ１８８６は、第３
４ＥＢ図のアドレス制御論理７０８と事実上同一である
が、アドレス制御論理８８６はアドレス・プログラム・
カウンタの３８ＣＤデイジツ１−を制御する一方、第３
４ＥＢ図のアドレス制御論理７０８はアドレス・プログ
ラム・カウンタの５８ＣＤデイジツトをｕＩｍする。
前記指令ラッチ８７０からの前記ＡＤＤ信号および前記
ＬＯ＾０信号、前記同期回路９２０からの前記ＤＩＳＡ
ＢＬＥ信号、前記状態カウンタ８７９からの前記ＳＯ′
、８１′、８２′、Ｓ３、およびφＡ出力信号の受信に
応じて、前記アドレス制御論理８８６はロード・アドレ
ス・デイジット１．２または３．あるいはリード・アド
レス・デイジット１゜２または３にそれぞれ対応する信
号出力ＬＡＤＤｉ 。
ＬＯ＾０信号、前記同期回路９２０からの前記ＤＩＳＡ
ＢＬＥ信号、前記状態カウンタ８７９からの前記ＳＯ′
、８１′、８２′、Ｓ３、およびφＡ出力信号の受信に
応じて、前記アドレス制御論理８８６はロード・アドレ
ス・デイジット１．２または３．あるいはリード・アド
レス・デイジット１゜２または３にそれぞれ対応する信
号出力ＬＡＤＤｉ 。
ＬＡＤＤ２ 、 ＬＡＤＤ３ 、 ＲＡＤＤＩ 、 Ｒ
ＡＤＤ２、ＲＡＤ［１３を供給する。出力ＬＡＤＤ １
〜ＬＡＤ［１３およびＲＡＤＤ １〜ＲＡＤＤ ３はプ
ログラム・カウンタ８４０に結合され、プログラム・カ
ウンタ８４０と内部Ｉ１０母線８０２との接続を制御す
る。
ＡＤＤ２、ＲＡＤ［１３を供給する。出力ＬＡＤＤ １
〜ＬＡＤ［１３およびＲＡＤＤ １〜ＲＡＤＤ ３はプ
ログラム・カウンタ８４０に結合され、プログラム・カ
ウンタ８４０と内部Ｉ１０母線８０２との接続を制御す
る。
データ・ラッチｌＪｍ論理および読取り／書込み論理８
８５は、第３８Ａ図から第３８Ｆ図までおよび第４０Ａ
図から第４０Ｃ図までの他の回路ブロック素子に結合す
る出力ＬＤ１．ＬＤ２゜ＳＤｌ、 ＳＯ２，ＬＲＤ、
ＩＮＣＬｌ、 ＲＥＡＤＲＡＨ、ならびに−ＲＩＴＥＲ
ＡＭを供給する。論理８８５からのＬＤｌ、ＬＯ２，Ｓ
Ｄｌ、ＳＯ２，およびＬＲＤ出力は第３８Ｄ図の両方向
性データ・ラッチに結合される。データ・ラッチおよび
読取り／書込み論理８８５は２除算タイマ８８３に結合
されてそこから前記ＸおよびＹ信号出力を受信し、読取
り／書込みイネーブル論理８８２に結合されてそこから
前記ＥＮ信号を受信し、クロック同期回路９２ｏに結合
されてそこから前記ＤＩＳＡＢＬＥ信号を受信し、状態
カウンタ８７９に結合されて前記φＡ。
８５は、第３８Ａ図から第３８Ｆ図までおよび第４０Ａ
図から第４０Ｃ図までの他の回路ブロック素子に結合す
る出力ＬＤ１．ＬＤ２゜ＳＤｌ、 ＳＯ２，ＬＲＤ、
ＩＮＣＬｌ、 ＲＥＡＤＲＡＨ、ならびに−ＲＩＴＥＲ
ＡＭを供給する。論理８８５からのＬＤｌ、ＬＯ２，Ｓ
Ｄｌ、ＳＯ２，およびＬＲＤ出力は第３８Ｄ図の両方向
性データ・ラッチに結合される。データ・ラッチおよび
読取り／書込み論理８８５は２除算タイマ８８３に結合
されてそこから前記ＸおよびＹ信号出力を受信し、読取
り／書込みイネーブル論理８８２に結合されてそこから
前記ＥＮ信号を受信し、クロック同期回路９２ｏに結合
されてそこから前記ＤＩＳＡＢＬＥ信号を受信し、状態
カウンタ８７９に結合されて前記φＡ。
φＡ、φＣ１φＤ、φＢ、φ３およびφ３ならびにＳＯ
を受信し、さらに指令ラッチ８７０に結合されてそこか
ら前記ＲＥＡＤおよびＷＲＩＴＥ出力信号を受信する。
を受信し、さらに指令ラッチ８７０に結合されてそこか
ら前記ＲＥＡＤおよびＷＲＩＴＥ出力信号を受信する。
データ・ラッチおよび読取り／書込みメモリ論理８８５
は前記Ｅ Ｎ 、 ＷＲＩＴＥ 、 ＲＥＡＤ、 Ｘ
。
は前記Ｅ Ｎ 、 ＷＲＩＴＥ 、 ＲＥＡＤ、 Ｘ
。
Ｙ、ＳＯ，φＡ、φＢ、φＧ、φＡ、φＤ、φ３゜φ３
．ならびにＤＩＳＡＢＬＥ信号の受信に応じて、前記出
力ＬＤ１．ＬＤ２．ＳＤＩ、ＳＤ２．ＩＮＣＬＩ。
．ならびにＤＩＳＡＢＬＥ信号の受信に応じて、前記出
力ＬＤ１．ＬＤ２．ＳＤＩ、ＳＤ２．ＩＮＣＬＩ。
ＬＲＤ （［１−ドＲＡＭデータ〉、Ｒ［八ＤＲＡＭ
、および−月Ｔ Ｅ ＲＡ ＋４を供給する。ＬＤｌ、
ＬＯ２，ＳＤＩ。
、および−月Ｔ Ｅ ＲＡ ＋４を供給する。ＬＤｌ、
ＬＯ２，ＳＤＩ。
ＳＯ２，およびＬＲＤ出力信号は、データ・ラッチおよ
びメモリ論理８８５に結合される受信信号に応じて、読
取りおよび書込みサイクルの間に、両方向性データ・ラ
ッチ８４５、選択ラッチ機能ならびに多重機能を制御ｌ
する。データ・ラッチおよびメモリ制御論理８８５から
のＲ［＾Ｉ）ＲＡＭ 。
びメモリ論理８８５に結合される受信信号に応じて、読
取りおよび書込みサイクルの間に、両方向性データ・ラ
ッチ８４５、選択ラッチ機能ならびに多重機能を制御ｌ
する。データ・ラッチおよびメモリ制御論理８８５から
のＲ［＾Ｉ）ＲＡＭ 。
鰺ＲＩＴＥＲＡＨ，、ｔ；よびＳＤＩ出力信号は第４０
Ａ図から第４０Ｃ図までに示される通りメモリ・アレイ
読取り／書込み制御論理８９７に結合される。
Ａ図から第４０Ｃ図までに示される通りメモリ・アレイ
読取り／書込み制御論理８９７に結合される。
第３９図には、第４０Ａ図および第４０Ｂ図の相互関係
が示されている。第４０Ａ図から、メモリ・アレイ読取
り／書込み制御論理回路８９７は、データ・ライン・ド
ライブ出力信号［）ＬＯおよびＤＬＤ：メモリ・アレイ
・アクセス制御Ｉ ＩＴ＝ 号出力ＡＣＣＥＳＳ、 Ａ
ＣＣＥＳＳ、 ＶＳＳ、 おヨヒＡＣＣＥＳＳ ＷＲ
ＩＴＥ ：ならびにビット・ライン・イネーブル出力信
号ＢＬＥ、ＢＬＥ、、＋５よヒＢｌ−ＥＶＳＳヲｉ 択
供１ ｔ ル。
が示されている。第４０Ａ図から、メモリ・アレイ読取
り／書込み制御論理回路８９７は、データ・ライン・ド
ライブ出力信号［）ＬＯおよびＤＬＤ：メモリ・アレイ
・アクセス制御Ｉ ＩＴ＝ 号出力ＡＣＣＥＳＳ、 Ａ
ＣＣＥＳＳ、 ＶＳＳ、 おヨヒＡＣＣＥＳＳ ＷＲ
ＩＴＥ ：ならびにビット・ライン・イネーブル出力信
号ＢＬＥ、ＢＬＥ、、＋５よヒＢｌ−ＥＶＳＳヲｉ 択
供１ ｔ ル。
これらの出力信号は、前記データ・ラッチおよび読取り
／書込み制御論理８８５から受信された前記信号ΔＲＩ
ＴＥ、 ＲＡＭ、 ＲＥＡ［ｌ、 ＲＡＭ、 および
ＳＤＩ、前記２除算回路８８３からの前記Ｘ出力信号、
ｆｒらびに前記状態カウンタ８７９から受信された前記
φＢ、φＢ、およびφＣ信号に応じて選択供給される。
／書込み制御論理８８５から受信された前記信号ΔＲＩ
ＴＥ、 ＲＡＭ、 ＲＥＡ［ｌ、 ＲＡＭ、 および
ＳＤＩ、前記２除算回路８８３からの前記Ｘ出力信号、
ｆｒらびに前記状態カウンタ８７９から受信された前記
φＢ、φＢ、およびφＣ信号に応じて選択供給される。
Ｂ、 Ｌ ＥおよびＢＬＥ出力信号ならびにＢＬＥＶＳ
Ｓ出力信号は、第４０Ｃ図に示される通りデコード装置
８９５のビット・ライン・ドライバに結合されて、特定
な１１１のビット・ライン・ドライバの選択を制御する
。メモリ・アレイ読取り／書込み１ｓｌＪ ＩＩ論理８
９７からのＤＬＤおよびＤＬＤ出力信号はアレイ８９０
に結合されて、メモリ・アレイ８９０のデータ・ライン
・ブースタ９４０によって与えられるデータ・ライン転
送の方向を１ｉｌｊＩＩｌする。プログラム・カウンタ
８４０からのアドレス入力は第４０Ａ図から第４０Ｃ図
に示される通りアドレス・デコード回路８８５に結合さ
れて、第４０８図に示される通り主ＲＡＭのグループ９
５１〜９５８内でビット選択を与え、また第４０Ｃ図に
示される通り１１００ＲＡビツト・ラインの中の１つを
選択的に作動させる。アクセスｔＩＩｌＩＩｌ論理回路
８９４はＲＡＭグループ９５１からＲＡＭデータ・ライ
ン出力８９６，８９７゜および９４１を供給して、受信
アドレス入力へ８〜Ａ１０および八８〜ＡＩＯに応じ、
メモリ・アレイ読取り／書込み制御論理８９７から受信
したＡＣＣＥＳＳ信号に応じ、また前記データ・ラッチ
および読取り／書込み制ａｌｌ論理８８５から受信した
前記−旧ＴＥＲＡＨ信号出力に応じて、メモリ・アレイ
８９０に選択結合する。さらに回路８９４は、活性（ア
クティブ） ＷＲＩＴＥＲＡＭおよび活性（アクティブ
）ＡＣＣＥＳＳ信号があるとき、前記共通母線０からの
入力データを前記ＲＡＭデータ・ライン８９６および８
９７に、またはＲＡＭデータ・ライン９４１に選択結合
し、プログラム・カウンタ８４０がら受信したアドレス
入力に応じてメモリ・アレイ９８０内の場所に前記共通
母線からの前記受信データ信号を記憶する。アクセスＭ
’Ｓ論理８９４は主ＲＡＭグループについて６回ステッ
プされ、各ＲＡＭグループは別の共通母線ビット位置に
結合し、共通母線Ｏから共通母線７まではそれぞれ主Ｒ
ＡＭグループ９５１〜９５８に結合する。
Ｓ出力信号は、第４０Ｃ図に示される通りデコード装置
８９５のビット・ライン・ドライバに結合されて、特定
な１１１のビット・ライン・ドライバの選択を制御する
。メモリ・アレイ読取り／書込み１ｓｌＪ ＩＩ論理８
９７からのＤＬＤおよびＤＬＤ出力信号はアレイ８９０
に結合されて、メモリ・アレイ８９０のデータ・ライン
・ブースタ９４０によって与えられるデータ・ライン転
送の方向を１ｉｌｊＩＩｌする。プログラム・カウンタ
８４０からのアドレス入力は第４０Ａ図から第４０Ｃ図
に示される通りアドレス・デコード回路８８５に結合さ
れて、第４０８図に示される通り主ＲＡＭのグループ９
５１〜９５８内でビット選択を与え、また第４０Ｃ図に
示される通り１１００ＲＡビツト・ラインの中の１つを
選択的に作動させる。アクセスｔＩＩｌＩＩｌ論理回路
８９４はＲＡＭグループ９５１からＲＡＭデータ・ライ
ン出力８９６，８９７゜および９４１を供給して、受信
アドレス入力へ８〜Ａ１０および八８〜ＡＩＯに応じ、
メモリ・アレイ読取り／書込み制御論理８９７から受信
したＡＣＣＥＳＳ信号に応じ、また前記データ・ラッチ
および読取り／書込み制ａｌｌ論理８８５から受信した
前記−旧ＴＥＲＡＨ信号出力に応じて、メモリ・アレイ
８９０に選択結合する。さらに回路８９４は、活性（ア
クティブ） ＷＲＩＴＥＲＡＭおよび活性（アクティブ
）ＡＣＣＥＳＳ信号があるとき、前記共通母線０からの
入力データを前記ＲＡＭデータ・ライン８９６および８
９７に、またはＲＡＭデータ・ライン９４１に選択結合
し、プログラム・カウンタ８４０がら受信したアドレス
入力に応じてメモリ・アレイ９８０内の場所に前記共通
母線からの前記受信データ信号を記憶する。アクセスＭ
’Ｓ論理８９４は主ＲＡＭグループについて６回ステッ
プされ、各ＲＡＭグループは別の共通母線ビット位置に
結合し、共通母線Ｏから共通母線７まではそれぞれ主Ｒ
ＡＭグループ９５１〜９５８に結合する。
第４１図には、メモリ装置６４０の電力スイッチング回
路９００が詳しく示されている。ここでＩ１０バッファ
を除りｖｏＤバー基板のすべての回路は内部ｖＤＤから
の電力をオフにされる。好適実施例では、入力接続点９
６０は外部システムから供給されるｖＤＤ電源をＲＡＭ
モジュールのスイッチされるＶ。０電力供給回路に接続
する。入力接続点９６２は、メモリ・アレイ８９０に有
効データを保つだけの電圧レベルで電源を供給する予備
（または補助）電池のような外部電源に接続する。
路９００が詳しく示されている。ここでＩ１０バッファ
を除りｖｏＤバー基板のすべての回路は内部ｖＤＤから
の電力をオフにされる。好適実施例では、入力接続点９
６０は外部システムから供給されるｖＤＤ電源をＲＡＭ
モジュールのスイッチされるＶ。０電力供給回路に接続
する。入力接続点９６２は、メモリ・アレイ８９０に有
効データを保つだけの電圧レベルで電源を供給する予備
（または補助）電池のような外部電源に接続する。
電力スイッチング回路９００は、Ｉ１０バッファ８００
を除くすべての回路に結合する読み取り／書込みメモリ
装置の内部電力母線に結合される出力９６４を供給する
。最後に、入力接続点９６１は、クロック発生器９１０
にも結合される外部供給のクロック入力信号を受信する
ように結合される。出力９６４は読取り／書込みメモリ
装置の内部電力母線に一定電源を供給し、入力９６０を
介して外部電源からまたは入力９６２を介して予備電池
から絶えず電力が供給される。電力スイッチング回路９
００は、正しい電圧レベルを入力接続点９６０で受ける
ときかつ所定数のりＤツク信号がクロック入力接続点９
６１で受信されたのち、接続点９６０で受けたシステム
電源により出力９６４へ電力を供給する。システム電源
入力９６０で不適当な電圧レベルを受けたり、入力接続
点９６ｏで適当な電力信号レベルを受信するが所定数の
クロック信号がクロック入力接続点９６１に受信されな
いときは、電力スイッチング回路９００は予備電池から
入力接続点９６２を介して接続点９６４に出力として電
力を供給する。電力スイッチング回路９００のダイオー
ド９６６は、システム電源が出力接続点９６４に正しく
結合されるとき、システム電源から予備電池を分離させ
る。接続点９６０で適当な電源入力を受けかつ所定数の
クロック・パルスを接続点９６１で受信すると、イネー
ブル出力９６９はトランジスタ９７０を導通状態にスイ
ッチし、それによって接続点９６０で受けたシステム電
源は読取り／書込みメモリ装置の内部電力母線に結合す
る出力接続点９６４に結合される。これが起こると、ダ
イオード９６６はブロッキング機能を果たし、入力接続
点９６０に結合されるシステム電源が入力接続点９６２
に結合される予Ｉ電池より十分高い正の電圧レベルであ
るので逆バイアスされる。これがそうなるのは、入力接
続点９６２に結合される予備電池が読取り／＠込み装置
内のメモリ・アレイ８９０を維持するだけの電圧レベル
を供給すればよいからである。しかし入力接続９６０に
結合されるシステム電源は、読取り／書込みメモリ装置
内の論理回路をさらに働かせねばならず、したがって予
備電池よりも大きな正の電圧レベルでなければならない
。ダイオード９６７はトランジスタ９７０に分路接続さ
れて、接続点９６０で受けた電源電圧からダイオード９
６７の両端における電圧降下を引いたものを出力接続点
９６４に結合するが、この結合は前記入力電圧が前記ト
ランジスタ９７０によって前記出力接続点９６４に結合
される前または同時に行われる。ダイオード９６７は、
予備電池の電圧レベルより低い入力電圧が出力接続点９
６４に結合するのを防止するが、予備電池より高い電圧
を出力接続点９６４に結合させ、クロック検出回路９７
２によりトランジスタ９７０の作動を止めておく。
を除くすべての回路に結合する読み取り／書込みメモリ
装置の内部電力母線に結合される出力９６４を供給する
。最後に、入力接続点９６１は、クロック発生器９１０
にも結合される外部供給のクロック入力信号を受信する
ように結合される。出力９６４は読取り／書込みメモリ
装置の内部電力母線に一定電源を供給し、入力９６０を
介して外部電源からまたは入力９６２を介して予備電池
から絶えず電力が供給される。電力スイッチング回路９
００は、正しい電圧レベルを入力接続点９６０で受ける
ときかつ所定数のりＤツク信号がクロック入力接続点９
６１で受信されたのち、接続点９６０で受けたシステム
電源により出力９６４へ電力を供給する。システム電源
入力９６０で不適当な電圧レベルを受けたり、入力接続
点９６ｏで適当な電力信号レベルを受信するが所定数の
クロック信号がクロック入力接続点９６１に受信されな
いときは、電力スイッチング回路９００は予備電池から
入力接続点９６２を介して接続点９６４に出力として電
力を供給する。電力スイッチング回路９００のダイオー
ド９６６は、システム電源が出力接続点９６４に正しく
結合されるとき、システム電源から予備電池を分離させ
る。接続点９６０で適当な電源入力を受けかつ所定数の
クロック・パルスを接続点９６１で受信すると、イネー
ブル出力９６９はトランジスタ９７０を導通状態にスイ
ッチし、それによって接続点９６０で受けたシステム電
源は読取り／書込みメモリ装置の内部電力母線に結合す
る出力接続点９６４に結合される。これが起こると、ダ
イオード９６６はブロッキング機能を果たし、入力接続
点９６０に結合されるシステム電源が入力接続点９６２
に結合される予Ｉ電池より十分高い正の電圧レベルであ
るので逆バイアスされる。これがそうなるのは、入力接
続点９６２に結合される予備電池が読取り／＠込み装置
内のメモリ・アレイ８９０を維持するだけの電圧レベル
を供給すればよいからである。しかし入力接続９６０に
結合されるシステム電源は、読取り／書込みメモリ装置
内の論理回路をさらに働かせねばならず、したがって予
備電池よりも大きな正の電圧レベルでなければならない
。ダイオード９６７はトランジスタ９７０に分路接続さ
れて、接続点９６０で受けた電源電圧からダイオード９
６７の両端における電圧降下を引いたものを出力接続点
９６４に結合するが、この結合は前記入力電圧が前記ト
ランジスタ９７０によって前記出力接続点９６４に結合
される前または同時に行われる。ダイオード９６７は、
予備電池の電圧レベルより低い入力電圧が出力接続点９
６４に結合するのを防止するが、予備電池より高い電圧
を出力接続点９６４に結合させ、クロック検出回路９７
２によりトランジスタ９７０の作動を止めておく。
好適実施例では、電力スイッチング回路９００は金属ゲ
ートＣＭＯ８技術で作られている。さらに好適実施例で
は、利用する工程はＮｌ板上にＰチャンネル・トランジ
スタを作り、ＰタンクにＮチャンネル・トランジスタを
作り、チップのＮ基板を＋Ｖすなわち内部Ｖ、−源に結
合させる。取りはずし可能モジュールにおいて不揮発読
取り／書込みメモリの実現に圓する問題を解決するため
に、本発明の電力供給回路９ｏ○によって下記の特徴が
与えられている。まず、予備電池用のブロッキング・ダ
イオード（第４１図の９６６、第４２図のＤ２）が集積
回路に組み込まれ、それによって１つの外部構成部品が
システムから除去される。
ートＣＭＯ８技術で作られている。さらに好適実施例で
は、利用する工程はＮｌ板上にＰチャンネル・トランジ
スタを作り、ＰタンクにＮチャンネル・トランジスタを
作り、チップのＮ基板を＋Ｖすなわち内部Ｖ、−源に結
合させる。取りはずし可能モジュールにおいて不揮発読
取り／書込みメモリの実現に圓する問題を解決するため
に、本発明の電力供給回路９ｏ○によって下記の特徴が
与えられている。まず、予備電池用のブロッキング・ダ
イオード（第４１図の９６６、第４２図のＤ２）が集積
回路に組み込まれ、それによって１つの外部構成部品が
システムから除去される。
次に、集積回路のスイッチング回路９００にタイミング
機能が組み込まれ、それによって前記スイッチング回路
は、モジュールが電力を供給されるシステムから抜かれ
たり、モジュールがシステムに差し込まれるが電力が主
電源によって供給されないとき、集積回路の入力ライン
の雑音を無視し得る。この特徴は、メモリ・アレイおよ
び予備電池のいずれをも保護する。第３に、プル・ダウ
ン抵抗器（第４２図のＭ８）が主電源母線（Ｖ、、）に
結合する入力に結合される。主電源がターン・オフされ
ると、特に制御される場合のほか、主電源母線はフロー
トになる。内部抵抗素子トランジスタＭ８は、主電源が
スイッチ・オフされるとき主電源入力が接地（好適実施
例ではｖ８Ｓ）まで引き下げられるように結合される。
機能が組み込まれ、それによって前記スイッチング回路
は、モジュールが電力を供給されるシステムから抜かれ
たり、モジュールがシステムに差し込まれるが電力が主
電源によって供給されないとき、集積回路の入力ライン
の雑音を無視し得る。この特徴は、メモリ・アレイおよ
び予備電池のいずれをも保護する。第３に、プル・ダウ
ン抵抗器（第４２図のＭ８）が主電源母線（Ｖ、、）に
結合する入力に結合される。主電源がターン・オフされ
ると、特に制御される場合のほか、主電源母線はフロー
トになる。内部抵抗素子トランジスタＭ８は、主電源が
スイッチ・オフされるとき主電源入力が接地（好適実施
例ではｖ８Ｓ）まで引き下げられるように結合される。
この特徴は、他の方法では論理レベル（状態）のプル・
ダウンのこの機能を果たすために要求されるモジュール
またはシステムの外部抵抗器を備える必要をなくす。
ダウンのこの機能を果たすために要求されるモジュール
またはシステムの外部抵抗器を備える必要をなくす。
さらに、システムの電力が低下したりモジュールが制御
器ハウジングから抜かれるとき、クロック入力が接地に
結合されることを保証するように、クロック入力（第４
２図の１０００）に結合される内部抵抗器（第４２図の
Ｍ６）プル・ダウンがある。これは、誤ったデータが回
路に書き込まれたり回路から読み出されないように不揮
発メモリ・モジュールにある読取り／書込みメモリが選
択された状態に保たれることを保証する。この特徴によ
り、他の方法ではこの機能を果たすために要求される外
部プル・ダウン抵抗器がモジュールまたは主システムか
ら不要になる。さらに、主電力供給母線（Ｖｏ、）入力
および外部りＯツク入力に結合される内部抵抗器は、予
備電池入力を接地することによってデセーフルにされる
。好適実施例では、プル・ダウン抵抗器は第４２図のＭ
ＯＳトランジスタＭ７およびＭ８から成り、トランジス
タＭ７およびＭ８のゲートは予備電池入力１００４■８
Ａ□に結合される。この特徴により不揮発メモリ・モジ
ュール内の読取り／書込みメモリ回路は、接続点１００
４に結合される予備電池と共に正規の予備モードにある
不揮発メモリによって要求される電流より少し低い電流
を持つ予備低電力モードで主電源■、Ｄから直接電力を
供給される。
器ハウジングから抜かれるとき、クロック入力が接地に
結合されることを保証するように、クロック入力（第４
２図の１０００）に結合される内部抵抗器（第４２図の
Ｍ６）プル・ダウンがある。これは、誤ったデータが回
路に書き込まれたり回路から読み出されないように不揮
発メモリ・モジュールにある読取り／書込みメモリが選
択された状態に保たれることを保証する。この特徴によ
り、他の方法ではこの機能を果たすために要求される外
部プル・ダウン抵抗器がモジュールまたは主システムか
ら不要になる。さらに、主電力供給母線（Ｖｏ、）入力
および外部りＯツク入力に結合される内部抵抗器は、予
備電池入力を接地することによってデセーフルにされる
。好適実施例では、プル・ダウン抵抗器は第４２図のＭ
ＯＳトランジスタＭ７およびＭ８から成り、トランジス
タＭ７およびＭ８のゲートは予備電池入力１００４■８
Ａ□に結合される。この特徴により不揮発メモリ・モジ
ュール内の読取り／書込みメモリ回路は、接続点１００
４に結合される予備電池と共に正規の予備モードにある
不揮発メモリによって要求される電流より少し低い電流
を持つ予備低電力モードで主電源■、Ｄから直接電力を
供給される。
さらにスイッチング回路９００は、スイッチされた供給
トランジスタＭ１をバイパスして、集積回路内の内部バ
ッファに主電源■。０を結合する手段を与える。この特
徴により、メモリ集積回路にあるバッファの電流容量が
増加し、メモリ集積回路のバッファ回路が状態をスイッ
チするときメモリ集積回路の内部回路の電流スパイクが
減少する。
トランジスタＭ１をバイパスして、集積回路内の内部バ
ッファに主電源■。０を結合する手段を与える。この特
徴により、メモリ集積回路にあるバッファの電流容量が
増加し、メモリ集積回路のバッファ回路が状態をスイッ
チするときメモリ集積回路の内部回路の電流スパイクが
減少する。
この特徴は、メモリ集積回路のＩ１０バッファに結合す
る接続点りとして第４２図に示されている。
る接続点りとして第４２図に示されている。
最後に、主電源ｖＤＤが予備電池電源の電圧レベルより
大きいかぎり、予備電池電源から電力が供給されない。
大きいかぎり、予備電池電源から電力が供給されない。
好適実施例では、スイッチング回路は５つの電力供給作
動モードの１つで作動するように設計されている。これ
らのモードは、クロック入力接続点に結合されるクロッ
ク入力信号１０００の有無の検出、および外部電源（Ｖ
ＤＤ）接続点１００２ならびに予備電池電源（Ｖ
）接続点１００４ＡＴ に現われる電圧レベルに応じる。好適実施例では、読取
り／書込みメモリ回路に現われる内部り０ツクは、メモ
リ族［６４０に結合される外部供給のチップ・イネーブ
ル信号がハイ（旧ａｈ）論理レベル（すなわち１）であ
るときのみ活性化される。
動モードの１つで作動するように設計されている。これ
らのモードは、クロック入力接続点に結合されるクロッ
ク入力信号１０００の有無の検出、および外部電源（Ｖ
ＤＤ）接続点１００２ならびに予備電池電源（Ｖ
）接続点１００４ＡＴ に現われる電圧レベルに応じる。好適実施例では、読取
り／書込みメモリ回路に現われる内部り０ツクは、メモ
リ族［６４０に結合される外部供給のチップ・イネーブ
ル信号がハイ（旧ａｈ）論理レベル（すなわち１）であ
るときのみ活性化される。
チップ・イネーブル信号がロー（１０１＞論理レベル（
すなわち０）であるときは、内部クロック位相は所定の
状態にセットされ、すべての回路接続点は、本発明の出
願人に譲渡された、「クロックドＣ）ＩＯ３低電力予備
モード」に関してＫｅｎｎｅｔｈ Ａ。
すなわち０）であるときは、内部クロック位相は所定の
状態にセットされ、すべての回路接続点は、本発明の出
願人に譲渡された、「クロックドＣ）ＩＯ３低電力予備
モード」に関してＫｅｎｎｅｔｈ Ａ。
Ｌｉｅｓが１９７９年１２月２６日に出願した米国特許
出願第１０６．４２９号において詳しく開示した通り、
ス″タテイック論理状態にされる。接続点１０００にお
けるクロック入力信号が非循環（停止）状態であるとき
、クロック入力接続点１００Ｏは、接続点プル・ダウン
・トランジスタＭ７の結果としてノー・オペレーション
のロー論理レベルにされる。好適実施例における電力ス
イッチング回路の５つの作動モードは下記から成る。す
なわち（１）スイッチング回路が活性（アクティブ）ク
ロックを受信するとともに■８．の電圧レベルがｖＢＡ
□の電圧レベルより大きい第１正常作動モード；（クシ
ステムが外ｍ５ｖＤＤから電力を供給され、すなわち■
、ｏがＶＢＡＴより大であるが接続点１０００に活性ク
ロック入力信号がない第１予備モード；（３）システム
が外部電源から電力を供給されない場合、すなわちｖｏ
Ｄがフロートで、クロック入力１０００が不活性（イン
アクティブ）レベルであり、したがってクロックが循環
しておらず、またＶ が■Ｄｏより大であり、したが
ってＶ８Ａ□ＡＴ がメモリ回路に全電力を供給する電力ダウン・モード：
（４）回路が活性（アクティブ）状態において接続点１
０００でクロック信号を受信し、ｖｏ、がシステム電力
電圧レベルであり、かつ接続点１００４に電池電力が供
給されない第２正常作動モード；ならびに（５）システ
ムの活性クロック入力がなく（１０００におけるクロッ
ク信号が非循環である）、予備電池電力が供給されず、
すなわちＶ ＝Ｖ、で、かつ外部電源ｖＤＤがメモ
リ回路ＡＴ に全電力を供給する第２予備モード、から成る。
出願第１０６．４２９号において詳しく開示した通り、
ス″タテイック論理状態にされる。接続点１０００にお
けるクロック入力信号が非循環（停止）状態であるとき
、クロック入力接続点１００Ｏは、接続点プル・ダウン
・トランジスタＭ７の結果としてノー・オペレーション
のロー論理レベルにされる。好適実施例における電力ス
イッチング回路の５つの作動モードは下記から成る。す
なわち（１）スイッチング回路が活性（アクティブ）ク
ロックを受信するとともに■８．の電圧レベルがｖＢＡ
□の電圧レベルより大きい第１正常作動モード；（クシ
ステムが外ｍ５ｖＤＤから電力を供給され、すなわち■
、ｏがＶＢＡＴより大であるが接続点１０００に活性ク
ロック入力信号がない第１予備モード；（３）システム
が外部電源から電力を供給されない場合、すなわちｖｏ
Ｄがフロートで、クロック入力１０００が不活性（イン
アクティブ）レベルであり、したがってクロックが循環
しておらず、またＶ が■Ｄｏより大であり、したが
ってＶ８Ａ□ＡＴ がメモリ回路に全電力を供給する電力ダウン・モード：
（４）回路が活性（アクティブ）状態において接続点１
０００でクロック信号を受信し、ｖｏ、がシステム電力
電圧レベルであり、かつ接続点１００４に電池電力が供
給されない第２正常作動モード；ならびに（５）システ
ムの活性クロック入力がなく（１０００におけるクロッ
ク信号が非循環である）、予備電池電力が供給されず、
すなわちＶ ＝Ｖ、で、かつ外部電源ｖＤＤがメモ
リ回路ＡＴ に全電力を供給する第２予備モード、から成る。
第１正常作動モードでは、スイッチング回路は１０００
で活性クロック信号を受信してＶ。、電力およびＶ
予備電力が現われ、ｖＤＤはｖＢＡＴよ８八■ り大きいのでＶ８Ａ□はシステムへの電力供給を有効に
スイッチ・オフされる。不揮発読取り／書込みメモリが
システムに結合され（すなわちモジュールが差し込まれ
）で、このモジュールが入力されると、指令はメモリ装
置６４０によって受信され実行される。好適実施例では
、最低２０のり０ツク入力信号サイクルがメモリ装置６
４０に出される指令の受信前に行われなければならない
。
で活性クロック信号を受信してＶ。、電力およびＶ
予備電力が現われ、ｖＤＤはｖＢＡＴよ８八■ り大きいのでＶ８Ａ□はシステムへの電力供給を有効に
スイッチ・オフされる。不揮発読取り／書込みメモリが
システムに結合され（すなわちモジュールが差し込まれ
）で、このモジュールが入力されると、指令はメモリ装
置６４０によって受信され実行される。好適実施例では
、最低２０のり０ツク入力信号サイクルがメモリ装置６
４０に出される指令の受信前に行われなければならない
。
第４２図において、接続点１ｏｏｏにおける入力クロッ
ク信号がハイにスイッチされるにつれて、トランジスタ
Ｍ６は接続点Ａを接地するように働かされる。接続点Ｃ
はロー論理レベルであり、トランジスタＭ３はターン・
オフされる。接続点１０００におけるクロック信号がロ
ーにスイッチされると、接続点Ｃはハイ論理レベルにス
イッチするようにされ、それによってトランジスタＭ３
はターン・オンされ、コンデンサＣ１およびＣ２は共に
充電される。好適実施例では、コンデンサＣ２はコンデ
ンサＣ１のサイズの約１／３であり、接続点１０００に
おけるりＯツク入力が低周波数、好適実施例では１００
ＫＩＩＺの低い周波数で循環するときでさえ、接続点Ｂ
の安定ロー論理レベルを維持するのを助ける。接続点１
０００におけるクロック入力がハイ電圧（論理）レベル
にスイッチされると、トランジスタＭ３はターン・オフ
され、トランジスタＭ２は接続点Ｂをハイ論理レベルに
結合するようにスイッチする働きをする。トランジスタ
Ｍ２およびコンデンサＣ１は、最初の時間切れ１４間を
与える長いＲＣ時定数を得るようなサイズにされる。接
続点１０００で約２０個のクロック入力信号が受信され
てから、接続点Ｂはほとんど接地近くまで放電され、ト
ランジスタＭ１はそれによってターン・オンされ（作動
可能となり）、強く駆動される。トランジスタＭ１はそ
れによって、トランジスタＭ１が結合されるＶ。０人力
１００２から前記メモリ回路の内部Ｖ。、接続点１０１
ｏに完全なＶ、−圧レベルを結合する。接続点１００２
におけるｖ８．信号の電圧レベルが接続点１００４にお
けるＶ８Ａ□予備電力供給信号の電圧レベルより大であ
り、かつ内部Ｖ。、接続点１０１０が接続点１００２に
おける外部Ｖ。０供給にほぼ等しい場合は、ダイオード
Ｄ２は逆バイアスされ、接続点１００４から予備電池電
力供給ｖＢＡ１による電力が得られない。好適実施例で
は、クロック入力信号１０００および接続点１００２に
おけるＶ。、入力信号は、接地（ｖ８．）に結合する３
０ＭΩの抵抗器（それぞれＭ７およびＭ８）に結合され
る。他の抵抗値も使用することができる。このような３
０ＭΩは、接続点１０００および１００２に結合される
入力信号が浮遊（非固定）電圧レベルであるとき、入力
接続点１０００および１００２をロー論理レベルまでプ
ル・ダウンさせる。これはスプリアス信号を電力スイッ
チング回路に進ませないようにし、またそこから不揮発
メモリ装置内のメモリ回路に進ませないようにする。好
適実施例では、トランジスタＭ７およびＭ８はそれぞれ
、接続点１０００ならびに１００２のためのプル・ダウ
ン機能を与える。
ク信号がハイにスイッチされるにつれて、トランジスタ
Ｍ６は接続点Ａを接地するように働かされる。接続点Ｃ
はロー論理レベルであり、トランジスタＭ３はターン・
オフされる。接続点１０００におけるクロック信号がロ
ーにスイッチされると、接続点Ｃはハイ論理レベルにス
イッチするようにされ、それによってトランジスタＭ３
はターン・オンされ、コンデンサＣ１およびＣ２は共に
充電される。好適実施例では、コンデンサＣ２はコンデ
ンサＣ１のサイズの約１／３であり、接続点１０００に
おけるりＯツク入力が低周波数、好適実施例では１００
ＫＩＩＺの低い周波数で循環するときでさえ、接続点Ｂ
の安定ロー論理レベルを維持するのを助ける。接続点１
０００におけるクロック入力がハイ電圧（論理）レベル
にスイッチされると、トランジスタＭ３はターン・オフ
され、トランジスタＭ２は接続点Ｂをハイ論理レベルに
結合するようにスイッチする働きをする。トランジスタ
Ｍ２およびコンデンサＣ１は、最初の時間切れ１４間を
与える長いＲＣ時定数を得るようなサイズにされる。接
続点１０００で約２０個のクロック入力信号が受信され
てから、接続点Ｂはほとんど接地近くまで放電され、ト
ランジスタＭ１はそれによってターン・オンされ（作動
可能となり）、強く駆動される。トランジスタＭ１はそ
れによって、トランジスタＭ１が結合されるＶ。０人力
１００２から前記メモリ回路の内部Ｖ。、接続点１０１
ｏに完全なＶ、−圧レベルを結合する。接続点１００２
におけるｖ８．信号の電圧レベルが接続点１００４にお
けるＶ８Ａ□予備電力供給信号の電圧レベルより大であ
り、かつ内部Ｖ。、接続点１０１０が接続点１００２に
おける外部Ｖ。０供給にほぼ等しい場合は、ダイオード
Ｄ２は逆バイアスされ、接続点１００４から予備電池電
力供給ｖＢＡ１による電力が得られない。好適実施例で
は、クロック入力信号１０００および接続点１００２に
おけるＶ。、入力信号は、接地（ｖ８．）に結合する３
０ＭΩの抵抗器（それぞれＭ７およびＭ８）に結合され
る。他の抵抗値も使用することができる。このような３
０ＭΩは、接続点１０００および１００２に結合される
入力信号が浮遊（非固定）電圧レベルであるとき、入力
接続点１０００および１００２をロー論理レベルまでプ
ル・ダウンさせる。これはスプリアス信号を電力スイッ
チング回路に進ませないようにし、またそこから不揮発
メモリ装置内のメモリ回路に進ませないようにする。好
適実施例では、トランジスタＭ７およびＭ８はそれぞれ
、接続点１０００ならびに１００２のためのプル・ダウ
ン機能を与える。
第２モード、すなわち予備作動モードでは、外部電力は
活性（アクティブ）であり、■００人力接綺接続００２
に結合され、■００人力接続点１００２における入力電
圧レベルはｖＢＡＴ入力接続点１００４に現われる電圧
レベルより大であり、またクロック入力接続点１０００
に結合されるクロック入力信号は不活性（インアクティ
ブ）非循環レベルである。命令実行サイクルの間に、デ
ータ処理装置は予備状態にスイッチし、不揮発メモリ装
置およびデータ処理装置に結合される他の回路は主電力
供給ｖ００から電力を得る。しかしこのモードではシス
テム・クロックの循環がなく、すなわちクロック信号は
不活性（インアクティブ）でかつ定常状態であるので、
電力スイッチング回路を含む前記不揮発メモリ・モジュ
ールを含め、データ処理装置に結合される各回路はスタ
ティック予備モード状態にされる。正常作動の第１モー
ドからｐ備作動モードへ変換する場合、クロック入力信
号１０００はサイクルを止め、ロー論理レベルで固定す
る。トランジスタＭ６はターン・オフされ、トランジス
タＭ３はターン・オンされる。トランジスタＭ２は接続
点Ｂを内部ｖＤＯレベル（接続点１０１０に現われる）
までゆっくり引き上げ、トランジスタＭ１をターン・オ
フにし、内部■。０接続点１０１ｏを接地（ｖ８８）に
放電させる。内部Ｖ。０接続点１０１０が電圧レベル１
に達すると、ダイオードは■。、入力接続点１００２に
現われる電圧レベルを下げ、ダイオードＤ１は順バイア
スされるようになり、電力を内部ＶＤＩ）接続点１０１
０に結合する。■８．（接続点１０ｏ２に現われる電圧
）が■ （接続点１００４に現われる電ＦＬ）ＡＴ より大であるように、外部ｍｌが■。０人力接続点１０
０２に電圧レベルを供給するかぎり、ダイオードＤ２は
逆バイアス条件に保たれ、■８Ａ□供給からＶ３７、入
力接続点１００４へ電力は与えられない。
活性（アクティブ）であり、■００人力接綺接続００２
に結合され、■００人力接続点１００２における入力電
圧レベルはｖＢＡＴ入力接続点１００４に現われる電圧
レベルより大であり、またクロック入力接続点１０００
に結合されるクロック入力信号は不活性（インアクティ
ブ）非循環レベルである。命令実行サイクルの間に、デ
ータ処理装置は予備状態にスイッチし、不揮発メモリ装
置およびデータ処理装置に結合される他の回路は主電力
供給ｖ００から電力を得る。しかしこのモードではシス
テム・クロックの循環がなく、すなわちクロック信号は
不活性（インアクティブ）でかつ定常状態であるので、
電力スイッチング回路を含む前記不揮発メモリ・モジュ
ールを含め、データ処理装置に結合される各回路はスタ
ティック予備モード状態にされる。正常作動の第１モー
ドからｐ備作動モードへ変換する場合、クロック入力信
号１０００はサイクルを止め、ロー論理レベルで固定す
る。トランジスタＭ６はターン・オフされ、トランジス
タＭ３はターン・オンされる。トランジスタＭ２は接続
点Ｂを内部ｖＤＯレベル（接続点１０１０に現われる）
までゆっくり引き上げ、トランジスタＭ１をターン・オ
フにし、内部■。０接続点１０１ｏを接地（ｖ８８）に
放電させる。内部Ｖ。０接続点１０１０が電圧レベル１
に達すると、ダイオードは■。、入力接続点１００２に
現われる電圧レベルを下げ、ダイオードＤ１は順バイア
スされるようになり、電力を内部ＶＤＩ）接続点１０１
０に結合する。■８．（接続点１０ｏ２に現われる電圧
）が■ （接続点１００４に現われる電ＦＬ）ＡＴ より大であるように、外部ｍｌが■。０人力接続点１０
０２に電圧レベルを供給するかぎり、ダイオードＤ２は
逆バイアス条件に保たれ、■８Ａ□供給からＶ３７、入
力接続点１００４へ電力は与えられない。
第３モード、すなわち電力低下モードでは、外部電力は
不活性（インアクティブ）であり、入力接続点１００２
に結合される不定（浮ＴＩ）電圧レベル信号を結合する
。さらに、入力接続点１０００に結合されるシステム・
クロックは、電力スイッチング回路に入力クロックが現
われないような不活性（インアクティブ）非循環モード
である。
不活性（インアクティブ）であり、入力接続点１００２
に結合される不定（浮ＴＩ）電圧レベル信号を結合する
。さらに、入力接続点１０００に結合されるシステム・
クロックは、電力スイッチング回路に入力クロックが現
われないような不活性（インアクティブ）非循環モード
である。
このモードでは、ＶＢＡＴ入力接続点１００４に結合さ
れる予備電池電源がシステムに全電力を供給する。この
モードは、不揮発読取り書込みメモリ・モジュールが、
計算器内でのように、データ処理装置に結合する差込形
メモリ・モジュールとして用いられるとき、特に重要で
ある。この実施例では、不揮発メモリ集積回路（好適実
施例の電力スイッチング回路を含む）と共に、Ｖ８Ａ□
入力接続点１００４に結合される予備電池電源が実装さ
れる。データ処理装置がスイッチ・オフされると、入力
接続点１００２に結合される外部電源Ｖ。Ｄは切り離さ
れ、■ｏｏ入力１００２に結合する信号の電圧レベルは
浮遊するが、ＶＤＤ入力接続点１００２に現われる電圧
レベルはプル・ダウン抵抗負荷トランジスタＭ８によっ
て接地まで引き下げられる。不揮発メモリ装置、特に電
力スイッチング回路は予備電力低下モードに自動的にス
イッチする。
れる予備電池電源がシステムに全電力を供給する。この
モードは、不揮発読取り書込みメモリ・モジュールが、
計算器内でのように、データ処理装置に結合する差込形
メモリ・モジュールとして用いられるとき、特に重要で
ある。この実施例では、不揮発メモリ集積回路（好適実
施例の電力スイッチング回路を含む）と共に、Ｖ８Ａ□
入力接続点１００４に結合される予備電池電源が実装さ
れる。データ処理装置がスイッチ・オフされると、入力
接続点１００２に結合される外部電源Ｖ。Ｄは切り離さ
れ、■ｏｏ入力１００２に結合する信号の電圧レベルは
浮遊するが、ＶＤＤ入力接続点１００２に現われる電圧
レベルはプル・ダウン抵抗負荷トランジスタＭ８によっ
て接地まで引き下げられる。不揮発メモリ装置、特に電
力スイッチング回路は予備電力低下モードに自動的にス
イッチする。
接続点１００２に結合される外部供給のシステム電力が
ターン・オフされると、トランジスタＭ８は抵抗プル・
ダウンとして働き、入力接続点１０ｏ２を接地レベル（
ｖ３．）まで引き下げる。接続点１０１ｏにおける内部
Ｖ。−圧レベルが外部ｖＤＯ入力１０ｏ２における電圧
レベルと一致して降下する（大きさが減少する）のは、
トランジスタＭ１が第３モード、すなわち電力低下モー
ドへの初期スイッチングにより一時作動状態を保つから
である。入力接続点１００２および内部Ｖ、ｏ入力接続
点１０１０における電圧は、予備電池電源を入力接続点
１００４を介して内部Ｖ。、入力接続点１０１０に結合
し、それによって不揮発メモリ装置内のメモリ・アレイ
に電力を供給するように、ダイオードＤ２がターン・オ
ン（順バイアス）されるまで減少する。トランジスタＭ
１がターン・オンに保たれるかぎり、トランジスタＭ８
はシステムのｖＤＯ入力接続点１００２を接地レベル（
Ｖｓｓ）まで下げることができない。しかし時間の１周
期がたってから、トランジスタＭ２はコンデンサＣ１を
接続点１０１ｏにおける内部ｖＤＤ入力電圧レベルまで
充電し、それによってトランジスタＭ１をターン・オフ
にし、それによってトランジスタＭ８は外部システムｖ
ＤＤ入力接続点１００２を接地電圧レベル（ｖ８８）ま
で下げることができる。ダイオードＤ３は、トランジス
タＭ４に結合される■。。人力接続点１００２における
正電圧レベルの損失によりトランジスタＭ４がターン・
オフされるとき、接続点Ｃにトラップされる残りの電荷
を放電するような漏洩通路を与える。トランジスタＭ１
および第３がターン・オフにされると、接続点１０１０
における内部Ｖ。ｏ電圧レベルはＶ。、入力接続点１０
０２から（外部システムから）隔離され、予（！電池電
源■ はダイオ８Ａ丁 ドＤ２を通してメモリ回路の残部に必要な電流（漏洩）
を供給する。不揮発メモリ・モジュールがいまデータ処
理装置から扱かれると、トランジスタＭ７および第８は
入力接続点１０００ならびに１００２をそれぞれ接地レ
ベルに保ち、それによって接続点１００４に結合される
予備電池電源および接続点１０１０に現われる内部Ｖ。
ターン・オフされると、トランジスタＭ８は抵抗プル・
ダウンとして働き、入力接続点１０ｏ２を接地レベル（
ｖ３．）まで引き下げる。接続点１０１ｏにおける内部
Ｖ。−圧レベルが外部ｖＤＯ入力１０ｏ２における電圧
レベルと一致して降下する（大きさが減少する）のは、
トランジスタＭ１が第３モード、すなわち電力低下モー
ドへの初期スイッチングにより一時作動状態を保つから
である。入力接続点１００２および内部Ｖ、ｏ入力接続
点１０１０における電圧は、予備電池電源を入力接続点
１００４を介して内部Ｖ。、入力接続点１０１０に結合
し、それによって不揮発メモリ装置内のメモリ・アレイ
に電力を供給するように、ダイオードＤ２がターン・オ
ン（順バイアス）されるまで減少する。トランジスタＭ
１がターン・オンに保たれるかぎり、トランジスタＭ８
はシステムのｖＤＯ入力接続点１００２を接地レベル（
Ｖｓｓ）まで下げることができない。しかし時間の１周
期がたってから、トランジスタＭ２はコンデンサＣ１を
接続点１０１ｏにおける内部ｖＤＤ入力電圧レベルまで
充電し、それによってトランジスタＭ１をターン・オフ
にし、それによってトランジスタＭ８は外部システムｖ
ＤＤ入力接続点１００２を接地電圧レベル（ｖ８８）ま
で下げることができる。ダイオードＤ３は、トランジス
タＭ４に結合される■。。人力接続点１００２における
正電圧レベルの損失によりトランジスタＭ４がターン・
オフされるとき、接続点Ｃにトラップされる残りの電荷
を放電するような漏洩通路を与える。トランジスタＭ１
および第３がターン・オフにされると、接続点１０１０
における内部Ｖ。ｏ電圧レベルはＶ。、入力接続点１０
０２から（外部システムから）隔離され、予（！電池電
源■ はダイオ８Ａ丁 ドＤ２を通してメモリ回路の残部に必要な電流（漏洩）
を供給する。不揮発メモリ・モジュールがいまデータ処
理装置から扱かれると、トランジスタＭ７および第８は
入力接続点１０００ならびに１００２をそれぞれ接地レ
ベルに保ち、それによって接続点１００４に結合される
予備電池電源および接続点１０１０に現われる内部Ｖ。
０電源は外部環境から隔離され、接続点１０００および
１００２におけるスプリアス・クロック入力ならびにＶ
ＤＯ入力がそれぞれ防止される。
１００２におけるスプリアス・クロック入力ならびにＶ
ＤＯ入力がそれぞれ防止される。
第４作動モードすなわち第２正常作動モード、および第
５作動モードすなわち第２予備モードでは、予備電池が
Ｖｌ、Ａ工入力接続点１００４に結合されず、ＶＢＡＴ
入力接続点１００４は集１ａ回路接地接続点Ｖ １０
０６に結合される。ｖ８Ａ□入力Ｓ 接続点１００４における電圧レベルはＶ８８レベルであ
り、それによって抵抗負荷素子トランジスタＭ７および
第８は作動しなくなる。さらに、■Ｄ。
５作動モードすなわち第２予備モードでは、予備電池が
Ｖｌ、Ａ工入力接続点１００４に結合されず、ＶＢＡＴ
入力接続点１００４は集１ａ回路接地接続点Ｖ １０
０６に結合される。ｖ８Ａ□入力Ｓ 接続点１００４における電圧レベルはＶ８８レベルであ
り、それによって抵抗負荷素子トランジスタＭ７および
第８は作動しなくなる。さらに、■Ｄ。
入力接続点１００２に結合される外部電源が生き、接続
点１００２に結合される。第４モードすなわち第２正常
作動モードでは、不揮発メモリ装置は、外部供給電源ｖ
ＤＤが必ず常に活性（アクティブ）であるとされるデー
タ処理装置に利用される。
点１００２に結合される。第４モードすなわち第２正常
作動モードでは、不揮発メモリ装置は、外部供給電源ｖ
ＤＤが必ず常に活性（アクティブ）であるとされるデー
タ処理装置に利用される。
ｖＢＡ□入力接続点１００４を接地することによって、
トランジスタＭ７および第８は作動を止められ、集積回
路の消費電力が減少される一方、不揮発メモリ装置は第
１モードすなわち第１正常作動モードの場合のように働
く。第５モードずなわち第２予備モードでは、クロック
入力は現われず、入力接続点１０００に結合するクロッ
ク信号は不活性非循環モードである。トランジスタＭ１
はクロック検出回路による短時間の遅延後に作動を止め
られ、それによって内部Ｖ。０接続点１０１０のＭｌを
介して■。、入力接続点１００２への結合が除去される
。■８Ａ□入力接続点１００４は接地に結合されるので
、ダイオードＤ２はこのモードでは逆バイアスに保たれ
る。接続点１０１０における電圧が１個のダイオードの
電圧降下を■ＤＤ入力接続点１００２における電圧レベ
ル以下に降下させるにつれて、ダイオードＤ１は順バイ
アスされるようになり、それによって入力接続点１００
２に現われる電圧は内部ｖ、Ｄ接続点１ｏ１０に結合さ
れる。第５モードは、接続点１００２に結合される主■
、−源が必ず存在するとされる′ＩＡＩにのみ利用され
るので、予備電池電源は不要である。
トランジスタＭ７および第８は作動を止められ、集積回
路の消費電力が減少される一方、不揮発メモリ装置は第
１モードすなわち第１正常作動モードの場合のように働
く。第５モードずなわち第２予備モードでは、クロック
入力は現われず、入力接続点１０００に結合するクロッ
ク信号は不活性非循環モードである。トランジスタＭ１
はクロック検出回路による短時間の遅延後に作動を止め
られ、それによって内部Ｖ。０接続点１０１０のＭｌを
介して■。、入力接続点１００２への結合が除去される
。■８Ａ□入力接続点１００４は接地に結合されるので
、ダイオードＤ２はこのモードでは逆バイアスに保たれ
る。接続点１０１０における電圧が１個のダイオードの
電圧降下を■ＤＤ入力接続点１００２における電圧レベ
ル以下に降下させるにつれて、ダイオードＤ１は順バイ
アスされるようになり、それによって入力接続点１００
２に現われる電圧は内部ｖ、Ｄ接続点１ｏ１０に結合さ
れる。第５モードは、接続点１００２に結合される主■
、−源が必ず存在するとされる′ＩＡＩにのみ利用され
るので、予備電池電源は不要である。
このような条件の下で、第５モードは第２モードすなわ
ち予備モードおよび第３モードすなわち電力低下モード
と並んで、システムの不揮発メモリにオン・ボード（ｏ
ｎ−ｂｏａｒｄ ）として組み合わせ使用される。入力
接続点１０００に結合されるクロック信号が不活性（イ
ンアクティブ）にスイッチして循環を止めると、トラン
ジスタＭ１はターン・オフされ、電力は第２モードの予
備モードと同様、ダイオードＤ１を介して内部Ｖ。０接
続点１０１０に供給されるが、ただしこの場合トランジ
スタＭ７およびＭ８はターン・オフされ、それによって
第２モードに比べて第５モードで消費される電力は減少
する。
ち予備モードおよび第３モードすなわち電力低下モード
と並んで、システムの不揮発メモリにオン・ボード（ｏ
ｎ−ｂｏａｒｄ ）として組み合わせ使用される。入力
接続点１０００に結合されるクロック信号が不活性（イ
ンアクティブ）にスイッチして循環を止めると、トラン
ジスタＭ１はターン・オフされ、電力は第２モードの予
備モードと同様、ダイオードＤ１を介して内部Ｖ。０接
続点１０１０に供給されるが、ただしこの場合トランジ
スタＭ７およびＭ８はターン・オフされ、それによって
第２モードに比べて第５モードで消費される電力は減少
する。
第４３図には、第４２図の回路の断面が示されている。
第４３図に示されるような好適実施例では、電力スイッ
チング回路は金属ゲートＣＭＯ８技術で設計されている
が、他のＭＯ８およびバイポーラ技術も本発明と共に利
用される。好適実施例では、Ｎ−チャンネルのデバイス
（ダイオードＤ３、トランジスタＭ３、Ｍ５、ＭＯ、お
よびＭＯ）はＰタンク１０３０内に作られ、またＰチャ
ンネルのデバイス（ダイオードＤ１およびＤ２、ならび
にトランジスタＭ１、Ｍ２およびＭ４）はＮ基板１０４
０内に作られる。ＮＪＩ板１０４０は、電力スイッチン
グ回路用の内部■。ｏＩＩ源接続点１０１０を構成する
。
チング回路は金属ゲートＣＭＯ８技術で設計されている
が、他のＭＯ８およびバイポーラ技術も本発明と共に利
用される。好適実施例では、Ｎ−チャンネルのデバイス
（ダイオードＤ３、トランジスタＭ３、Ｍ５、ＭＯ、お
よびＭＯ）はＰタンク１０３０内に作られ、またＰチャ
ンネルのデバイス（ダイオードＤ１およびＤ２、ならび
にトランジスタＭ１、Ｍ２およびＭ４）はＮ基板１０４
０内に作られる。ＮＪＩ板１０４０は、電力スイッチン
グ回路用の内部■。ｏＩＩ源接続点１０１０を構成する
。
本発明は特定の実施例について開示されたが、本発明が
特許請求の範囲に示されたような本発明の範囲内で他の
実施例、装置、回路、および技術台、アドレス、および
データの諸信号を選択出力する制御装置と、制御装置に
結合されて前記指令信号のそれぞれ１つに応じて固定し
た１組のアクティブデコード出力の１つを選択供給する
命令デコード装置と、前記Ｉｌｌ ＩＩＩ ８画および
前記命令デコード装置に結合されて前記指令、アドレス
およびデータの諸信号に応じてデータを選択記憶検索す
るメモリ装置と、前記固定した１組のアクティブデコー
ド出力の前記１つに応じて固定した１組のメモリ制御順
序の１つにより前記メモリ装置を循環させる装置と、を
含んで成るデータ処理装置。
特許請求の範囲に示されたような本発明の範囲内で他の
実施例、装置、回路、および技術台、アドレス、および
データの諸信号を選択出力する制御装置と、制御装置に
結合されて前記指令信号のそれぞれ１つに応じて固定し
た１組のアクティブデコード出力の１つを選択供給する
命令デコード装置と、前記Ｉｌｌ ＩＩＩ ８画および
前記命令デコード装置に結合されて前記指令、アドレス
およびデータの諸信号に応じてデータを選択記憶検索す
るメモリ装置と、前記固定した１組のアクティブデコー
ド出力の前記１つに応じて固定した１組のメモリ制御順
序の１つにより前記メモリ装置を循環させる装置と、を
含んで成るデータ処理装置。
（２） 第（１）項記載によるデータ処理袋、Ｗｔで
あって、さらに、前記アクティブデコード出力の第１出
力に応じて多数記憶場所にデータを記憶させる前記メモ
リ装置内の第１装置を含むことを特徴とする前記データ
処理装置。
あって、さらに、前記アクティブデコード出力の第１出
力に応じて多数記憶場所にデータを記憶させる前記メモ
リ装置内の第１装置を含むことを特徴とする前記データ
処理装置。
（３） 第（１）項記載によるデータ処理装置であっ
て、さらに、前記アクティブデコード出力の第２出力に
応じて多数記憶場所からデータを検索する前記メモリ装
置内の第２装置を含むことを特徴とする前記データ処理
装置。
て、さらに、前記アクティブデコード出力の第２出力に
応じて多数記憶場所からデータを検索する前記メモリ装
置内の第２装置を含むことを特徴とする前記データ処理
装置。
（４） 第（２）項記載によるデータ処理装置であっ
て、さらに前記アクティブデコード出力の第３出力に応
じて前記出力アドレス信号を選択記憶する装置を持つ、
前記制御装置および前記命令デコード装置に結合される
プログラム・カウンタ装置を含むことを特徴とする前記
データ処理装置。
て、さらに前記アクティブデコード出力の第３出力に応
じて前記出力アドレス信号を選択記憶する装置を持つ、
前記制御装置および前記命令デコード装置に結合される
プログラム・カウンタ装置を含むことを特徴とする前記
データ処理装置。
（５） 第（４）項記載によるデータ処理装置におい
て、前記プログラム・カウンタ装置がさらに、前記第３
アクテイブデコード出力に応じて前記各出力データ信号
と同期して周期的に前記プログラム・カウンタを選択増
分させる装置を含むことを特徴とする前記データ処理装
置。
て、前記プログラム・カウンタ装置がさらに、前記第３
アクテイブデコード出力に応じて前記各出力データ信号
と同期して周期的に前記プログラム・カウンタを選択増
分させる装置を含むことを特徴とする前記データ処理装
置。
（６） 第（５）項記載によるデータ処理装置におい
て、前記プログラム・カウンタ装置がさらに、前記アク
ティブデコード出力の第４出力に応じて記憶されたアド
レスを選択出力する装置を含むことを特徴とする前記デ
ータ処理装置。
て、前記プログラム・カウンタ装置がさらに、前記アク
ティブデコード出力の第４出力に応じて記憶されたアド
レスを選択出力する装置を含むことを特徴とする前記デ
ータ処理装置。
（７） 第（３）項記載によるデータ処理装置であっ
て、さらに、前記アクティブデコード出力の第５出力に
応じて前記受信したアドレス信号を選択記憶する装置を
含む前記ＩＩＩＩａ装置および命令デコード装置に結合
されるプログラム・カウンタ装置と、前記第５アクテイ
ブデコード出力に応じて前記各入力データ信号と同期し
て周期的に前記プログラム・カウンタを選択増分させる
装置とを含むことを特徴とする前記データ処理装置。
て、さらに、前記アクティブデコード出力の第５出力に
応じて前記受信したアドレス信号を選択記憶する装置を
含む前記ＩＩＩＩａ装置および命令デコード装置に結合
されるプログラム・カウンタ装置と、前記第５アクテイ
ブデコード出力に応じて前記各入力データ信号と同期し
て周期的に前記プログラム・カウンタを選択増分させる
装置とを含むことを特徴とする前記データ処理装置。
（８） 第（１）項記載によるデータ処理装置におい
て、前記プログラム・カウンタ装置がさらに、前記アク
ティブデコード出力の第６出力に応じて前記記憶された
アドレスを選択出力する装置を含むことを特徴とする前
記データ処理装置。
て、前記プログラム・カウンタ装置がさらに、前記アク
ティブデコード出力の第６出力に応じて前記記憶された
アドレスを選択出力する装置を含むことを特徴とする前
記データ処理装置。
（９） 第（３）項記載によるデータ処理装置におい
て、前記制御装置を循環させる前記装置が前記第２アク
テイブデコード出力に応じてメモリ装置内の多数記憶場
所からデータを選択出力する装置を含むことを特徴とす
る前記データ処理装置。
て、前記制御装置を循環させる前記装置が前記第２アク
テイブデコード出力に応じてメモリ装置内の多数記憶場
所からデータを選択出力する装置を含むことを特徴とす
る前記データ処理装置。
（１０）第（９）項記載によるデータ処理装置において
、前記制御装置を循環させる前記装置が前記アクティブ
デコード出力の第７出力に応じて２つの記憶場所からデ
ータを出力する装置を含むことを特徴とする前記データ
処理装置。
、前記制御装置を循環させる前記装置が前記アクティブ
デコード出力の第７出力に応じて２つの記憶場所からデ
ータを出力する装置を含むことを特徴とする前記データ
処理装置。
（１１）第（９）項記載によるデータ処理装置において
、前記制御装置を循環させる前記装置が前記アクティブ
デコード出力の第８出力に応じて１６個の記憶場所から
データを出力する装置を含むことを特徴とする前記デー
タ処理装置。
、前記制御装置を循環させる前記装置が前記アクティブ
デコード出力の第８出力に応じて１６個の記憶場所から
データを出力する装置を含むことを特徴とする前記デー
タ処理装置。
（１２） 第（２）項記載によるデータ処理装置にお
いて、前記制御装置を循環させる前記装置が前記第１ア
クテイブデコード出力に応じてメモリ装置内の多数記憶
場所に逐次転送されたデータを選択記憶する装置を含む
ことを特徴とする前記データ処理装置。
いて、前記制御装置を循環させる前記装置が前記第１ア
クテイブデコード出力に応じてメモリ装置内の多数記憶
場所に逐次転送されたデータを選択記憶する装置を含む
ことを特徴とする前記データ処理装置。
（１３） 第（１２）項記載によるデータ処理装置に
おいて、前記Ｉｌｌ ｔｉｌｌ装置を循環させる前記装
置が第９アクテイブデコード出力に応じてメモリ装置内
の２個の記憶場所に逐次転送されたデータを選択記憶す
る装置を含むことを特徴とする前記データ処理装置。
おいて、前記Ｉｌｌ ｔｉｌｌ装置を循環させる前記装
置が第９アクテイブデコード出力に応じてメモリ装置内
の２個の記憶場所に逐次転送されたデータを選択記憶す
る装置を含むことを特徴とする前記データ処理装置。
（１４）第（１２）項記載によるデータ処理装置におい
て、前記制御装置を循環させる前記装置が第１０アクテ
ィブデコ°−ド出力に応じてメモリ装置内の１６個の記
憶場所に逐次転送されたデータを選択記憶する装置を含
むことを特徴とする前記データ処理装置。
て、前記制御装置を循環させる前記装置が第１０アクテ
ィブデコ°−ド出力に応じてメモリ装置内の１６個の記
憶場所に逐次転送されたデータを選択記憶する装置を含
むことを特徴とする前記データ処理装置。
（１５）第（３）項記載よるデータ処理装置において、
メモリ装置がさらに、前記指令およびアドレス信号に応
じてデータを選択出力覆る読取り専用メモリ装置を含む
ことを特徴とする前記データ処理装置。
メモリ装置がさらに、前記指令およびアドレス信号に応
じてデータを選択出力覆る読取り専用メモリ装置を含む
ことを特徴とする前記データ処理装置。
（１６）第（３）項記載によるデータ処理装置において
、メモリ装置がさらに、前記指令およびアドレス信号に
応じて前記データ信号を選択出力する読取り／書込みメ
モリ装置を含むことを特徴とする前記データ処理装置ｔ
。
、メモリ装置がさらに、前記指令およびアドレス信号に
応じて前記データ信号を選択出力する読取り／書込みメ
モリ装置を含むことを特徴とする前記データ処理装置ｔ
。
（１１）第（２）項記載によるデータ処理装置において
、メモリ装置がさらに、前記指令およびアドレス信号に
応じて前記受信データ信号を選択記憶する読取り／書込
みメモリ装置を含むことを特徴とする前記データ処理装
置。
、メモリ装置がさらに、前記指令およびアドレス信号に
応じて前記受信データ信号を選択記憶する読取り／書込
みメモリ装置を含むことを特徴とする前記データ処理装
置。
（１８）第（１）項記載によるデータ処理装置であって
、さらに、アクティブおよびインアクティブイネ−デル
信号を出力する前記制御装置内のメモリ制御装置と、前
記命令デコード装置を前記指令信号に応動させるように
前記アクティブイネーブル信号に応じる前記命令デコー
ド装置を持つ装置とを含むことを特徴とする前記データ
処理装置。
、さらに、アクティブおよびインアクティブイネ−デル
信号を出力する前記制御装置内のメモリ制御装置と、前
記命令デコード装置を前記指令信号に応動させるように
前記アクティブイネーブル信号に応じる前記命令デコー
ド装置を持つ装置とを含むことを特徴とする前記データ
処理装置。
（１９） 第（４）項または第（７）項記載によるデ
ータ処理装置において、前記メモリ装置、前記命令デコ
ード装置、および前記プログラム・カウンタ装置が前記
制御装置から分離できる取はずし可能なハウジング内に
置かれることを特徴とする前記データ処理装置。
ータ処理装置において、前記メモリ装置、前記命令デコ
ード装置、および前記プログラム・カウンタ装置が前記
制御装置から分離できる取はずし可能なハウジング内に
置かれることを特徴とする前記データ処理装置。
（２０） 第（１）項記載によるデータ処理装置であ
って、さらに、入力信号を供給する入力装置と、前記入
力装置に結合されるＭ＠装置内にあって前記入力信号に
応じる出力データ信号を選択供給する処理装置と、前記
処理装置に結合されて前記出力データ信号に応じオペレ
ータに一定の条件を選択表示する出力装置とを含むこと
を特徴とする前記データ処理装置。
って、さらに、入力信号を供給する入力装置と、前記入
力装置に結合されるＭ＠装置内にあって前記入力信号に
応じる出力データ信号を選択供給する処理装置と、前記
処理装置に結合されて前記出力データ信号に応じオペレ
ータに一定の条件を選択表示する出力装置とを含むこと
を特徴とする前記データ処理装置。
（２１）第（２０）項記載によるデータ処理装置であっ
て、電子式計算機を構成することを特徴とする前記デー
タ処理装置。
て、電子式計算機を構成することを特徴とする前記デー
タ処理装置。
（２２）主電源と提給する第１Ｎ力装置と、電力が供給
されるかぎりデータ信号を記憶および検索する読取り／
書込みメモリ装置と、第１電力装置およびメモリ装置に
結合される第２電力装置であって、第２Ｎ源を提給する
予備電力装置および第１電力装置または予備電力装置か
らメモリ装置に電力を絶えず供給する制御装置を持つ前
記第２電力装置と、を含む不揮発メモリ装置。
されるかぎりデータ信号を記憶および検索する読取り／
書込みメモリ装置と、第１電力装置およびメモリ装置に
結合される第２電力装置であって、第２Ｎ源を提給する
予備電力装置および第１電力装置または予備電力装置か
らメモリ装置に電力を絶えず供給する制御装置を持つ前
記第２電力装置と、を含む不揮発メモリ装置。
（２３）第（２２）項記載による不揮発メモリ装置であ
って、さらに、クロック信号出力を供給するために第２
電力装冒に結合されるようになっているクロック装置を
含み、前記第２電力装置は前記第１電力装置が前記第２
電力装置に結合されかつ所定数のクロック信号が前記ク
ロック装置から受信されるときに前記第１電源から電力
を供給し、また前記第２電力装置は前記第２Ｎ力装δが
前記第１電力装置に結合されなかったり、前記第２電力
装置が前記第１電力装置に結合されるが前記所定数のク
ロック信号が未だ受信されないとき、前記第２電源から
電力を供給する、ことを特徴とする前記不揮発メモリ装
置。
って、さらに、クロック信号出力を供給するために第２
電力装冒に結合されるようになっているクロック装置を
含み、前記第２電力装置は前記第１電力装置が前記第２
電力装置に結合されかつ所定数のクロック信号が前記ク
ロック装置から受信されるときに前記第１電源から電力
を供給し、また前記第２電力装置は前記第２Ｎ力装δが
前記第１電力装置に結合されなかったり、前記第２電力
装置が前記第１電力装置に結合されるが前記所定数のク
ロック信号が未だ受信されないとき、前記第２電源から
電力を供給する、ことを特徴とする前記不揮発メモリ装
置。
（２４）第（２２）項記載による不揮発メモリ装置であ
って、さらに、刺激に応じて入力データ信号を選択供給
する入力装置と、受信した出力データ信号に応じる出力
を選択供給する出力装置と、第１電力装置、入力装置、
および出力装置に結合されて前記入力データ信号に応じ
て前記表示装置に前記出力データ信号を選択出力する処
理装置とを含むことを特徴とする前記不揮発メモリ装置
。
って、さらに、刺激に応じて入力データ信号を選択供給
する入力装置と、受信した出力データ信号に応じる出力
を選択供給する出力装置と、第１電力装置、入力装置、
および出力装置に結合されて前記入力データ信号に応じ
て前記表示装置に前記出力データ信号を選択出力する処
理装置とを含むことを特徴とする前記不揮発メモリ装置
。
（２５）第（２２）項記載による不揮発メモリ装置であ
って、さらに、前記第２Ｎ力装置を前記主電力装置に選
択結合する装置を含むことを特徴とする前記不揮発メモ
リ装置。
って、さらに、前記第２Ｎ力装置を前記主電力装置に選
択結合する装置を含むことを特徴とする前記不揮発メモ
リ装置。
（２６）第（２５）項記載による不揮発メモリ装置にお
いて、第１電力装置がハウジング内にあり、前記ハウジ
ングは差込形モジュールを受けるコンパートメントを備
え、また前記差込形モジュールは前記第２電力装置およ
び前記メモリ装置から成っていることを特徴とする前記
不揮発メモリ装置。
いて、第１電力装置がハウジング内にあり、前記ハウジ
ングは差込形モジュールを受けるコンパートメントを備
え、また前記差込形モジュールは前記第２電力装置およ
び前記メモリ装置から成っていることを特徴とする前記
不揮発メモリ装置。
（２７）第（２４）項記載による不揮発メモリ装置であ
って、さらに、選択信号を出力する第１装置と、指令信
号を出力する第２装置と、前記第１装置および前記第２
装置に結合されて、前記出力アドレス信号を選択記憶す
る装置、ならびに前記指令信号の選択された１つおよび
前記選択信号の選択された１つに応じて記憶信号を選択
出力する装置を持つ、前記メモリ装置内の指令デコード
装置と、を含むことを特徴とする前記不揮発メモリ装置
。
って、さらに、選択信号を出力する第１装置と、指令信
号を出力する第２装置と、前記第１装置および前記第２
装置に結合されて、前記出力アドレス信号を選択記憶す
る装置、ならびに前記指令信号の選択された１つおよび
前記選択信号の選択された１つに応じて記憶信号を選択
出力する装置を持つ、前記メモリ装置内の指令デコード
装置と、を含むことを特徴とする前記不揮発メモリ装置
。
（２８）第（２７）項記載による不揮発メモリ装置にお
いて、前記第１装置はクロック信号を出力する装置を含
み、前記装置は前記指令デコード装置による前記指令信
号の＊？ｉ２選択された１つのデコードに応じる順序で
開始される、前記クロック信号と同期してアドレスおよ
びデータ信号を出力する装置を含む、ことを特徴とする
前記不揮発メモリ装置。
いて、前記第１装置はクロック信号を出力する装置を含
み、前記装置は前記指令デコード装置による前記指令信
号の＊？ｉ２選択された１つのデコードに応じる順序で
開始される、前記クロック信号と同期してアドレスおよ
びデータ信号を出力する装置を含む、ことを特徴とする
前記不揮発メモリ装置。
（２９）外部電源に結合する第１結合装置と、予備電源
と、連続電源が結合されるかぎり不揮発データを記憶す
る読取り／書込みメモリ装置ど、前記第１結合装置およ
び前記予備電源に結合されて、前記外部電源または前記
予備電源から前記読取り／書込みメモリ装置に前記連続
電源を結合する電力スイッチング回路装置とを含む不揮
発読取り／書込みメモリ・モジュール。
と、連続電源が結合されるかぎり不揮発データを記憶す
る読取り／書込みメモリ装置ど、前記第１結合装置およ
び前記予備電源に結合されて、前記外部電源または前記
予備電源から前記読取り／書込みメモリ装置に前記連続
電源を結合する電力スイッチング回路装置とを含む不揮
発読取り／書込みメモリ・モジュール。
（３０）第（２９）項記載によるメモリ・モジュールに
おいて、前記電力スイッチング回路は前記外部電源の電
圧が所定の電圧レベルに達してその電圧レベルを保つよ
うになったときから斎定の時間がたってから、前記外部
電源に前記メモリ装置を選択結合する装置を含むことを
特徴とするＩｙｉ記メセメモリジュール。
おいて、前記電力スイッチング回路は前記外部電源の電
圧が所定の電圧レベルに達してその電圧レベルを保つよ
うになったときから斎定の時間がたってから、前記外部
電源に前記メモリ装置を選択結合する装置を含むことを
特徴とするＩｙｉ記メセメモリジュール。
（３１）第（３０）項記載によるメモリ・モジュールに
おいて、所定の電圧レベルが予備電源の電圧レベルより
高いことを特徴とする前記メモリ・モジュール。
おいて、所定の電圧レベルが予備電源の電圧レベルより
高いことを特徴とする前記メモリ・モジュール。
（３２）指令、データ、およびアドレスの各出力信号を
選択出力する処理装置であって、データおよびアドレス
入力信号を受信する装置を持つ前記処理装置と、前記処
理装置に結合されて前記指令出力信号の第１信号に応じ
て前記処理装置にデータを選択出力するメモリ装置と、
を含むことを特徴とするデータ処理装置。
選択出力する処理装置であって、データおよびアドレス
入力信号を受信する装置を持つ前記処理装置と、前記処
理装置に結合されて前記指令出力信号の第１信号に応じ
て前記処理装置にデータを選択出力するメモリ装置と、
を含むことを特徴とするデータ処理装置。
（３３）第（３２）項記載によるデータ処理装置におい
て、前記指令、アドレスおよびデータ信号の１個だけが
任意な時間に出力され、前記信号は指令生起順序で逐次
生じることを特徴とする前記データ処理装置。
て、前記指令、アドレスおよびデータ信号の１個だけが
任意な時間に出力され、前記信号は指令生起順序で逐次
生じることを特徴とする前記データ処理装置。
（３４）第（３３）項記載によるデータ処理装置におい
て、メそり装置はさらに、前記指令信号の前記第１信号
に応じて前記データ入力信号として記憶装置から前記デ
ータを選択出力する読取り専用メモリ装置と、前記指令
信号の前記第１信号に応じて前記データ入力信号として
記憶装置から前記データを出力する装置、および前記指
令ならびにアドレス信号の第２信号に応じて前記受信し
たデータ出力信号を記憶する装置を持つ読取り／書込み
メモリ装置と、を含むことを特徴とする前記データ処理
装置。
て、メそり装置はさらに、前記指令信号の前記第１信号
に応じて前記データ入力信号として記憶装置から前記デ
ータを選択出力する読取り専用メモリ装置と、前記指令
信号の前記第１信号に応じて前記データ入力信号として
記憶装置から前記データを出力する装置、および前記指
令ならびにアドレス信号の第２信号に応じて前記受信し
たデータ出力信号を記憶する装置を持つ読取り／書込み
メモリ装置と、を含むことを特徴とする前記データ処理
装置。
（３５）第（３３）項記載によるデータ処理装置におい
て、前記メモリ装置は前記指令信号の第２信号に応じて
前記アドレス出力を選択記憶するプログラム・カウンタ
装置を含むことを特徴とする前記データ処理装置。
て、前記メモリ装置は前記指令信号の第２信号に応じて
前記アドレス出力を選択記憶するプログラム・カウンタ
装置を含むことを特徴とする前記データ処理装置。
（３６）第（３５）項記載によるデータ処理装置におい
て、前記処理装置が前記アドレス信号を逐次伴う前記指
令信号を出力する装置を含むことを特徴とする前記デー
タ処理装置。
て、前記処理装置が前記アドレス信号を逐次伴う前記指
令信号を出力する装置を含むことを特徴とする前記デー
タ処理装置。
（３７）第（３６）項記載によるデータ処理装置におい
て、前記プログラム・カウンタ装置が前記指令信号の第
３信号に応じて前記アドレス入力信号を選択出力する装
置を含むことを特徴とする前記データ処理装置。
て、前記プログラム・カウンタ装置が前記指令信号の第
３信号に応じて前記アドレス入力信号を選択出力する装
置を含むことを特徴とする前記データ処理装置。
（３８）第（３２）項記載によるデータ処理装置であっ
て、さらに、入力刺激に応じて入力信号を供給するため
前記処理装置に結合される入力装置と、受信した表示デ
ータ信号の視覚ないし聴覚表示を供給するため前記処理
装置に結合される出力装置とを含み、前記処理装置は前
記入力信号に応じる前記表示データ信号を選択出力する
装置を含むことを特徴とする前記データ処理装置。
て、さらに、入力刺激に応じて入力信号を供給するため
前記処理装置に結合される入力装置と、受信した表示デ
ータ信号の視覚ないし聴覚表示を供給するため前記処理
装置に結合される出力装置とを含み、前記処理装置は前
記入力信号に応じる前記表示データ信号を選択出力する
装置を含むことを特徴とする前記データ処理装置。
（３９）第（３８）項記載によるデータ処理装置であっ
て、さらに、前記処理装置、前記メモリ装置、および前
記出力装置に結合されて前記データ処理装置を作動させ
る電力信号を供給する電力装置を含むことを特徴とする
前記データ処理装置。
て、さらに、前記処理装置、前記メモリ装置、および前
記出力装置に結合されて前記データ処理装置を作動させ
る電力信号を供給する電力装置を含むことを特徴とする
前記データ処理装置。
（４０）第（３９）項記載によるデータ処理装置におい
て、前記処理装置、前記メモリ装置、前記出力装置、前
記入力装置、および前記電力装置が共に結合されて電子
式計算様を構成することを特徴とする前記データ処理装
置。
て、前記処理装置、前記メモリ装置、前記出力装置、前
記入力装置、および前記電力装置が共に結合されて電子
式計算様を構成することを特徴とする前記データ処理装
置。
（４１）指令信号に応じて共通母線にアドレスおよびデ
ータ信号を選択出力する装置を含む、前記共通母線によ
り前記指令信号を送信する処理装置であって、前記指令
、アドレス、およびデータ信号出力の１つだけが指令生
起順序で任意なある時間に前記共通母線に現われる前記
処理装置と、メモリ装置であって、前記指令信号にし１
ζじて指令検出信号を出力する指令検出装置、および前
記指令検出装置に結合されて前記指令信号および前記指
令検出信号に応じ前記データ信号を記憶したり検索する
ようメモリ装置を働かせるデコード装置を含む、前記共
通母線に結合されて前記データ信号を記憶したり検索す
る前記メモリ装置とを含むメモリ・インターフェース装
置。
ータ信号を選択出力する装置を含む、前記共通母線によ
り前記指令信号を送信する処理装置であって、前記指令
、アドレス、およびデータ信号出力の１つだけが指令生
起順序で任意なある時間に前記共通母線に現われる前記
処理装置と、メモリ装置であって、前記指令信号にし１
ζじて指令検出信号を出力する指令検出装置、および前
記指令検出装置に結合されて前記指令信号および前記指
令検出信号に応じ前記データ信号を記憶したり検索する
ようメモリ装置を働かせるデコード装置を含む、前記共
通母線に結合されて前記データ信号を記憶したり検索す
る前記メモリ装置とを含むメモリ・インターフェース装
置。
（４２）第（４１）項記載によるメモリ・インターフェ
ース装置において、前記指令検出装置は前記母線に現わ
れる前記指令信号の指令開始遷移の検出に応じて前記指
令検出信号を出力する装置を含むことを特徴とする前記
メモリ・インターフェース装置。
ース装置において、前記指令検出装置は前記母線に現わ
れる前記指令信号の指令開始遷移の検出に応じて前記指
令検出信号を出力する装置を含むことを特徴とする前記
メモリ・インターフェース装置。
（４３）第（４１）項記載によるメモリ・インターフェ
ース装置であって、さらに、前記指令信号に応じて前記
共通母線に前記メモリ装置内のデータ母線、アドレス母
線および制御母線の１つを選択結合する、前記デコード
装置内のサイクル順序装置を含むことを特徴とする前記
メモリ・インターフェース装置。
ース装置であって、さらに、前記指令信号に応じて前記
共通母線に前記メモリ装置内のデータ母線、アドレス母
線および制御母線の１つを選択結合する、前記デコード
装置内のサイクル順序装置を含むことを特徴とする前記
メモリ・インターフェース装置。
（４４）第（４１）項記載によるメモリ・インターフェ
ース装置において、前記デコード装置は前記指令信号の
１つに応じて前記共通母線に前記メモリ装置からの記憶
データを選択出力する装置を含むことを特徴とする前記
メモリ・インターフェース装置。
ース装置において、前記デコード装置は前記指令信号の
１つに応じて前記共通母線に前記メモリ装置からの記憶
データを選択出力する装置を含むことを特徴とする前記
メモリ・インターフェース装置。
（４５）第（４１）項記載によるメモリ・インターフェ
ース装置において、前記デコード装置は前記指令信号の
前記１つの信号に応じて前記メモリ装置内の多数場所か
ら記憶データを出力する装置を含むことを特徴とする前
記メモリ・インターフェース装置。
ース装置において、前記デコード装置は前記指令信号の
前記１つの信号に応じて前記メモリ装置内の多数場所か
ら記憶データを出力する装置を含むことを特徴とする前
記メモリ・インターフェース装置。
（４６）第（４１）項記載によるメモリ・インターフェ
ース装置において、前記デコード装置は前記指令信号の
前記第２信号に応じて前記メモリ装置に前記データ信号
を選択記憶する装置を含むことを特徴とする前記メモリ
・インターフェース装置。
ース装置において、前記デコード装置は前記指令信号の
前記第２信号に応じて前記メモリ装置に前記データ信号
を選択記憶する装置を含むことを特徴とする前記メモリ
・インターフェース装置。
（４７）第（４６）項記載によるメモリ・インターフェ
ース装置において、デコード装置はさらに前記指令信号
の前記第２信号に応じてメモリ装置内の多数場所に前記
データ信号の受信信号を逐次記憶する装置を含むことを
特徴とする前記メモリ・インターフェース装置。
ース装置において、デコード装置はさらに前記指令信号
の前記第２信号に応じてメモリ装置内の多数場所に前記
データ信号の受信信号を逐次記憶する装置を含むことを
特徴とする前記メモリ・インターフェース装置。
（４８） 第（４１）項記載によるメモリ・インター
フェース装置において、前記メモリ装置が読取り専用メ
モリから成ることを特徴とする前記メモリ・インターフ
ェースｉｉ＋ｉｔ。
フェース装置において、前記メモリ装置が読取り専用メ
モリから成ることを特徴とする前記メモリ・インターフ
ェースｉｉ＋ｉｔ。
（４９） 第（４１）項または第（４２）項記載によ
るメモリ・インターフェース装置において、前記メモリ
装置が読取り／Ｉ込みメモリを有することを特徴とする
前記メモリ・インターフェース装置。
るメモリ・インターフェース装置において、前記メモリ
装置が読取り／Ｉ込みメモリを有することを特徴とする
前記メモリ・インターフェース装置。
（５０）第（４１）項記載によるメモリ・インターフェ
ース装置において、前記メモリ装置が別体の読取り専用
メモリおよび読取り／書込みメモリを有することを特徴
とする前記メモリ・インターフェース装置。
ース装置において、前記メモリ装置が別体の読取り専用
メモリおよび読取り／書込みメモリを有することを特徴
とする前記メモリ・インターフェース装置。
（５１）データ、アドレス、および指令コードの各出力
信号を供給する装置ならびにデータおよびアドレス入力
信号を受信する装置を含む第１装置と、指令コード出力
信号のそれぞれ１つのデコードに応じて複数個のデコー
ド出力からアクティブデコード出力を選択供給するデコ
ード装置および第１活性デコード出力に応じて第１選択
場所から前記データ入力信号を選択出力する＠置を持つ
、前記指令コード、データおよびアドレスの各出力信号
を受信する前記第１装置に結合される第２装置と、を含
むデータ処理装置。
信号を供給する装置ならびにデータおよびアドレス入力
信号を受信する装置を含む第１装置と、指令コード出力
信号のそれぞれ１つのデコードに応じて複数個のデコー
ド出力からアクティブデコード出力を選択供給するデコ
ード装置および第１活性デコード出力に応じて第１選択
場所から前記データ入力信号を選択出力する＠置を持つ
、前記指令コード、データおよびアドレスの各出力信号
を受信する前記第１装置に結合される第２装置と、を含
むデータ処理装置。
（５２）第（５１）項記載によるデータ処理装置におい
て、前記第２装置がさらに、第２アクテイブデコード出
力に応じて前記アドレス入力信号を選択出力する装置を
含むことを特徴とする前記データ処理ＩＩ。
て、前記第２装置がさらに、第２アクテイブデコード出
力に応じて前記アドレス入力信号を選択出力する装置を
含むことを特徴とする前記データ処理ＩＩ。
（５３）第（５１）項記載によるデータ処理装置におい
て、前記第２装置がさらに、第３アクテイブデコード出
力に応じて前記アドレス出力を選択記憶する装置を含む
ことを特徴とする前記データ処理装置。
て、前記第２装置がさらに、第３アクテイブデコード出
力に応じて前記アドレス出力を選択記憶する装置を含む
ことを特徴とする前記データ処理装置。
（５４）第（５２）項記載によるデータ処理装置におい
て、ｔｔｉ記第２１雪がさらに、第３アクテイブデコー
ド出力に応じて前記アドレス出力を選択記憶する装置を
含むことをｆＦｍとする前記データ処理装置。
て、ｔｔｉ記第２１雪がさらに、第３アクテイブデコー
ド出力に応じて前記アドレス出力を選択記憶する装置を
含むことをｆＦｍとする前記データ処理装置。
（５５）第（５１）項または第（５２）項記載によるデ
ータ処理装置において、前記第２装置がさらに、前記第
４アクテイブデコード出力に応じて選択された場所にデ
ータ信号出力を選択記憶する装置を含むことを特徴とす
る前記データ処理ｉ＋ａｇ＋。
ータ処理装置において、前記第２装置がさらに、前記第
４アクテイブデコード出力に応じて選択された場所にデ
ータ信号出力を選択記憶する装置を含むことを特徴とす
る前記データ処理ｉ＋ａｇ＋。
（５６） 第（５３）項記載によるデータ処理装置に
おいて、前記第２装置がさらに、前記第４アクテイブデ
コード出力に応じて選択された場所にデータ信号出力を
選択記憶する装置を含むことを特徴とする前記データ処
理装置。
おいて、前記第２装置がさらに、前記第４アクテイブデ
コード出力に応じて選択された場所にデータ信号出力を
選択記憶する装置を含むことを特徴とする前記データ処
理装置。
（５７）転送通路を与える母線装置と、母線装置に結合
されて母線ｍ１ｌｌによりアドレス、データ、および指
令群信号を選択送受信する処理装置であって、前記信号
の１つだけが任意の与えられた時間に母線装置により転
送される前記処理装置と、前記母線装置に結合されて前
記指令信号に応じ１組のメモリ・サイクルの１つを選択
記憶出力するメモリ装置と、前記母線装置に結合されて
前記転送通路の信号レベルを転送が行われないとき第１
論理レベル不履行状態にさせる第１装置と、前記転送通
路の信号レベルの前記不履行状態から、前記転送路の少
なくとも１つが前記不履行状態の前記第１論理レベルか
ら第２論理レベルへスイッチングしている転送路論理レ
ベルの指令サブセットへの遷移の検出に応じて指令サイ
クル信号を出力する第２装置と、前記メモリ装置、前記
母線装置、および前記第２＠置に結合されて前記指令サ
イクル信号ならびに前記指令群信号に応じ前記メモリ装
置に前記メモリ・サイクルの組の前記１つのサイクルを
実行させる装置と、を含むデータ処理装置。
されて母線ｍ１ｌｌによりアドレス、データ、および指
令群信号を選択送受信する処理装置であって、前記信号
の１つだけが任意の与えられた時間に母線装置により転
送される前記処理装置と、前記母線装置に結合されて前
記指令信号に応じ１組のメモリ・サイクルの１つを選択
記憶出力するメモリ装置と、前記母線装置に結合されて
前記転送通路の信号レベルを転送が行われないとき第１
論理レベル不履行状態にさせる第１装置と、前記転送通
路の信号レベルの前記不履行状態から、前記転送路の少
なくとも１つが前記不履行状態の前記第１論理レベルか
ら第２論理レベルへスイッチングしている転送路論理レ
ベルの指令サブセットへの遷移の検出に応じて指令サイ
クル信号を出力する第２装置と、前記メモリ装置、前記
母線装置、および前記第２＠置に結合されて前記指令サ
イクル信号ならびに前記指令群信号に応じ前記メモリ装
置に前記メモリ・サイクルの組の前記１つのサイクルを
実行させる装置と、を含むデータ処理装置。
（５８）第１電源を供給する第１電力装置と、第１電力
装置に結合する第２電力装置であって、第２電源を供給
する装置、および第１電源または第２電源から絶えず電
力出力を供給する装置を持つ前記第２電力装置と、を含
む電力制御装置。
装置に結合する第２電力装置であって、第２電源を供給
する装置、および第１電源または第２電源から絶えず電
力出力を供給する装置を持つ前記第２電力装置と、を含
む電力制御装置。
（５９）第（５８）項記載による電力制御装置であって
、さらに、第２電力＠置に結合されるようになっていて
り０ツク信号を供給するクロック装置と、第１電力装置
が第２電力装置に結合されかつ所定数のクロック信号が
受信されるとき、第１電源から前記電力出力を供給する
第２電力装置内の第３装置と、を含むことを特徴とする
前記電力側ｍ＋装置。
、さらに、第２電力＠置に結合されるようになっていて
り０ツク信号を供給するクロック装置と、第１電力装置
が第２電力装置に結合されかつ所定数のクロック信号が
受信されるとき、第１電源から前記電力出力を供給する
第２電力装置内の第３装置と、を含むことを特徴とする
前記電力側ｍ＋装置。
（６０）第（５８）項記載による電力制御装置において
、第２電力＠置は第２電力装置が第１電力装置に結合さ
れないとき第２電源から前記電力出力を供給する第４１
置、および第２電力装置が第１電力装置に結合されるが
所定数の前記りＯツク信号が受信されないとき前記第２
電源から前記電力出力を供給する装置を含むことを特徴
とする前記電力制御装置。
、第２電力＠置は第２電力装置が第１電力装置に結合さ
れないとき第２電源から前記電力出力を供給する第４１
置、および第２電力装置が第１電力装置に結合されるが
所定数の前記りＯツク信号が受信されないとき前記第２
電源から前記電力出力を供給する装置を含むことを特徴
とする前記電力制御装置。
（６１）第（６０）項記載による電力制御装置において
、第１電力装置およびりＯツク装置は差込形モジュール
を受けるコンパートメントを持つ第１ハウジング内にあ
り、また前記第２１！力装置は前記差込形モジュールを
成すハウジング内にある、ことを特徴とする前記電力１
１１＠装置。
、第１電力装置およびりＯツク装置は差込形モジュール
を受けるコンパートメントを持つ第１ハウジング内にあ
り、また前記第２１！力装置は前記差込形モジュールを
成すハウジング内にある、ことを特徴とする前記電力１
１１＠装置。
（６２）第（５８）項記載による電力制御装置であって
、さらに、第２電力装置に結合するようになっていてク
ロック信号を供給するりＯツク装置を含み、第２電力装
置は第１電力装置が第２１！力装置に結合されかつクロ
ック信号が所定の時間絶えず受信されるとき第１電源か
ら電力を供給する装置を含む、ことを特徴とする前記電
力制御装置。
、さらに、第２電力装置に結合するようになっていてク
ロック信号を供給するりＯツク装置を含み、第２電力装
置は第１電力装置が第２１！力装置に結合されかつクロ
ック信号が所定の時間絶えず受信されるとき第１電源か
ら電力を供給する装置を含む、ことを特徴とする前記電
力制御装置。
（６３）第（６２）項記載による電力制御装置において
、第２電力装置は第２電力装置が第１１力装置に結合さ
れないとき第２１４ｍから電力を供給する装置、および
第２電力装置が第１電力装置に結合されるがり０ツク信
号が所定の時間絶えず受信され゛ないとき前記第２電源
から電力を供給する装置を含むことを特徴とする前記電
力制御装置。
、第２電力装置は第２電力装置が第１１力装置に結合さ
れないとき第２１４ｍから電力を供給する装置、および
第２電力装置が第１電力装置に結合されるがり０ツク信
号が所定の時間絶えず受信され゛ないとき前記第２電源
から電力を供給する装置を含むことを特徴とする前記電
力制御装置。
（６４）第（６３）項記載による電力制御装置であって
、さらに、前記第１電源の電圧レベルが第２電源の電圧
レベルより低いとき前記電力出力から前記第１電源を分
離させる１ｔｉＩａを含む、前記第１および第２電源に
結合される回路と、前記第１電源の電圧レベルが前記第
２電源の電圧レベルより高いとき前記所定の時間中に前
記第１電（暖を前記電力出力に結合する装置と、を含む
ことを特徴とする前記電力制御装置。
、さらに、前記第１電源の電圧レベルが第２電源の電圧
レベルより低いとき前記電力出力から前記第１電源を分
離させる１ｔｉＩａを含む、前記第１および第２電源に
結合される回路と、前記第１電源の電圧レベルが前記第
２電源の電圧レベルより高いとき前記所定の時間中に前
記第１電（暖を前記電力出力に結合する装置と、を含む
ことを特徴とする前記電力制御装置。
第１図は本発明を実施する形の携帯式電子計算器の斜視
図である。第２図は第１図の発明の好適な実施例におけ
る主構成部品の配置を示す第１図の計算器の底面図であ
る。第３図は計算器ハウジング内の構成部品の相対配置
の詳細を示す第１図および第２図の計算器システムの側
面図である。 第４Ａ図から第４Ｄ図までは本発明を利用するモジュー
ル式システム設計の代替実施例の機能ブロック図である
。第５Ａ図から第５Ｃ図までは第２図の計算器で実施さ
れた第４Ａ図および第４Ｂ図のモジュール式計算器シス
テムの好適な実施例の詳細な概略論理図である。第６図
から第８図までは３レベル・モジュール式レイアウト縮
小を示す第４Ａ図から第４Ｄ図までの制御装置１３０の
モジュール式制御器集積回路の好適な実施例のバー・レ
イアウトのブロック図である。第９図は集積回路のバー
・サイズに対してプロットされたスライス当たりの歩留
まりおよびバー当たりの費用を示す組合せ軸グラフであ
る。第１０図は第６図から第８図までの集積回路設計に
適用された半導体学習曲線を示す費用対累積最のプロッ
トである。第１１図は第６図から第８図までについて説
明されたモジュール式集積回路の製法を示すフローチャ
ートである。第１２Ａ図および第１２Ｂ図は各バッファ
が第４Ａ図から第４Ｄ図までの制御器集積回路３０に用
いる個々のアドレス・デコード論理回路と組み合わされ
たモジュール式メモリ・マツプＩ１０相互接続システム
の詳細な機能ブロック図である。第１３Ａ図および第１
３８図は第４Ａ図から第４Ｄ図までの制御器３０ならび
に第６図から第８図までのモジュール式集積回路設計に
使用されるプログラム可能なビンアウト相互接続装置の
機能ブロック図である。第１４Ａ図および第１４８図は
共に第１２Ａ図と第１２Ｂ図ならびに第１３Ａ図と第１
３Ｂ図について説明されたモジュール式制御器集積回路
におけるメモリ・マツプ）Ｉｌｏの好適な実施例のブロ
ック図である。第１５図は第１６Ａ図から第１６Ｄ図ま
でのレイアウト相互関係を示す図である。第１６Ａ図か
ら第１６０図までは第１４Ａ図と第１４Ｂ図の機能ブロ
ックの詳細な概略図である。第１７図は第１８Ａ図から
第１８Ｆ図までのレイアウト相互関係を示す図である。 第１８Ａ図から第１８Ｆ図までは第１４８図の時間記録
論理および組み合わされるアドレス・デコードの詳細な
概略図である。第１９図は第２０Ａ図から第２０Ｃ図ま
での概略相互関係図である。第２０Ａ図から第２０Ｃ図
までは第１４Ｂ図について説明された１１０発振器、Ｉ
１０クロック発生器、およびそれらと組み合わされる論
理の詳細な概略図である。第２１図は第１４Ｂ図の表示
電圧発生器の詳細な概略図である。 第２２図は第１４Ａ図と第１４Ｂ図のアドレス・デコー
ド装置のブロック図である。第２３図は第２２図のアド
レス・デコード回路の詳細な機略実施例の図である。第
２４図は第２３図の回路の信号タイミング図である。第
２５図は第１６Ｄ図について説明された制御器集積回路
内に含まれるＩ１０プル・ダウン・ラッチの好適な実施
例の一部概略図、一部ブ°ロック図である。 第２６図は第５Ａ図から第５Ｃ図までに示された共通母
線３３０用の信号転送プロトコールの信号波形タイミン
グ図である。第２７図は第２６図に示した本発明の通信
プロトコール用の状態指令表であり、第２６図（Ａ）か
ら第２６図（Ｆ）までと共に参照することによって一段
とよく理解される。第２８Ａ図から第２８Ｃ図までは第
２６図（Ａ）から第２６図（Ｅ＞までについて説明され
た指令プロトコール、および第２５図について説明され
たＩ１０ラッチ、ならびに第４図と第５図について説明
されたモジュール装置を実施する装置のブロック図であ
り、第２８Ａ図はメモリ装置（読取り／書込みまたは読
取り専用、もしくは両方の形のメモリ）を含む装置のブ
ロック図を表わす。第２８８ｔｌは第２８Ａ図のメモリ
装置６２４の不揮発メモリ実施例をも示す第２８Ａ図に
示された装置の詳細なブロック図であり、第２８Ｃ図は
第２８Ｂ図のメモリ装置６５０を有する不揮発メモリ・
モジュールのブロック図である。第２９図は第２８８図
のモジュール６５０のような取りはずし可能な携帯式モ
ジュール内に示される集積回路６４０の読取り専用メモ
リ実施例を詳しく示す第２８Ａ図の装置のブロック図で
ある。第３０図は第２，９図の状態カウンタ７０６およ
び制御論理７０了の詳細なブロック図である。第３１図
は第３２Ａ図から第３２Ｇ図までの図面の相互関係のレ
イアウトである。第３２Ａ図から第３２Ｇ図までは第２
８８図のメモリ・アレイ６３６および第２９図のメモリ
・アレイ７３５に相当する読取り専用メモリ・アレイ・
セルフ３５ならびに組み合わされるデコード回路７１４
を表わす詳細な同図および第３０図について説明された
クロック発生器７３０、ノー・クロック検出器７４０、
同期回路７２０．ｌ１０ｚ＜ツ７７７０１、Ｉ１０制御
論理７５０、イネーブル回路７０３、命令デコード、Ｐ
ＬＡ７００、指令ランチ７０２、状態カウンタ７０６、
制御論理７０７、データ・ラッチ７０５、ならびにＢＣ
Ｄプログラム・カウンタ７０４を表わす詳細な回路図で
ある。第３５図は第２８Ｂ図および第２８Ｃ図に示され
たメモリ・モジュール６５０ならびにメモリ装置６４０
の読取り／書込み実施例のブロック図である。第３６図
は第３５図の状態カウンタ８７９および制御論理８８０
の拡大された詳細なブロック図である。第に ３７図は第３８Ａ図から第３８Ｖ図までの相互間ツク図
の詳細な回路図である。第３９図は第４０Ａ図から第４
０Ｃ図までの相互関係図面である。第４０Ａ図から第４
０Ｃ図までは第３８Ａ図から第３８Ｈ図までについて説
明されたメモリ・アレイ読取り書込み１１ｉ１ＮＩｌｌ
論理８９７、メモリ・アレイ８９ｏ１アドレス・デコー
ド回路８９５、および他のメモリ・アレイ関連回路の詳
細図である。第４１図および第４２図は第２８８図なら
びに第３５図のメモリ装置６４０の電力スイッチング回
路９００の詳細図である。第４３図は好適なＣＭＯ８実
浦例実施に示された第４１図および第４２図の回路の断
面図である。 符号の説明
図である。第２図は第１図の発明の好適な実施例におけ
る主構成部品の配置を示す第１図の計算器の底面図であ
る。第３図は計算器ハウジング内の構成部品の相対配置
の詳細を示す第１図および第２図の計算器システムの側
面図である。 第４Ａ図から第４Ｄ図までは本発明を利用するモジュー
ル式システム設計の代替実施例の機能ブロック図である
。第５Ａ図から第５Ｃ図までは第２図の計算器で実施さ
れた第４Ａ図および第４Ｂ図のモジュール式計算器シス
テムの好適な実施例の詳細な概略論理図である。第６図
から第８図までは３レベル・モジュール式レイアウト縮
小を示す第４Ａ図から第４Ｄ図までの制御装置１３０の
モジュール式制御器集積回路の好適な実施例のバー・レ
イアウトのブロック図である。第９図は集積回路のバー
・サイズに対してプロットされたスライス当たりの歩留
まりおよびバー当たりの費用を示す組合せ軸グラフであ
る。第１０図は第６図から第８図までの集積回路設計に
適用された半導体学習曲線を示す費用対累積最のプロッ
トである。第１１図は第６図から第８図までについて説
明されたモジュール式集積回路の製法を示すフローチャ
ートである。第１２Ａ図および第１２Ｂ図は各バッファ
が第４Ａ図から第４Ｄ図までの制御器集積回路３０に用
いる個々のアドレス・デコード論理回路と組み合わされ
たモジュール式メモリ・マツプＩ１０相互接続システム
の詳細な機能ブロック図である。第１３Ａ図および第１
３８図は第４Ａ図から第４Ｄ図までの制御器３０ならび
に第６図から第８図までのモジュール式集積回路設計に
使用されるプログラム可能なビンアウト相互接続装置の
機能ブロック図である。第１４Ａ図および第１４８図は
共に第１２Ａ図と第１２Ｂ図ならびに第１３Ａ図と第１
３Ｂ図について説明されたモジュール式制御器集積回路
におけるメモリ・マツプ）Ｉｌｏの好適な実施例のブロ
ック図である。第１５図は第１６Ａ図から第１６Ｄ図ま
でのレイアウト相互関係を示す図である。第１６Ａ図か
ら第１６０図までは第１４Ａ図と第１４Ｂ図の機能ブロ
ックの詳細な概略図である。第１７図は第１８Ａ図から
第１８Ｆ図までのレイアウト相互関係を示す図である。 第１８Ａ図から第１８Ｆ図までは第１４８図の時間記録
論理および組み合わされるアドレス・デコードの詳細な
概略図である。第１９図は第２０Ａ図から第２０Ｃ図ま
での概略相互関係図である。第２０Ａ図から第２０Ｃ図
までは第１４Ｂ図について説明された１１０発振器、Ｉ
１０クロック発生器、およびそれらと組み合わされる論
理の詳細な概略図である。第２１図は第１４Ｂ図の表示
電圧発生器の詳細な概略図である。 第２２図は第１４Ａ図と第１４Ｂ図のアドレス・デコー
ド装置のブロック図である。第２３図は第２２図のアド
レス・デコード回路の詳細な機略実施例の図である。第
２４図は第２３図の回路の信号タイミング図である。第
２５図は第１６Ｄ図について説明された制御器集積回路
内に含まれるＩ１０プル・ダウン・ラッチの好適な実施
例の一部概略図、一部ブ°ロック図である。 第２６図は第５Ａ図から第５Ｃ図までに示された共通母
線３３０用の信号転送プロトコールの信号波形タイミン
グ図である。第２７図は第２６図に示した本発明の通信
プロトコール用の状態指令表であり、第２６図（Ａ）か
ら第２６図（Ｆ）までと共に参照することによって一段
とよく理解される。第２８Ａ図から第２８Ｃ図までは第
２６図（Ａ）から第２６図（Ｅ＞までについて説明され
た指令プロトコール、および第２５図について説明され
たＩ１０ラッチ、ならびに第４図と第５図について説明
されたモジュール装置を実施する装置のブロック図であ
り、第２８Ａ図はメモリ装置（読取り／書込みまたは読
取り専用、もしくは両方の形のメモリ）を含む装置のブ
ロック図を表わす。第２８８ｔｌは第２８Ａ図のメモリ
装置６２４の不揮発メモリ実施例をも示す第２８Ａ図に
示された装置の詳細なブロック図であり、第２８Ｃ図は
第２８Ｂ図のメモリ装置６５０を有する不揮発メモリ・
モジュールのブロック図である。第２９図は第２８８図
のモジュール６５０のような取りはずし可能な携帯式モ
ジュール内に示される集積回路６４０の読取り専用メモ
リ実施例を詳しく示す第２８Ａ図の装置のブロック図で
ある。第３０図は第２，９図の状態カウンタ７０６およ
び制御論理７０了の詳細なブロック図である。第３１図
は第３２Ａ図から第３２Ｇ図までの図面の相互関係のレ
イアウトである。第３２Ａ図から第３２Ｇ図までは第２
８８図のメモリ・アレイ６３６および第２９図のメモリ
・アレイ７３５に相当する読取り専用メモリ・アレイ・
セルフ３５ならびに組み合わされるデコード回路７１４
を表わす詳細な同図および第３０図について説明された
クロック発生器７３０、ノー・クロック検出器７４０、
同期回路７２０．ｌ１０ｚ＜ツ７７７０１、Ｉ１０制御
論理７５０、イネーブル回路７０３、命令デコード、Ｐ
ＬＡ７００、指令ランチ７０２、状態カウンタ７０６、
制御論理７０７、データ・ラッチ７０５、ならびにＢＣ
Ｄプログラム・カウンタ７０４を表わす詳細な回路図で
ある。第３５図は第２８Ｂ図および第２８Ｃ図に示され
たメモリ・モジュール６５０ならびにメモリ装置６４０
の読取り／書込み実施例のブロック図である。第３６図
は第３５図の状態カウンタ８７９および制御論理８８０
の拡大された詳細なブロック図である。第に ３７図は第３８Ａ図から第３８Ｖ図までの相互間ツク図
の詳細な回路図である。第３９図は第４０Ａ図から第４
０Ｃ図までの相互関係図面である。第４０Ａ図から第４
０Ｃ図までは第３８Ａ図から第３８Ｈ図までについて説
明されたメモリ・アレイ読取り書込み１１ｉ１ＮＩｌｌ
論理８９７、メモリ・アレイ８９ｏ１アドレス・デコー
ド回路８９５、および他のメモリ・アレイ関連回路の詳
細図である。第４１図および第４２図は第２８８図なら
びに第３５図のメモリ装置６４０の電力スイッチング回
路９００の詳細図である。第４３図は好適なＣＭＯ８実
浦例実施に示された第４１図および第４２図の回路の断
面図である。 符号の説明
Claims (4)
- （１）信号転送路を与える複数個の導体を含むバス装置
（６２２）と、前記バス装置に結合されて前記バス装置
で指令信号、アドレス信号およびデータ信号を送信また
は受信する処理装置（６２０）と、前記バス装置に結合
された記憶装置（６２４）であり、前記アドレス信号に
対応する記憶場所に記憶された複数個の多ビット・デー
タ語を持つ記憶アレイ（６３６）を含む前記記憶装置（
６２４）と、を含む記憶インターフェース装置において
、指令信号、アドレス信号およびデータ信号は共通導体
にも現われるアドレスまたはデータ信号を順次伴なう前
記共通導体の指令信号で始まる指令順序で前記バス装置
の前記共通導体で処理するように配列され、さらに前記
バス装置の前記共通導体に結合されてアドレス信号およ
びデータ信号から共通信号を区別し、かかる区別された
指令信号をデコードし、前記記憶アレイに前記デコード
された指令信号により前記バス装置の前記共通導体を介
して前記処理装置にデータまたはアドレス信号を送受信
させ、それによつて前記バス装置に含まれる導体の数を
最少にし得る指令デコード装置（６３２）を含むことを
特徴とする前記記憶インターフェース装置。 - （２）さらに、前記バス装置に結合されて前記バス装置
により信号の転送が行われていないときに前記信号転送
路に不履行信号を持たせる不履行装置（３３１、６００
、６０２）と、前記不履行信号から前記バス装置の指令
信号に至る変化の検出まで前記記憶アレイ（６３６）と
前記処理装置（６２０）との間の信号転送を抑止する装
置を含む前記指令デコード装置と、を含むことを特徴と
する請求項１記載による記憶インターフェース装置。 - （３）請求項２記載による記憶インターフェース装置を
組み込んだデータ処理装置であつて、一度に前記指令信
号、前記アドレス信号および前記データ信号の１つだけ
が前記バス装置を介して転送されること、ならびに前記
記憶装置が前記指令信号に対応する１組の記憶サイクル
の内の１つのサイクルによりデータ信号を選択的に記憶
したり呼び戻すこと、前記指令デコード装置が、前記バ
ス装置に結合されて前記不履行信号から前記指令信号の
１つに対応する信号に至る前記転送路の少なくとも１つ
の変化の検出によつて指令検出信号を発生させる指令信
号検出装置を含み、前記バス装置、前記記憶装置および
前記指令信号検出装置に結合され、前記記憶装置に前記
指令信号ならびに前記指令検出信号の検出時にのみ前記
記憶サイクルを実行させる記憶制御装置が設けられてい
ることを特徴とする前記データ処理装置。 - （４）さらに、前記処理装置（６２０）はアドレス、指
令およびデータの諸信号を順次発生したり受信するよう
に第１チップ上に配置され、また前記記憶装置は前記処
理装置に結合された第２チップの上に配置され、前記記
憶装置は前記処理装置にデータを選択的に出力する読出
し専用または読み書きメモリに結合されたプログラム・
カウンタ装置（６３４）を含み、また前記バス装置は前
記第１チップの前記処理装置を前記第２チップの前記記
憶装置と電気接続する複数個の導体を含み、該導体は前
記アドレス、指令およびデータの諸信号を順次送受信す
るのに共通であることを特徴とする請求項３記載による
データ処理装置。
Applications Claiming Priority (10)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/163,023 US4443845A (en) | 1980-06-26 | 1980-06-26 | Memory system having a common interface |
| US163024 | 1980-06-26 | ||
| US06/163,238 US4383184A (en) | 1980-06-26 | 1980-06-26 | Power controller |
| US163025 | 1980-06-26 | ||
| US06/163,025 US4516218A (en) | 1980-06-26 | 1980-06-26 | Memory system with single command selective sequential accessing of predetermined pluralities of data locations |
| US06/163,237 US4503494A (en) | 1980-06-26 | 1980-06-26 | Non-volatile memory system |
| US06/163,024 US4430724A (en) | 1980-06-26 | 1980-06-26 | Memory interface system having combined command, address and data buss |
| US163237 | 1980-06-26 | ||
| US163023 | 1980-06-26 | ||
| US163238 | 1980-06-26 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56098513A Division JPS5781666A (en) | 1980-06-26 | 1981-06-26 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0242532A true JPH0242532A (ja) | 1990-02-13 |
| JPH0320779B2 JPH0320779B2 (ja) | 1991-03-20 |
Family
ID=27538676
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1126833A Granted JPH0242532A (ja) | 1980-06-26 | 1989-05-22 | 記憶インターフェース装置 |
| JP3233428A Expired - Lifetime JPH0816889B2 (ja) | 1980-06-26 | 1991-09-12 | メモリモジュール |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3233428A Expired - Lifetime JPH0816889B2 (ja) | 1980-06-26 | 1991-09-12 | メモリモジュール |
Country Status (3)
| Country | Link |
|---|---|
| EP (2) | EP0043222B1 (ja) |
| JP (2) | JPH0242532A (ja) |
| DE (2) | DE3177272D1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570385A (en) * | 1991-11-07 | 1996-10-29 | Goldstar Co., Ltd. | Semiconductor laser and method for manufacturing the same |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4506346A (en) * | 1982-12-01 | 1985-03-19 | At&T Bell Laboratories | Programmable cartridge telephone communication system |
| JPS6087001U (ja) * | 1983-11-15 | 1985-06-15 | パイオニア株式会社 | 制御回路のバツクアツプ電源回路 |
| JPS6142235A (ja) * | 1984-08-01 | 1986-02-28 | 東芝テック株式会社 | バツテリ−バツクアツプ回路 |
| US4694395A (en) * | 1985-11-25 | 1987-09-15 | Ncr Corporation | System for performing virtual look-ahead memory operations |
| JPH04192047A (ja) * | 1990-11-27 | 1992-07-10 | Toshiba Corp | パーソナルコンピュータ |
| CN112882978B (zh) * | 2021-03-02 | 2023-09-15 | 北京伟兴彦科技有限公司 | 一种串行数据传输装置、方法及数据处理设备 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50139641A (ja) * | 1974-04-24 | 1975-11-08 | ||
| JPS5440342A (en) * | 1977-09-05 | 1979-03-29 | Sharp Corp | Solar heat collector |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3962683A (en) * | 1971-08-31 | 1976-06-08 | Max Brown | CPU programmable control system |
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