JPH056314A - メモリモジユール - Google Patents

Abstract

(57)【要約】 【目的】 データ処理装置本体と外部メモリモジュール
を結合するインターフェースを介して中央処理装置に結
合され、着脱可能な読み取り／書き込みメモリ装置が必
要とする電源を中断させることなく主電源と予備電源を
切り換えることを可能とする。 【構成】 外部電源にインターフェイス６２２と、予備
電源６４６と、連続電源が結合されている限り不揮発性
ランダムアクセスメモリ装置６３６を備え、このインタ
ーフェイス６２２及び予備電源６４６に結合されて、外
部電源又は予備電源６４６からランダムアクセスメモリ
装置に連続電源を結合する電力切り換え回路６４８とを
設けたメモリモジュール。

Description

【発明の詳細な説明】

【０００１】この発明はカリキュレータのようなデータ
処理装置の処理回路にメモリを結合するメモリ装置に関
するものである。

【０００２】１つの先行技術によれば、前記メモリ回路
と前記データ処理回路との間でデータ、制御、およびア
ドレスの諸信号を処理する別々の母線が利用されてい
る。しかし、共通母線に現われる信号の形式を識別した
り、別の信号形式をおのおの運んだりするために別々の
母線を使用することは、回路の追加を必要としかつこの
ような母線を利用するデータ処理装置の構造サイズを増
大する。

【０００３】もう１つの先行技術によれば、データ処理
装置、および特に計算機装置は、命令サイクルを有する
クロック同期の機械状態を利用し、３つの規定された信
号形式（指令、アドレス、データ制御）は各命令サイク
ルのそれぞれの所定機械状態の間隔中単一母線で転送さ
れる。各命令サイクルは同じ長さ（等しい時間間隔）で
あり、すべての所定機械状態はその状態に相当する組み
合わされた（それぞれの）所定信号形式が命令サイクル
中に転送されると否とにかかわらず循環する。さらに、
各命令サイクルは単一指令サイクルに相当する。

【０００４】これまでは、メモリ指令応答は単一指令に
応じる単一記憶場所の読取りおよび書込みサイクルから
成っていた。これは、別々の母線がデータ制御およびア
ドレスに利用される場合でも、共通母線が信号形式識別
用の別の母線と共にアドレス・データおよび制御信号に
用いられる場合でもその通りである。単一指令通信プロ
トコール当たり１つの記憶場所となるので、各記憶デー
タの転送は別々のデータ転送指令を必要とする。多数の
記憶場所がデータ処理装置の主処理装置に逐次転送され
る既に知られている多くの応用では、単一指令通信プロ
トコール当たり１つの記憶場所は、制御プログラムのサ
イズを増大し、動作時間を増大し（すなわちベンチマー
ク性能を減少し）、所望機能の組織化を不必要に複雑に
する。例えば多ディジット・レジスタの内容が転送され
る場合、例えば計算機内で、別々の読取りまたは書込み
メモリ指令が転送すべき各ディジット位置について要求
される。

【０００５】これまでの携帯式プログラム記憶は、差込
形読取り専用メモリ、磁気記憶装置（カードまたはテー
プ）、あるいはデータ処理装置内の読取り／書込みメモ
リに結合される補助電池を備える非取りはずし形の永久
読取り／書込みメモリによって得られる。しかしこれら
の各携帯式媒体には問題がある。差込形読取り専用メモ
リはソフトウエアの開発に金がかかり、したがって差込
形読取り専用メモリのコストを正当化するには大量生産
が必要である。さらに、利用者プログラムは差込形読取
り専用メモリとして開発されないこともあり、また読取
り専用メモリによって節約されないこともあり、したが
ってこの別法は問題の一部解決に利用できるにすぎな
い。磁気カードまたは磁気カセットのような磁気記憶媒
体は全体としてデータ処理装置の外部媒体であり、した
がってそれを作動させる前にデータ処理装置のメモリ内
にダウン・ローディングする必要がある。これは、その
手段によるデータ記憶および検索の工程を低速かつ複雑
にする。補助電池を持つ非取りはずし形永久読取り／書
込みメモリは、プログラムを開発記憶する作業空間を利
用者に与え、また読取り／書込みメモリがデータ処理装
置内の電池に結合されるかぎりプログラム・データを保
持する。データ処理装置から読取り／書込みメモリが取
りはずされると、その中に含まれるデータは失われ、し
たがって利用者プログラムのための携帯式不揮発記憶が
得られない。しかしこの方法はダウン・ローディングを
除去し、永久メモリ・モジュールがデータ処理装置から
除去されずかつ補助電池がそのまま保持される間、利用
者プログラムを記憶する読取り／書込みメモリ媒体を利
用者に与える。

【０００６】不揮発読取り／書込みメモリを維持するに
は、補助電池によって関連する読取り／書込みメモリ・
チップに電力を供給しなければならない。しかし、読取
り／書込みメモリが主システム電源から電力を供給され
ている間、読取り／書込みメモリが補助電池から電力を
供給されないようにする場合に問題が起こる。さらに、
不揮発メモリ装置が主システム電源およびインターフェ
ース母線に結合されるとき生じる第２の問題は、この目
的で追加の外部構成品を必要とせずに、主電源に結合さ
れる追加の集積回路から補助電池を隔離することであ
る。不揮発読取り／書込みメモリを構成する問題は、補
助電池電源を含む読取り／書込みメモリ・モジュールが
主システムから取りはずし得る場合、すなわち主システ
ムに差し込まれるとき主電源およびインターフェース母
線に結合する差込形メモリ・モジュールの場合、さらに
複雑にされる。この問題の１つの解決は、モジュールが
ブロッキング・ダイオードの使用により主システムに結
合されるとき、補助電池電源を主システム電源から隔離
することである。主システム電源が不揮発メモリ・モジ
ュール電源母線結合部に現われないとき（主電源が遮断
されていたり、モジュールが主電源母線に結合されてい
ないとき）、ブロッキング・ダイオードは順バイアスさ
れて読取り／書込みメモリ回路に電力を供給し、その回
路に有効データを保持する。この解決による問題点は、
主電源がスイッチ・オフされるとき、補助電池電源は主
システム電力供給母線に結合され、読取り／書込みメモ
リ・モジュールだけではなく全システムが補助電池電源
から電力を供給されることである。普通、ブロッキング
・ダイオードは、読取り／書込みメモリ集積回路および
補助電池電源を収納するモジュール内の追加構成部品を
構成する。

【０００７】主システム電源が現われず、不揮発メモリ
が主システム電力供給母線に結合されるとき、追加のシ
ステム回路に電力を供給してしまう問題の一部解決策
は、各モジュールに別個に結合する個別電力ラインに電
力母線ラインを分離することである。しかしこの解決に
よる問題点は、余分な電力ラインを走らせる余分なプリ
ント回路板のスペースを必要とし、それによってシステ
ムのコストが上昇することである。

【０００８】本発明は、同じインターフェース装置を介
して中央処理装置に結合される別の読取り専用メモリ集
積回路および別の読取り／書込みメモリ集積回路を持つ
データ処理装置である。インターフェース装置は指令、
アドレス、またはデータのいずれかの信号が現われる母
線装置を含む。好適実施例では、母線装置は、中央処理
回路とメモリ回路とを結合する４つの２進ディジット両
方向性導体母線を含む。データ処理装置はさらに、母線
装置に結合されて選択された指令、データおよびアドレ
ス信号を母線装置に選択送信する処理装置であって、母
線装置から他のある指令、データ、およびアドレス信号
を受信する装置をさらに備える前記処理装置と、好適実
施例において母線装置に結合されかつ母線装置を介して
処理装置に結合され、指令およびアドレスの独自なサブ
セット内の受信した指令およびアドレス信号に応じて処
理装置に出入するデータを選択転送する装置を持つ読取
り専用メモリ回路ならびに読取り／書込みメモリ回路を
備えるメモリ装置とから成る。好適実施例では、メモリ
を含む各個別の回路は母線装置を介して受信した指令信
号に応答しかつ前記受信指令信号のデコードに応じてア
ドレス信号またはデータ信号を記憶したり出力する装置
を備えている。本発明により、同じ命令の組および指令
が母線装置を介して読取り専用メモリならびに読取り／
書込みメモリの両方をアドレス指定するのに用いられ、
またメモリ回路と処理装置との結合に必要な母線の数が
減少される。

【０００９】各メモリ回路は、母線装置から受信した複
数個の指令の１つのデコードに応じかつ指令検出信号の
受信に応じて、複数個のメモリ・サイクル機能の１つを
メモリ回路に選択実行させるデコード装置と、母線装置
に現われる任意な指令コードの先頭遷移の検出に応じ
て、検出信号を選択出力するためデコード装置に結合さ
れる指令検出装置とを備えている。母線装置に結合され
る処理装置から指令信号が生じ、処理装置はさらに母線
装置にデータ信号出力を供給するとともにメモリ回路か
ら出力されるデータ信号を母線装置から受信する。好適
実施例では、複数個のメモリ・サイクル機能は、メモリ
回路から記憶データを読出して母線装置に読み出された
データを出力する機能と、母線装置から受信したデータ
をメモリ回路に記憶する機能と、受信データをメモリ回
路内に置かれたプログラム・カウンタに記憶する機能
と、プログラム・カウンタの内容をメモリ回路から母線
装置に読み出す機能とを含む。さらに好適実施例では、
任意の指令コードの前記先頭遷移はノー・オペレーショ
ン状態から指令状態への遷移を検出することによって検
出される。

【００１０】好適実施例では、メモリ回路は指令信号の
第１信号の受信に応じて多数記憶場所からデータを記憶
したり検索する。すなわち、メモリ回路に出入する多数
のデータ転送を開始するのに１個の指令信号で十分であ
る。好適実施例では、データ処理装置はさらに、指令信
号の第２信号の受信に応じて受信したアドレス信号を選
択記憶し、かつ指令信号の第２信号の受信に応じて転送
されたデータ信号と同期して記憶されたアドレス信号を
周期的に選択増分するプログラム・カウンタを含む。こ
うしてプログラム・カウンタは、指令信号の第２信号に
応じてメモリ回路内の多数記憶位置をアドレス指定する
ように、順次アドレス出力を供給する。好適実施例で
は、メモリ回路内にプログラム・カウンタが含まれる。
さらに好適実施例では、プログラム・カウンタは指令信
号の第３信号の受信に応じていま記憶されたプログラム
・カウンタのアドレスを選択出力する。好適実施例のメ
モリ制御順序の組には、指令信号の第４信号の受信に応
じてメモリ回路内の多数メモリ場所からデータを出力す
ることと、指令信号の第５信号の受信に応じてメモリ回
路内の多数メモリ場所に逐次転送されたデータを記憶す
ることが含まれる。好適実施例では、メモリ装置内の２
個ないし１６個の記憶場所にデータを記憶したりそこに
データを出力するようになっている。しかし、指令デコ
ード構造を変えることによって、メモリ回路に出入する
逐次データ転送の数を多くしたり少くすることができ
る。

【００１１】メモリ装置は差込形モジュールに収納され
る不揮発読取り／書込み回路を含み、さらに電力制御装
置を含むことが望ましい。電力制御装置は第１電源を持
つ第１電力装置および第１電力装置に結合する第２電力
装置を備え、第２電力装置は第１電源に無関係な第２電
源を持ち、第２電力装置は第１電源または第２電源から
絶えず電力を供給する。好適実施例では、第１電力装置
はメモリ回路および第２電力装置を含むモジュールの外
部電源であり、第２電源は第２電力装置を含む回路と共
通なハウジング内に含まれる補助電池である。好適実施
例では、電力制御装置はさらに第２電力装置に結合され
てクロック信号を供給するクロック装置を含み、この場
合第２電力装置は、前記第１電力装置が第２電力装置に
結合されて所定数のクロック信号がクロツク装置から受
信されるとき第１電源から電力を供給し、また第２電力
装置は、第２電力装置が第１電力装置に結合されないと
きまたは第２電力装置が第１電力装置に結合されるが所
定数のクロックが受信されないとき第２電源から電力を
供給する。すなわちメモリ回路は、差込形モジュールが
所定の時間第１電力装置に接続されつづけるまでは、第
２電源から電力を供給される。

【００１２】すなわち不揮発読取り／書込みメモリ・モ
ジュールは、データ処理装置に構造的および電気的にイ
ンターフェース接続する装置を含み、データ処理装置へ
の結合の如何にかかわらずメモリ回路内に有効データを
保持しながら、データ処理装置から取りはずし得る。さ
らに第２電力装置は、データ処理装置への結合の如何に
かかわらず連続出力を供給する。

【００１３】本発明の新しい特徴は特許請求の範囲に示
されている。しかし本発明自体は、その好適な使用モー
ド、別の目的、および利点と共に、説明のための実施例
の付図に関する下記の詳細な説明によって最もよく理解
されると思う。

【００１４】図１には、本発明のいろいろな特徴が具体
化されている携帯式電子計算器が絵画的に示されてい
る。計算器１にはキーボード２と、表示装置３とがあ
る。好適な実施例における表示装置３は１６個の英数字
から成り、各英数字は液晶表示装置、すなわち１組の発
光ダイオード、真空蛍光灯表示装置、その他の表示装置
によって表示される。表示装置は、英語のメッセージを
表示し得るとともに、データを科学的表記その他の出力
形式で表示し得るように完全な英数字表示能力を備える
ことが望ましい。もちろん、表示の形式および表示され
る数字の数は設計上の選択の問題である。表示は所望の
英数字表示融通性により、７セグメント、８セグメン
ト、９セグメント、１３セグメント、または５×７ドッ
ト・マトリックス表示文字であることができる。好適な
実施例では、完全な英数字および特殊文字を表示させる
ために、文字位置当たり５×７ドット・マトリックスが
利用されている。キーボード２その他の入力装置は、１
組の数字キー（０〜９）、１０進小数点キー、例えば指
数、対数、三角および階層（ｈｉｅｒａｒｃｙ）の諸関
数を含む複数個の関数指令キーを備えることが望まし
い。指数および対数関数指令キーには、例えばＸ² 、√
X 、１／Ｘ、ｌｏｇＸ、ｌｎＸ、ｙ^x 、および y√Xが
含まれている。三角関数には、例えば正弦、余弦、正
切、およびそれらの逆三角関数、双曲線（ハイパボリッ
ク）正弦、双曲線余弦、双曲線正切、ならびに逆双曲線
関数が含まれる。他の関数指令キーには、記憶レジスタ
の１つに記憶される数字をそれぞれ記憶する記憶（ＳＴ
Ｏ）キーならびに呼出す呼出し（ＲＣＬ）キーが含まれ
る。指数入力（ＥＥ）キーは、科学表記法で表示される
数の指数入力を与える。＋／−キーは表示数の符号を変
えるために備えられる。交換（Ｘ：Ｙ）キーは、演算関
数の演算子および演算数を交換するために備えられる。
消去（Ｃ）キー、入力消去（ＣＥ）キーおよび加
（＋）、減（−）、乗（×）、除（÷）、ならびにイコ
ール（＝）の各キーを含む在来の関数指令がさらに与え
られる。好適な実施例における他の関数キーには、英数
字可変（ＡからＺまで）キー、かっこキー、階層制御キ
ー、ラベル（ＬＢＬ）キー、およびプログラム機能キー
が含まれている。計算器はさらに、命令（ＯＰ）コード
・キーを備えており、スロープ・インターセプト（妨
害）・プロッティング動作、英数字動作、動作システム
階層インターフェースおよび制御などのような特殊機能
を果たす。

【００１５】図２には、図１の計算器１の底面図が示さ
れている。図１の計算器の好適な実施例における主構成
部品の配置が示されている。制御器集積回路チップ１
０、１１、および１２は計算器システムの情報および制
御能力を与える。読取り／書込みメモリ１５、および読
取り専用メモリ１３は制御器チップ１０、１１、および
１２によって与えられるもの以外の追加の基本システム
・データ記憶を与える。電力供給装置１４は、それ以外
の計算器システムの電子構成部品に対するすべての必要
な動作電圧を供給する。制御器デバイス１０、１１およ
び１２、読取り／書込みメモリ１５、読取り専用メモリ
１３、ならびに電力供給装置１４は計算器ケース１７の
内部にある主プリント回路板１６に取り付けられてい
る。さらに計算器ケース１７の内部にある仕切２０およ
び２１は、主プリント回路板１６に結合され、差込形メ
モリ・モジュール２２および２３の相互接続を与えると
ともに、制御器チップ１０、１１および１２に対する相
互接続を与える。

【００１６】図３には、図１および図２の計算器システ
ムの側面図が示され、計算器ケース・ハウジング１７の
内部における制御器チップ１０、１１および１２、表示
装置３、表示ドライバ４、キーボード２、プリント回路
板１６、コネクタ５およびメモリ・モジュール２２と２
３の詳細な相対配置が示されている。

【００１７】図４から図７までの代替実施例のブロック
図には、本発明のモジュール・システム設計が示されて
いる。図４から図５までによると、モジュール制御装置
３０は最低１個の制御器集積回路３１を有し、この集積
回路３１はモジュール・バーの大きさで、モジュール・
バーＩ／Ｏ、および集積回路３１の内部のオン・バー機
能モジュール互換構造を備えている。制御装置３０は、
モジュール・システムの中央処理能力を与える。制御装
置３０は１個のモジュール集積回路制御器３１、または
相互に作用し合って制御装置３０を形成する複数個のモ
ジュール集積回路制御器３１を含む。好適な実施例で
は、各モジュール集積回路制御器３１は、データ処理論
理、命令デコード、および他の処理ならびにデコード論
理機能を含む固定論理装置；モジュール入力およびモジ
ュール出力インターフェース装置；ならびに読取り／書
込みメモリおよび読取り専用メモリを含むモジュール・
メモリの区分可能ブロックから成っている。制御装置３
０は表示インターフェース装置４０、システム・メモリ
装置５０、外部入力刺激装置（キーボード等）６０、お
よび外部周辺装置（プリンタ等）７０に結合されてい
る。表示インターフェース装置４０は１個の主ドライバ
と、最低１個の従ドライバとを含む縦続接続可能な表示
ドライバから成ることがある。各表示ドライバ、すなわ
ち主および従ドライバは、表示装置８０の文字の区分ブ
ロックを別個に制御する。表示装置８０は、受信表示信
号を表わす聴視覚表示を有することがある。別法とし
て、表示インターフェース装置４０は制御装置３０に含
ませてもよい。表示インターフェース装置４０は、表示
装置８０と通信を行いかつ電力を供給するために、表示
装置８０に接続される。好適な実施例における制御装置
３０は主表示ドライバ４１にのみ接続するが、主表示ド
ライバ４１は従表示ドライバ４２に縦続接続する出力を
持ち、それによって表示装置８０にある文字の数にかか
わらず一様かつ簡潔化された制御装置３０と表示装置８
０との間のインターフェースを与える。システム・メモ
リ装置５０は、制御装置３０のための追加のデータ記憶
能力を与える。好適な実施例では、システム・メモリ装
置５０は、図２について説明された読取り／書込みメモ
リ１５、読取り専用メモリ１３、および差込式メモリ装
置２２と２３のような読取り／書込みおよび読取り専用
メモリ装置の各個のモジュールから成る。共通接続母線
３５は、以下の図２１から図２７までおよび図４４につ
いて詳しく説明されるシステム・メモリ装置５０の読取
り／書込みおよび読取り専用メモリ装置に、制御装置３
０を接続する。外部刺激装置６０はキーボード入力装
置、磁気テープ、カード、またはディスクのような外部
ディジタル・データ記憶装置、あるいはモデム（ｍｏｄ
ｅｍ）のようなディジタル通信装置から成る。外部周辺
装置７０は、制御装置３０から最終使用者までの通信を
与える。外部周辺装置７０はハード・コピー・プリン
タ、ビデオ表示装置から成り、また代替として不揮発デ
ータ記憶装置を与える。

【００１８】図６には、本発明のモジュール・システム
のもう１つの別な実施例のブロック図が示されている。
図６のブロック図は、別の実施例において制御装置３０
およびメモリ装置５０が図５に示されるものと異なる以
外は、図５のブロック図に似ている。制御装置３０は、
キーボード入力装置６０、プリンタ装置７０、および表
示ドライバ装置４０に結合される汎用アルゴリズム制御
器３２から成る。表示ドライバ装置４０は表示装置８０
に結合する。別法として、表示ドライバ装置４０は汎用
アルゴリズム制御器集積回路３２の中に含まれる。さら
に、汎用アルゴリズム制御器３２はメモリ装置５０の中
にあるプロダクト規定ＲＯＭ５２に結合される。さら
に、汎用アルゴリズム制御器３２は図２および図３につ
いて説明された通り、計算器システムの固定部分または
差込みメモリとして、メモリ装置５０の中の追加のＲＡ
ＭまたはＲＯＭメモリに結合される。

【００１９】図７には、本発明の汎用アルゴリズム制御
器の実施例の詳細なブロック図が示されている。キーボ
ード６０は、使用者のキー操作に応じて入力信号６２を
選択的に供給する。汎用アルゴリズム制御器集積回路３
２は、キーボード入力装置６０に結合されるとともに、
プロダクト規定ＲＯＭを含む指令制御装置５３に結合さ
れる。さらに、汎用アルゴリズム制御器３２は、表示装
置８０を駆動する出力３５を供給する。汎用アルゴリズ
ム制御器３２はキーボード入力装置６０に結合されるデ
ータ処理装置３４を有し、キーボード装置から受信した
入力信号６２を表わすキー・デコード出力３９のような
作動信号を供給するとともに、命令信号３７の受信に応
じて表示信号３８を供給する。符号変換装置３６はデー
タ処理装置３４に結合されて、プロダクト規定ＲＯＭ５
２からのマクロ指令信号５４の受信に応じて選択された
機械命令信号３７を供給する。プロダクト規定ＲＯＭ５
２の指令制御装置５３はデータ処理装置３４およびコー
ド変換装置３６に結合されて、キー・デコード・動作信
号３９の受信に応じて指令信号出力５４を供給する。果
たすべき独自の計算機機能は、プロダクト規定ＲＯＭ５
２を含むメモリ装置５０の中にマクロコードの形で記憶
され、新しい計算機設計では差込みメモリによって補わ
れる。

【００２０】図８から図１０までには、図２の計算器１
で実施された図４および図５のモジュール計算器システ
ムの実施例の詳しい略図が示されている。

【００２１】図８から図１０までの計算器システムは、
演算制御器１００、主制御器１０１および時間記録Ｉ／
Ｏ制御器１０２のような演算処理ならびにデータ操作お
よび処理を与えるために機能ブロックの形で拡大し得
る、図４および図５に示されたような、制御装置３０
と；外部から加えられる刺激に応じて制御装置に出力を
供給するために制御装置３０に結合されるキーボード６
０のような入力装置と；選択入力の受信に応じて制御装
置３０のデータを記憶するとともにそれにデータ出力を
供給するために、制御装置３０に結合される区分ないし
仕切ブロックの形で拡大し得るメモリ１０３、１０４、
１０５、１０６および１０７のようなメモリ装置５０
と；所望の文字表示を表わす制御装置３０からの出力を
受信するとともに、液晶表示装置のような特定表示技術
と電圧およびタイミングの点で両立し得る所望の文字表
示に相当する表示ドライブ出力を供給するために、制御
装置３０に結合される仕切ブロックの形で拡大し得る縦
続接続可能な表示ドライバ７０および表示インターフェ
ース・チップ１２のような表示インターフェース装置
と；表示インターフェース装置の仕切ブロックに相当す
るとともにそれに接続される仕切ブロックの形で拡大し
得る液晶表示装置のような表示装置であって、表示イン
ターフェース装置からの出力を受信しかつそれに応じて
所望の文字表示の視覚表示を与えるために、その制御器
１１２から出力されるタイミングのようなタイミングな
らびに表示インターフェース装置と両立し得る特定の表
示技術である前記表示装置とによって構成される。縦続
可能な表示ドライバ７０は１個の主表示ドライバと最低
１個の従表示ドライバとによって構成され、各表示ドラ
イバは表示インターフェース装置の仕切ブロックを形成
し、主表示ドライバは制御装置に結合されるとともに従
表示ドライバの１つに結合され、主表示ドライバは制御
装置からの受信出力を１つの従表示ドライバに接続する
ために従通信出力に変換し、他のすべての従表示ドライ
バは前記１つの従表示ドライバにヒナギクの花輪の如く
接続され、各従表示ドライバは先行従表示ドライバから
の従通信を次の従表示ドライバに結合して相次ぐ従表示
ドライバに出力を供給する。

【００２２】好適な実施例において、図８から図１０ま
での計算器システムは、主制御器１０１で演算処理およ
びデータ操作処理を与えかつ制御器１０２で時間記録
（計時）Ｉ／Ｏ機能を与えるために、機能ブロックの形
で拡大し得る制御装置３０を備えている。好適な実施例
では、図８の制御器１００は制御器１０１に含まれるよ
うに組み合わされている。主制御器１０１は、個々の制
御器間の通信を与えるようにＩ／Ｏ制御器１０２に結合
されている。図４および図５のメモリ装置５０は、オン
・ボード読取専用メモリ（ＲＯＭ）１０３およびオン・
ボード読取り書込みメモリ（ＲＡＭ）１０４と１０５、
ならびに読取専用または読取り／書込みあるいはその組
合せのいずれでもよい差込形メモリ１０６と１０７を有
するものとして図８から図１０までに示されている。外
部刺激装置６０は、制御装置３０のＩ／Ｏ制御器１０２
に結合される９×５キーボードとして一部図示されてい
る。さらに、Ｉ／Ｏ制御器１０２は警告用外部周辺圧電
ブザー１１０に結合され、プリンタ接続線１１１のよう
な追加の外部周辺装置への接続を与える。表示インター
フェース装置４０は、縦続接続可能な表示ドライバ７０
および表示インターフェース電圧制御チップ１１２を備
えている。表示電圧制御チップは、図８から図１０まで
の計算器システムの集積回路チップに対する調整多電圧
電源を与えるとともに、自らの多電圧を発生する表示ド
ライバに結合するための電圧を与える。

【００２３】図１１には、図４から図７までの制御装置
３０のモジュール制御チップの好適な実施例のレイアウ
ト・ブロック図が示される。スクライブライン１１９′
に囲まれた集積回路チップ１１９の外周辺に沿って結合
パッド１２０が分布されている。モジュール入／出力バ
ッファおよび相互接続（Ｉ／Ｏ）装置１２２は集積回路
チップ１１９の第１縁に隣接して置かれ、結合パッド１
２０に選択結合される。表示論理回路１２４は集積回路
チップ１１９に機能モジュール構造の追加レベルを与え
るが、レイアウトから削除されたり、最終用途によって
要求される場合設計内に残されることがある。表示論理
回路１２４は、外部液晶表示装置または他の形の英数字
あるいはグラフ表示装置に集積回路チップ１１９を接続
する電圧バッファ・タイミング・インターフェースを与
える。非モジュール回路グループ１２６を形成する論理
の共通ブロックは、記憶された命令の組にしたがってデ
ータ処理および操作を与える固定回路機能グループを備
えている。回路グループ１２６は演算論理ユニット１２
８、アドレス・ポインタおよびＲＡＭ母線ならびにビッ
ト・デコード回路装置１３０、命令デコード回路装置１
３２、高速読取専用メモリ（ＲＯＭ）１３４、およびプ
ログラム・カウンタ、サブルーチン・スタック、ならび
にページ選択回路装置１３５を備えている。クロック発
生装置１３８は回路グループ１２６の機能ブロックを構
成するが、集積回路チップ１１９の上でより小さなバー
・サイズに適合するように必要なだけ第１縁に近づけて
構造的に置きなおすことができる。好適な実施例では、
回路グループ１２６は構造的にＩ／Ｏ装置１２２に隣接
して置かれる。仕切可能モジュール式メモリ回路１４０
は構造的に回路グループ１２６に隣接して置かれかつそ
れに結合される。さらに、メモリ回路１４０は第１縁と
平行でしかも対向する集積回路チップ１１９の第２縁に
隣接して置かれる。好適な実施例では、メモリ回路１４
０は仕切可能モジュール式読取り書込みメモリ回路（Ｒ
ＡＭ）１４２および仕切可能モジュール式読取専用メモ
リ回路（ＲＯＭ）１４６を備えている。読取り書込みメ
モリ回路１４２は、仕切可能レジスタ１４３に分類され
た読取り書込みメモリ・セル、および仕切可能デコード
回路１４４に分類されたレジスタ選択デコードを備え、
各仕切可能デコード回路１４４は仕切可能レジスタ１４
３と組み合わされてそれに隣接し、各モジュール式仕切
可能レジスタ１４３はそれぞれ自らのデコード回路１４
４と組み合わされる。読取専用メモリ回路１４６はペー
ジ１４７に分類された複数個のメモリ・セルを備え（好
適実施例では各ページは１０２４語を含む）、各ページ
は仕切可能でかつ他の各ページから独立しており、また
アドレス・デコード装置はモジュール式デコード回路１
４８に仕切られ、各デコード回路は仕切可能ページ１４
７に隣接しかつそれと組み合わされて組合せページ内の
特定な場所のアドレス指定を与える。本発明は図１１、
図１２および図１３を比較することによって一段と容易
に理解することができる。

【００２４】図１１の集積回路１１９のモジュール式レ
イアウトおよびモジュール式回路設計により、モジュー
ル式メモリ装置１４２ならびに１４６の仕切られたセグ
メントは、集積回路１１９のレイアウトおよび回路設計
を事実上やりなおさずに、モジュール式スクライブ・ラ
イン１５０と１５１に沿って集積回路設計バーから取り
はずすことができ、そのときバー・レイアウトは図１２
に示される通りの集積回路１４９のバー・レイアウトお
よび設計となるように圧縮される。図１２に示される通
り、読取専用メモリ装置１４６のＲＯＭおよびこれと組
み合わされるデコード１４７と１４８の１ページは取り
はずされ、また読取り書込みメモリ装置１４２の複数個
のレジスタならびにこれと組み合わされるデコード１４
３と１４４は図１１に示される通りモジュール式スクラ
イブ・ライン１５０および１５１に沿って仕切グループ
内で取りはずされ、チップ１４９の減少されたメモリ容
量および減少されたバー・サイズを除き、図１１の集積
回路チップ１１９と同じ図１２に示されるような集積回
路チップ１４９が得られる。すなわち、減少されたバー
・サイズおよび減少されたメモリ容量の機能的に同じ回
路が得られ、集積回路の設計やレイアウトをやりなおす
必要はない。すなわち、読取専用メモリ装置１４６は所
望の命令セット・コードを記憶するのに必要な読取専用
メモリ・セルのブロックの最小数を含むように仕切ら
れ、組み合わされるアドレス・デコード回路は読取専用
メモリのブロックの最小数をアドレス指定するだけのモ
ジュール部分のみを含む。さらに、読取り書込みメモリ
装置１４２はデータを記憶するのに必要なメモリ・セル
のブロックの最小数を含むように仕切られ、また組み合
わされるアドレス・デコード回路は読取り書込みメモリ
・セルのブロックの最小数をアドレス指定するのに必要
なだけのアドレス回路のモジュール部分のみを含むよう
に仕切られる。

【００２５】図１３には、図１２の集積回路チップ１４
９のバー・サイズおよびメモリ容量がさらに減少された
合成集積回路チップ１５５が示されている。図１２につ
いて前述したように、読取専用メモリ装置１４６および
読取り書込みメモリ装置１４２の仕切られたメモリ回路
グループの選択されたモジュールを取り除くが、その場
合集積回路チップ１４９のモジュール式スクライブ・ラ
イン１５２および１５３に沿って取り除くことにより、
合成集積回路チップ１５５は図１２の集積回路チップ１
４９から回路設計をやりなおしたり、基本的にチップ・
レイアウトをやりなおさずに（おそらく所望の場合は結
合バッドを移動させて）作られる。また図１１の集積回
路チップ１１９から直接、図１３の集積回路チップ１５
５を得ることも可能である。Ｉ／Ｏ装置１２２および表
示論理装置１２４のモジュール特徴は、集積回路チップ
１１９、１４９および１５５で利用され、不変であり、
以下に詳しく説明される。

【００２６】図１４には、図１１、図１２および図１３
について説明されたバー・モジュール構造から得られる
多くの利点の中の２つが図示されている。図１４におい
て、集積回路チップのバー・サイズをその用途のメモリ
要求事項に最適に合致させることの利点は、曲線１６１
に示される通り軸１６０に沿う歩留まり／スライス（Ｙ
／Ｓ）および曲線１６３に示される通り軸１６２に沿う
費用／バー（Ｃ／Ｂ）として生じる利益について示され
ており、歩留まり／スライスおよび費用／スライスはい
ずれもバー・サイズの共通軸１６４に対してプロットさ
れている。曲線１６１によって示される通り、歩留まり
／スライスは半導体ウエーハ上の集積回路のバー・サイ
ズに反比例する。集積回路についてのバー・サイズが減
少されるにつれて、与えられた半導体ウエーハ・スライ
ス上に集積回路バーが多く置かれ、バーの歩留まりを一
定としても歩留まり／スライスは増大される。さらに、
バー・サイズが減少されるにつれ、かつ回路の複雑さと
それに伴う組立ての複雑さが減少されるにつれて、バー
の歩留まりは増大される。曲線１６３を参照すると、集
積回路チップ（バー）当たりの費用は集積回路のバー・
サイズに正比例し、したがってバー・サイズを最適にす
ると費用が最小になる。本発明のバー・モジュール構造
の特徴は、共通命令セットを利用して、共通回路設計お
よび共通バー・レイアウトから得られる共通回路グルー
プを核とした異なるメモリ容量ならびに特定機能の集積
回路チップの簡単な、互換し得る、迅速な設計変換を可
能にし、それによって与えられた用途の最適のバー・サ
イズの利益を得るに際してこれまでに存在した障害の大
部分が取り除かれる。バー・モジュール構造のもう１つ
の利益は、半導体製造に適用される学習曲線として知ら
れる半導体産業における別の現象から費用／バーが減少
されることである。

【００２７】図１５には、半導体学習曲線１６５が垂直
軸１６６の費用および水平軸１６７の累積量に対してプ
ロットされているのが図示されるが、水平軸は対数目盛
となっている。集積回路チップ１１９、１４９および１
５５は本発明のバー・モジュール構造から得られ、すべ
ての共通バー・レイアウト、共通回路設計、ならびに共
通処理を共有する。バー・モジュール構造のチップ・セ
ット内にある各集積回路チップの製造量は加算的なの
で、個々の集積回路チップ・バーについて得られるどれ
よりも高速に学習曲線に沿って費用を低減させる。

【００２８】図１１、図１２および図１３について説明
されたモジュール式集積回路の製造方法は図１６のフロ
ーチャートを見ると一段とよく理解されると思う。ま
ず、永久電子回路を与える第１回路装置が製造すべき集
積回路のレプリカの上にパターン付けされる。第１回路
装置にはプログラム・カウンタ、サブルーチン・スタッ
ク、命令デコード・アレイ、演算論理ユニット、メモリ
・ポインタ、アキュームレータ、発振およびクロック発
生器、ならびに読取り／書込みおよび読取専用メモリの
永久部分が含まれている。この第１回路装置は、モジュ
ール式集積回路のあらゆる型の中央モジュールを構成す
る。次に、第２回路装置が最低２個の電子回路モジュー
ルの形で集積回路のレプリカの上にパターン付けされ
る。第２回路装置には、読取専用メモリにある制御語記
憶装置と、読取り／書込みメモリにあるデータ記憶装置
とがあり、各記憶装置は別個の仕切られたメモリを構成
するが、いずれも集積回路の一体部分である。次に、第
１回路装置の電子回路および第２回路装置のモジュール
は集積回路のレプリカの上で電気的に相互接続されるの
で、モジュールのどれでもまたは全部が電子回路あるい
は残りのモジュールの機能を破壊せずに取り除くことが
できる。好適な実施例では、第２回路グループのモジュ
ールは第２グループの他のモジュールおよび第１回路装
置の電子回路に関連してレプリカの上に構造的に配置さ
れるので、モジュールのどれでもまたは全部がレイアウ
トをやりなおす必要なしに取り除くことができ、また合
成レイアウトは最小サイズの集積回路バーを作る。次
に、回路の最適量を達成するために、非所望のモジュー
ルがその用途の最小メモリ要求ならびにその用途の特定
機能要求にしたがってレプリカから取り除かれる。次
に、代替実施例に関するいくつかの任意選択案の１つが
選択される。１つの実施例では、所望のモジュールを取
り除く段階の後の次の段階は、取り除かれたモジュール
を他の所望機能モジュールに取り替えることである。別
の実施例では、所望のモジュールを取り除く段階の後の
次の段階は第１回路装置に接続されるピンアウト規定手
段をレプリカの上にパターン付けして、ピンアウト規定
マトリックスにより集積回路ピンアウトを変えることで
あり、こうして集積回路のピンアウトは第１回路装置と
第２回路装置の機能、パターン付け、または位置ぎめを
破壊しないで再規定することができ、所望ピンアウトに
応じてピンアウト規定マトリックスをパターン付けする
段階に続く。代替として、これら両段階をとることがで
きる。次の段階はどんな場合でも、最小バー・サイズお
よび最適の設計が得られるように、除去モジュールのサ
イズに比例してレプリカのサイズを減少する段階であ
る。次に、その所望の形のレプリカは所望の集積回路に
変形される。これは、その所望の形のレプリカからマス
ク・セットを作り、前記マスク・セットを用いて半導体
スライスを処理し、そして得られる集積回路を実装し、
試験するような多くの手段によって実行される。

【００２９】第１回路装置には、メモリ装置のアドレス
の受信に応じて第２回路装置内にあるメモリ装置の電子
モジュールの選択された１つに出力を選択的に供給する
ブロック・デコード装置が含まれ、この場合選択された
メモリ装置の電子モジュールは、ブロック・デコード装
置からの出力の受信に応じて第１回路装置に結合される
記憶データ語を出力する。さらに第２回路装置は、仕切
られたメモリ装置の電子モジュールの各ブロックの除去
が集積回路のメモリ記憶容量を所定モジュールブロック
分減少させるように仕切ることができ、この所定モジュ
ールブロックはたとえば、好適実施例においてメモリ装
置の仕切可能なブロックである読取専用メモリの１ペー
ジすなわち１０２４語や読取書込メモリの７個のレジス
タである。

【００３０】好適な実施例では、モジュール式集積回路
の製造方法は、代表的な回路トポロジーおよびすべての
設計変数の初期値を入力に持つオートメーション化され
たデータ処理機械によって達成されるが、この場合図１
６の流れ図について説明された各段階はデータ処理機械
で発生され、その中に記憶される。これには、永久電子
回路を与える第１回路装置を作って蓄積する段階と、最
低２個の電子モジュールの形をした第２回路装置を作っ
て蓄積する段階と、モジュールのどれでもまたはすべて
が電子回路および残りのモジュールの機能を破壊せずに
取り除かれるように電子回路内のモジュールの電気接続
を作って蓄積する段階と、モジュールのどれでもまたは
すべてが第１回路ならびに残りのモジュールにかかわり
なく除去されるように第１回路装置の電子回路に関連し
てモジュールの位置ぎめをする段階と、蓄積されたもの
から所望のモジュールを取り除く段階と、取り除かれた
モジュールのサイズに比例したサイズに蓄積された回路
表現を減少させる段階と、所望の形の蓄積された回路を
集積回路に変形する段階とが含まれる。さらに、図１６
について説明した１つおよび他の代替実施例を、オート
メーション化されたデータ処理機械と共に利用すること
も可能である。さらにモジュール式機能ブロックは、所
望の用途に応じて呼び出しかつ位置ぎめするために処理
機械内に記憶される。

【００３１】上述のモジュール式集積回路を利用して、
図４から図７までについて説明したモジュール・システ
ムの結果が得られる。

【００３２】図１７および図１８を見ると、図４から図
７までの制御器集積回路３０用のモジュール式Ｉ／Ｏ設
計のブロック図が示されている。

【００３３】各製品を最適にするために固定された正確
なＩ／Ｏ設計を得る１つの方法は、モジュール式Ｉ／Ｏ
設計を行うことである。まず各Ｉ／Ｏバッファ２２０−
２２３は、メモリのアドレス可能素子（メモリ・ビッ
ト）として制御器集積回路の論理によって処理される。
次にＩ／Ｏバッファはアドレス指定され、メモリ両立性
命令およびハードウエアを用いて書き込まれたり読み出
される。次に各バッファは、自らの組合せメモリ・アド
レス・デコード２２５−２２８を備えている。これによ
って共通アドレス母線２１２、データ母線２１３、制御
およびクロック・ライン２１１、および電力母線２１４
と２１５は各Ｉ／Ｏバッファ位置に並列に結合され、こ
の場合各バッファは自らの所定の選択アドレスを別個に
デコードする自らの組合せアドレス・デコードを備え、
選択的に書込まれたり読出される。本発明の１つの実施
例では、バッファ機能したがってピンアウトを再構成す
るために、バッファと組合せデコードとの間またはバッ
ファと結合パッドとの間、あるいはメモリ・マップＩ／
Ｏ母線とアドレス・デコードとの間の接続変更は要求さ
れない。第１バッファが第２バッファと同じであると
き、特定のバッファと組み合わされるアドレス・デコー
ドのデコード・アドレスを簡単にプログラムしなおす
と、バッファの機能およびそれと組み合わされるピンア
ウトが再形成される。別法として、第１および第２の各
バッファと組み合わされる別個のアドレス・デコードが
交換、すなわち構造的に入換えてもよく、同じプログラ
ム・デコード・アドレスを保持しながら第２および第１
バッファとそれぞれ組み合わせることができる。

【００３４】好適な実施例では、Ｉ／Ｏデータ母線は半
導体バーの１つの縁に沿って延び、またすべてのバッフ
ァおよび組合せデコードは下の直線に沿って置かれかつ
図１１から図１３までに示される通りＩ／Ｏデータ母線
に結合される。各バッファからそれぞれ所望の結合パッ
ドに金属の相互接続が作られる。これは、バッファおよ
び組合せアドレス・デコードを新しい結合パッドに結合
するために、そのバッファおよび組合せデコードをその
結合バッド位置まで構造的に移動しなくてもよいという
任意選択性を与える。アドレス・デコード相互接続のモ
ジュール構造は、任意の２つの同様な種類のバッファ間
で、例えば２つの選択ライン・バッファ間で結合パッド
の機能変更を可能にし、これはバッファ・アドレス・デ
コードでハードウエア・プログラム可能アドレスのみを
変えることによって行われる。しかし２個の異種バッフ
ァと組合せ結合バッドとの間の結合配列を交換するた
め、例えばＫラインを選択ラインと交換するためには、
バッファを構造的に移動して置きなおす必要があるが、
図１９から図２０までに説明される好適な実施例では、
所望のバッファからの金属相互接続を所望の結合パッド
に結合する所望の金属ラインに結合するように、相互接
続コンタクト・マトリックスを再プログラミングするだ
けで済む。Ｉ／Ｏバッファは異なる機能用に各１個がプ
ログラムされるように設計されるが、好適な実施例で
は、各バッファは最適のシステム回路設計を達成するよ
うな特定の機能を備えている。好適実施例では、Ｉ／Ｏ
機能、入力機能、およびＫラインまたは、選択ラインに
対して個別機能バッファが存在する。別の実施例では、
システムによって要求される機能をすべて満足する１つ
の汎用バッファが備えられる。しかしこの汎用バッファ
は、使用される最大の機能バッファより構造的に大きく
なる。これは、出力すべき特定機能にかかわらず結合パ
ッド機能の完全変更に対してバッファのハードウエア・
プログラム可能アドレス機能を適合させ、どんなハード
ウエア金属相互接続の変更も、また実際に好適実施例に
おけるどんな相互接続接触マトリックスも、さらに１つ
の実施例におけるどんなバッファの再配置も必要とさせ
ない。しかし、各機能のためにバッファのサイズを最適
にすることによって、半導体バーの与えられた面積によ
り多くのバッファを取り付けることができる。しかしす
べてのバッファが汎用で同じサイズにされると、バッフ
ァと組み合わされるプログラム可能アドレス・デコード
をプログラムするだけで、全ピンアウト変更に関して制
限がない。設計方法、１つの実施例、好適実施例、また
は別の汎用バッファ実施例の選択は、設計者の目的およ
びシステム要求に左右される。

【００３５】図１７および図１８において、各Ｉ／Ｏバ
ッファ２２０−２２３は、メモリのアドレス可能素子
（メモリ・ビット）として集積回路の論理により処理さ
れる。Ｉ／Ｏバッファはアドレス指定され、メモリ位置
として書き込まれたり読み出される。次に各バッファ２
２０−２２３はそれ自身の組み合わされたメモリ・アド
レス・デコード２２５−２２８を備えている。これによ
って共通アドレス・データ、および制御ならびにクロッ
ク・ラインの母線２１０は、各Ｉ／Ｏバッファ２２０−
２２３の位置に並列に結合され、この場合各バッファの
組み合わされたアドレス・デコード回路はそれ自身の選
択された所定のアドレスをデコードし、指令およびデー
タ・コードに応じて選択的に書き込まれたり読み出され
る。これは各バッファ用の特別の選択および制御ライン
を不要とする。本発明により、バッファおよび組合せデ
コード論理にアドレス母線２１２ならびにデータ・バッ
ファ２１３を結合するだけで済み、共通アドレス／共通
データ母線が利用される。本発明による１６個のＩ／Ｏ
バッファをアドレス指定するために、１６個のバッファ
の中の１個を選択するのに４本のアドレス・ラインだけ
で済む。本発明の重要な追加の利点は、それが任意のＩ
／Ｏ変化を容易に実行させる点である。すなわち、バッ
ファが汎用データ母線に沿って置かれることは問題でな
い。したがって、そのアドレス・デコードと組み合わさ
れるどんな各個のバッファでも、このアドレス／データ
母線に沿う任意の場所に構造的に置かれ、ピンアウトを
変えるときに各個のバッファに特有な選択／制御ライン
のレイアウトをやりなおす必要はない。したがって本発
明はどんなＩ／Ｏの再構成も最小の設計変更で可能に
し、これは手動によりまたはディジタル・レイアウト・
プログラミング法助けによって容易に達成される。共通
アドレス／データ母線に沿ってアドレス・デコードと組
み合わされるバッファは、各バッファと組み合わされる
自己アドレス・デコード能力をメモリ・マップＩ／Ｏシ
ステムに与える。したがって１つの実施例では、バッフ
ァと組合せデコードとの間またはバッファと結合パッド
との間、あるいは組合せデコードとメモリ・マップＩ／
Ｏ母線との間の接続変更は、バッファ機能にしたがって
ピンアウトを再構成するさいには何ら必要でない。バー
・レイアウトの複雑性およびバー・サイズ面積を減少す
るために、アドレスおよびデータ・ラインは、バッファ
およびそれと組み合わされるアドレス・デコードに結合
される共通母線で共に多重化される。この結果、Ｉ／Ｏ
母線２１０の所要ライン数が減る。第１バッファが第２
バッファと同じであるとき、特定のバッファと組み合わ
されるアドレス・デコードのデコード・アドレスの簡単
な再プログラミングにより、バッファおよびそれと組み
合わされるピンアウトの出力が再規定される。別法とし
て、第１および第２の各バッファと組み合わされるアド
レス・デコードは交換できすなわち構造的に互換され、
それぞれアドレス・デコードは原プログラム・デコード
・アドレスを保持したまま、第１および第２バッファと
組み合わされるようにできる。別法として、異なる形の
バッファに対しても同じアドレス・デコード位置を保持
したい場合は、バッファは所望の形のバッファと交換さ
れ、かつ原アドレス・デコードに結合されるとともに、
交換されたバッファが組み合わされる結合パッドに結合
される。この方法により、最適のバッファ・サイズが得
られる一方、Ｉ／Ｏモジュール構造およびピンアウト形
成モジュール構造が保持される。図１９および図２０に
ついて説明されるような好適実施例において、プログラ
ム可能な相互接続接触マトリックス２４５はバッファ２
２０−２２３の出力と、結合パッド２３０−２３３に結
合する金属ライン２３４−２３７との間に置かれる。す
なわち相互接続マトリックス２４５用の特定なマトリッ
クス・プログラムを与えることによって、外部ピンアウ
トを形成するため、バッファからの出力と外部結合装置
に結合する結合パッド位置との結合は、任意の与えられ
たバッファのバッファ位置または選択されたアドレス・
デコードに関係なく変えることができる。

【００３６】再び図１７および図１８において、本発明
の１つの実施例において、Ｉ／Ｏ母線２１０は集積回路
バーの全周辺に分布され、各個のバッファ２２０−２２
３および組み合わされるアドレス・デコード２２５−２
２８は、それぞれの結合パッド２３０−２３３に隣接し
て置かれかつ結合される。各バッファ２２０−２２３が
応答するアドレスは、処理中のゲート、モート、または
金属レベル・マスク、あるいは処理完了後の電気的プロ
グラミングのような、ハードワイヤ・プログラミングに
よって、組み合わされるアドレス・デコード２２５−２
２８に選択されたアドレスをプログラムすることにより
制御される。特定のバッファおよび組み合わされるデコ
ードと、異なる結合パッドに組み合わすべき特定の結合
パッドとの組合せを変更するために、特定のバッファお
よび組み合わされるアドレス・デコードはそれが結合す
る異なる結合パッドに構造的に隣接して置きなおされな
ければならず、またアドレス・デコード論理は新規に選
択された所望アドレスに応答するように選択的にプログ
ラムされなければならない。

【００３７】本発明の好適な実施例において、Ｉ／Ｏデ
ータ母線２１０は図１１から図１３までに示されるよう
な半導体バーの１つの縁に沿って延び、またすべてのバ
ッファ２２０−２２３および組み合わされるデコード２
２５−２２８は下の直線に沿って置かれかつＩ／Ｏデー
タ母線２１０に結合される。図１９および図２０を参照
すると、バッファ２２０−２２３からそれぞれ図１７お
よび図１８の所望の結合パッド２３０−２３３に至る金
属相互接続２３４−２３７は、図１９に示されるプログ
ラム可能な接触マトリックス装置２４５の同数のプログ
ラム可能な相互接続、例えば２５１および２５４によっ
て機能的に置き替えられる。これは、バッファおよび組
み合わされるアドレス・デコードを新しい結合パッドに
結合するために、バッファおよび組み合わされるアドレ
ス・デコードを構造的に移動しかつバッファおよび組合
せデコードを新しい結合パッド位置に構造的に置きなお
すことを不要とする任意選択性を与える。むしろ、相互
接続接触マトリックス２４５の選択されたパターンを変
えることにより（例えば処理中のゲートまたは金属レベ
ル・マスク・プログラミング、イオン注入、組立後の電
気的プログラミング手段によるもの、あるいは他のプロ
グラミング手段によるもののような）ハードワイヤ・プ
ログラミングによって、図１７および図１８のバッファ
２２０−２２３の出力と結合パッド２３０−２３３との
間の選択的結合は、半導体バーの構造的な位置またはレ
イアウトをやりなおさずに、また組み合わされるアドレ
ス・デコード回路２２５−２２８のプログラミングをや
りなおさずに達成される。それぞれのバッファ２２０−
２２３からの各出力である１群の金属ライン２３４−２
３７はマトリックス２４５のそれぞれの位置に結合さ
れ、同数の金属ラインはおのおの結合パッド２３０−２
３３に結合するマトリックス２４５からの出力である。
チップ設計者は個々のバッファを選択し得るとともに、
相互接続接触マトリックス２４５を介して、特定の結合
パッドに結合する特定の金属ラインに至る金属接続をプ
ログラムすることができる。例えば図１９から、入力バ
ッファ２４０の機能（ＫＣ）であった結合パッド２４６
により果たされた機能を、結合パッド２４７に結合され
た出力バッファ２４２の機能（Ｒ４）選択に変えたい場
合を想定するが、この場合パッド２４６と２４７は相互
に隣接するものとする。相互に構造的に隣接して置かれ
る２つの金属ライン２５２および２５５は、Ｉ／Ｏバッ
ファ・アレイ２４０ならびに２４２に隣接するバーの１
つの縁に沿って延びる。ＫＣバッファ２４０およびＲ４
選択バッファ２４２の出力からの金属接続、すなわち結
合装置２５１および２５４は、交換機能を達成するため
に所望の結合パッド金属ラインと結合するように変えら
れなければならない。アドレス・デコードのＩ／Ｏモジ
ュール構造は、任意な２つの同種のバッファ間、例えば
２つの選択ライン・バッファ間の結合パッド機能の変更
を与え、これはバッファ・アドレス・デコードにおける
ハードウエア・プログラム可能アドレスを変えるだけで
行うことができる。しかし２つの異種のバッファと組み
合わされる結合パッド間の結合配列を交換するために、
ＫＣラインとＲ４選択ラインとの交換は、アドレス・デ
コードのＩ／Ｏモジュール構造を構造的に移動し再配置
する必要があるが、好適実施例では、所望のバッファか
ら所望の結合パッドに結合する所望の金属ラインまで金
属相互接続を結合するように、接触マトリックス２４５
のプログラミングをやりなおすだけで済む。Ｉ／Ｏバッ
ファはおのおのが異なる機能を果たすようにプログラム
されるが、好適実施例では、各バッファは最適のシステ
ム回路設計を達成するように特定の機能を備えている。
好適実施例では、Ｉ／Ｏ機能、入力機能、およびＫライ
ンまたは選択ラインのために個別機能バッファが存在す
る。別の実施例では、システムによって要求されるすべ
ての機能を満足する１つの汎用バッファが選択される
が、そのバッファは使用される最大機能バッファよりも
構造的に大きくなければならない。これは、出力すべき
機能のそれぞれの種類に関係なく結合パッド機能の完全
な変更に適合するバッファのハードウエア・プログラム
可能アドレス・デコード特徴を与え、どんなハードウエ
ア金属相互接続の変更も不要であり（本実施例では相互
接続接触マトリックス２４５を必要とせず）、また特殊
用バッファ実施例に要求されるどんなバッファの再配置
も不要である。しかし各機能についてバッファ・サイズ
を最適にすることによって、より多くのバッファが半導
体バーの与えられた面積内に取り付けられる。例えば、
選択バッファはＫバッファよりかなり広い（約５〜１０
倍広い）。バッファのすべてが汎用多機能バッファであ
る場合は、Ｋ機能用の各バッファは特殊用に要求される
バッファより５〜１０倍大きく、したがって設計は半導
体の許容バー・サイズの面積内にいかに多くの出力が置
けるかについて制限される。しかしすべてのバッファが
汎用でしかも同じサイズであれば、バッファと組み合わ
されるプログラム可能なアドレス・デコードをプログラ
ムしなおすことによって簡単に変えられる全ピンアウト
について制限がない。設計方法の選択は設計目的および
システム要求に左右され、各アプローチの利点と不利は
各プロジェクトについて分析しなければならない。

【００３８】図２０から、プログラム可能な相互接続マ
トリックスは、集積回路の外部導線２０９に相互接続す
るように個々の結合パッド２３０−２３３を含む結合パ
ッド装置２０７を備える相互接続結合装置を有するピン
アウト形成装置２０２によって構成され、相互接続接触
装置２０２の内部にあるピンアウト形成マトリックスの
プログラム状態により第１回路装置２００からの出力か
ら結合パッド装置２０７の個々の結合パッド２３０−２
３３まで、プログラム可能な相互接続（処理中のマスク
・レベルまたは製造後の電気プログラミングのようなも
の）を与える装置を含む結合パッド装置２０７に第１回
路装置２００を結合する増幅装置２０５と論理装置２０
３とを有する相互接続接触装置を含む集積回路用のピン
アウトを形成する。

【００３９】図２１および図２２には、本発明のモジュ
ール式制御器集積回路におけるメモリ・マップＩ／Ｏの
好適な実施例のブロック図が示されている。キーボード
走査用または通信用の１／４デューティ・サイクル液晶
表示装置を駆動するために複数個のＲ／選択ライン出力
３００が使用される。複数個のＫライン入力３１０は、
キーボード走査用または集積回路の外部ソースの通信入
力用に利用される。好適実施例では、多重化試験出力と
して４ビット・ラインが使用されている。複数個の共通
ライン３２０は入力または出力として働く。好適な実施
例では、４本の共通／試験入力ラインが、外部結合の液
晶表示装置を駆動するのに用いられたり、制御器チップ
の主プログラム・カウンタまたは命令デコーダに結合す
るため入力アドレスを受信するのに用いられる。複数個
の専用試験入力３１５が備えられ、好適実施例では４個
の専用試験入力を利用する。

【００４０】最低１個のプリントＩ／Ｏ通信ライン３２
４が好適実施例に備えられている。好適実施例にある複
数個の両方向性Ｉ／Ｏライン３３０、すなわちＩ／Ｏ
１，２，４，８は図８から図１０までに示されたような
別々のＲＡＭ、ＲＯＭまたは周辺集積回路のような集積
回路の外部ソースに対する両方向の通信を与える。好適
実施例では、図１７から図１８までに示されたアドレス
・デコード論理は、２３より大きいＲＡＭレジスタ位置
に応答するように設計されている。もちろん制御器に用
いられるＲＡＭレジスタの数により、また制御器に用い
られる母線の構造により、アドレス・デコード論理の他
のアドレス指定方式が可能である。好適実施例では、組
み合わされるアドレス・デコードは選択／Ｒライン３０
０、共通ライン３２０、Ｋライン３１０、プリントＩ／
Ｏライン３２４、Ｉ／Ｏライン３３０、および時間記録
装置３５０の一部を構成する。各組合せアドレス・デコ
ードは、図１７および図１８の制御母線２１０に対応す
る内部Ｉ／Ｏ母線３３５に結合される。Ｉ／Ｏ母線３３
５は、図１７および図１８の母線２１７に対応するメモ
リ・アドレスＸ／多重化共通ライン母線３４０、図１７
および図１８のデータ母線２１３に対応するデータ母線
３４１、図１７および図１８の母線２１１に対応するタ
イミング制御母線３４２、図１７および図１８の母線２
１６に対応するメモリ・アドレスＺ母線３４３、ならび
に図１７および図１８の母線２１４と２１５に対応する
表示電圧母線３４４によって構成される。さらに好適実
施例では、Ｉ／Ｏ母線に結合される固定論理ブロックお
よびモジュール論理ブロックは、図２８および図２９か
ら図３４までに詳しく示される通り、時間記録論理３５
０および組合せデコード３６０を備えている。Ｉ／Ｏ母
線３３５は、制御器集積回路の処理装置部分とＩ／Ｏ母
線３３５との間の両方向通信用のインターフェース装置
を有する複数個のモジュール回路ブロックおよび固定論
理回路ブロックに結合されている。

【００４１】Ｉ／Ｏ発振器３７０は、その出力に応じて
表示電圧発生器３７４に第１出力を与えるとともにクロ
ック制御論理３７６に第２出力を与えるＩ／Ｏクロック
発生器３７２に結合される出力を供給する。クロック制
御論理３７６は、Ｉ／Ｏクロック発振器３７２からの第
２出力および処理装置のクロック入力３７７の受信に応
じて、タイミング制御母線３４２に結合される複数個の
タイミング制御出力を供給する。好適実施例では、Ｉ／
Ｏ発振器３７０は公称周波数３２ＫＨｚで作動するＲＣ
制御発振出力を出す。発振器３７０は、制御器集積回路
の処理装置部分の中にある主処理装置発振器に関係なく
かつ非同期でＩ／Ｏクロック発振器３７２に結合され
て、これを駆動する。

【００４２】Ｉ／Ｏクロック発生器３７２は、異なる周
波数で多位相Ｉ／Ｏクロックを発生させるためにＩ／Ｏ
発振器３７０からの受信出力を分周する。好適実施例で
は、Ｉ／Ｏクロック発生器３７２は、８ＫＨｚおよび５
００Ｈｚで２個の位相Ｉ／Ｏクロック信号を与え、２ｍ
ｓごとに共通時間発生器およびマルチプレクサ論理４０
０の共通時間発生器３７３を移動させるのに適したパル
スを供給する。またＩ／Ｏクロック発生器３７２は、好
適実施例において選択／Ｒライン３００を介して高速ハ
ードウエア・キーボード割込みを与えるために用いられ
る第３共通時間ごとに１２５ｍｓパルスを発生させる出
力を供給する。この出力は表示電圧発生器３７４に結合
されて、ハードウエア・キーボード割込みを外部表示装
置のすべての表示セグメントに同じように影響させる。

【００４３】共通時間発生器およびマルチプレクサ論理
４００は図２４に詳しく示されている。共通時間発生器
３７３およびマルチプレクサ３７５は、好適実施例にお
いて２ビット・シフト・カウンタを構成し、システムの
４つの共通時間に対応する４つの状態を持っている。カ
ウンタのシフト速度は機械状態制御モード・ラッチ３７
１からの出力に応じてマルチプレクサ３７５により選択
され、２ｍｓの表示速度で、または処理装置の内部命令
サイクル速度、好適実施例では１５μｓでシフトする。
共通時間発生器３７３は、選択データ・ラッチ４０５お
よびバッファ４０７に結合される複数個の出力を供給す
る。バッファ４０７からの出力はメモリ・アドレスＸ母
線／共通母線３４０に結合される。好適実施例では、Ｘ
デコード・プログラム可能論理アレイ（ＰＬＡ）４１０
は、制御器集積回路の処理装置部分から受信した５ビッ
トＲＡＭ Ｘレジスタ・アドレスをメモリ・アドレスＸ
母線３４０の両立し得る出力にコード化して、Ｉ／Ｏ母
線３３５に沿って特定のアドレス指定バッファを選択す
る。好適実施例では、ＰＬＡ４１０は１１０００（基数
２）より大きなＸアドレス専用のアクチブ・デコードを
与える。ＰＬＡ４１０の出力は、メモリ・アドレスＸ母
線３４０に結合される出力を与えるアイソレーション・
バッファ４１１に結合される。

【００４４】選択データ・ラッチ４０５は、選択バッフ
ァ３００にクロック・インすべき文字データを記憶する
複数個の単ビット・ラッチから成る。このデータは、ラ
ッチが共通時間発生器３７３によって選択されるとき、
処理装置の内部データ母線ｘおよびｙを介して制御器集
積回路の処理装置部分から受信される。選択データ・ラ
ッチ４０５は、在来の出力プログラム可能論理アレイに
取って代わる。文字データは、集積回路の主読取専用メ
モリ内の命令の即時フィールドにある１組の命令にコー
ド化された探索表（Ｌｏｏｋ ｕｐ ｔａｂｌｅ）に記
憶される。それぞれ個別の表示要求で要求されるデータ
のみが記憶され、ＲＯＭコードの変更によって変えられ
る。選択データ・ラッチ４０５からのデータ出力は、共
通時間発生器３７３から受信される出力に応じてラッチ
４０５から、正しい順序で選択／Ｒバッファ３００に選
択的にストローブされて、データ母線３４１を介して結
合する選択／Ｒバッファ３００の４ビット・ラッチ３０
１に記憶される。さらに、データ母線３４１は制御器集
積回路の処理装置部分から内部データ母線の１つまで両
方向バッファ・インターフェース４０９に結合される。
エニーキー（ａｎｙｋｅｙｓ）・ラッチ４２０は、Ｘデ
コードＰＬＡ４１０からの出力に結合されるとともに処
理装置の多重化ＰＺアドレス母線からの信号を結合する
バッファ４２１からの出力に結合される。エニーキー・
ラッチ４２０は、これがセットされるとき、好適実施例
の第１供給電圧ＶＤＤにすべての選択／Ｒライン３００
の出力を結合させるハードウエアまたはソフトウエア制
御ラッチであることができる。またエニーキー・ラッチ
４２０は、Ｋライン３１０プルダウン・トランジスタを
も能動化することができる。好適実施例では、エニーキ
ー・ラッチは処理および表示モード中にのみセットされ
る。一般に、エニーキー・ラッチ４２０は所定のセット
およびセット命令実行に応じてセットならびにリセット
される。エニーキー・ラッチ４２０からの出力は表示電
圧発生器３７４に結合される。

【００４５】表示電圧発生器３７４は機械状態モード制
御ラッチ３７１、共通時間発生器３７３、エニーキー・
ラッチ４２０、およびＩ／Ｏクロック発生器３７２から
の入力を受信するように結合される。表示電圧発生器３
７４は、表示電圧母線３４４に結合される出力を供給す
る。本質的に、表示電圧発生器３７４は次の２つの目的
にかなう： （１） １／４デューティ・サイクルの作動に必要な多
電圧基準出力（好適実施例ではＶ_DD、２／３Ｖ_DD、１／
３Ｖ_DD、およびＶ_SS）を作るため、および （２） 電圧基準間で液晶表示駆動電圧母線３４４をス
イッチし、かつ液晶表示装置に結合するようにＯＶＤＣ
オフセット電圧と共に公称６２．５ＨｚのＡＣ波形を供
給するため。中間電圧は図３９に詳しく示される通り、
受動抵抗分圧器チェーンを介して作られる。低インピー
ダンス分圧器チェーンは表示電圧が変化するとき各共通
時間の最初の５％に使用され、その時間後は高インピー
ダンス・チェーンを使用して好適実施例において電圧レ
ベルを定常に固定させる。

【００４６】クロックおよび制御論理３７６は、Ｉ／Ｏ
クロック発生器３７２、処理装置クロック母線３７７、
ならびに制御器集積回路の処理装置部分から入力を受信
するように結合される。

【００４７】クロックおよび制御論理３７６は、制御器
集積回路の処理装置部分を通信用のＩ／Ｏ部分に同期し
てインターフェースさせるように、いろいろなタイミン
グおよび制御信号を作る。またクロックおよび制御論理
３７６は集積回路のＩ／Ｏ部分の所望の部分をも選択的
に活性化して、制御ラッチ３７１からの出力に応じて処
理装置が不活性のときこれらの部分を静組合せ論理とな
るようにし、それによって共通時間発生器３７３によっ
てのみ駆動されるときＩ／Ｏに情報を表示させる。

【００４８】好適実施例では、Ｉ／Ｏ母線３３５は、デ
ータ母線３３５を含む４本のデータ・ラインと、Ｘ／共
通母線３４０を含む４本のメモリ・アドレスＸ／共通ラ
インと、ＰＺ母線３４３を含む４本のＰＺラインと、タ
イミングおよび制御母線３４３を含む６本のクロック／
制御ラインと、表示電圧母線３４４を含む４本の表示電
圧ラインと、主電力母線を構成する２本の電力ラインと
から成る。各バッファ・バッファの組、またはＩ／Ｏ母
線３３５に結合される特殊回路は個々のアドレス・デコ
ード回路を含むので、各個のバッファまたは特殊回路は
Ｉ／Ｏ母線３３５から自らのアドレスを直接デコード
し、これはここで説明される通りまたは任意な他の形の
アドレス・デコード装置により、非相補形信号デコーダ
を使用することができる。各バッファまたは特殊回路と
組み合わされる個々のアドレス・デコードのこの特徴
は、ハードウエア・アドレス・デコード回路を変えるだ
けでバッファ・アドレスまたはバッファ位置の変更を容
易にする。好適実施例では、ハードウエア・アドレス・
デコードはイオン注入、金属マスク、ゲート・マスク、
モート・マスク、またはその組合せによる処理中、ある
いは電気プログラミングによる処理後にプログラムが可
能である。

【００４９】図２６に詳しく示されるデータ母線３４１
は、両指向性多ビット母線である。好適実施例では、デ
ータ母線３８１は４ビット母線である。母線３３５およ
び処理装置の内部母線に結合されるバッファに出入する
データ転送は、データ母線３４１によって生じる。

【００５０】図２６に詳しく示されるＰＺアドレス母線
３４３は、処理装置から受けたメモリ・アドレスを、そ
れがデコードされる母線３３５に結合される個別バッフ
ァに結合する。好適実施例では、ＰＺアドレス母線３４
３は、図２４に詳しく示される多重化ＰＺアドレス・バ
ッファ４２１からの出力として、処理装置の４ビットＲ
ＡＭ語アドレスに結合される。

【００５１】図２６に詳しく示されるメモリ・アドレス
Ｘ／共通ライン母線３４０は、多目的にかなう単指向性
母線である。好適実施例では、メモリ・アドレスＸ／共
通母線３４０は、４つの目的にかなう４ビット単指向性
母線である。まず、処理装置がＩ／Ｏ部分と通信してい
るとき、図２７に詳しく示されるＸデコードＰＬＡ４１
０からの出力としてコード化されたレジスタ・データ
は、処理装置の命令サイクルの最初の半分の間デコード
のために選択された個々のバッファに結合するように、
メモリ・アドレスＸ／共通母線３４０に結合される。第
２に、処理装置が選択／Ｒバッファ３００と通信してい
て、Ｒライン・データをロードするような場合、タイミ
ング信号は処理装置のサイクルの第２の半分の間バッフ
ァの４ビット・ラッチ３０１にデータをストローブする
ように、選択／Ｒバッファ３００に送られる。第３に、
計算機システムが情報を表示している間、共通時間発生
器３７３はメモリ・アドレスＸ／共通母線３４０を利用
して、ストローブ出力を共通バッファ３２０に結合し、
データを表示装置に結合するが、その間に４ビット選択
ラッチ３０１からの適当なデータを選択／Ｒバッファ３
００に、またそこから外部装置に同時にストローブす
る。最後の第４に、処理装置が選択データ・ラッチ４０
５または母線トランシーバ４０９を介して処理装置の内
部母線から選択データをロードしているとき、共通時間
発生器３７３はメモリ・アドレスＸ／共通母線３４０を
利用して、データ母線３４１からのデータを選択／Ｒバ
ッファ３００の１つの出力を介して４ビット・ラッチ３
０１の適当なビットにストローブする。

【００５２】図２７に詳しく示される時間および制御母
線３４２は、Ｉ／Ｏ母線３３５に結合されるバッファの
アドレス指定、データ転送、および読取り／書込み操作
を実行するのに必要ないろいろなクロックおよび制御信
号から成る。好適実施例では、図２５および図２７に詳
しく示される表示電圧母線３４４は、４つの時間ととも
に変化する波形を表示電圧発生器３７４からの出力とし
て、共通バッファ３２０および選択／Ｒバッファ３００
に結合し、１／４デューティ・サイクルの液晶表示を適
当に多重化する。

【００５３】共通バッファ３２０は母線３３５に結合さ
れる。共通バッファ３２０は、スイッチされる時間とと
もに変化する波形を、共通時間発生器３７３によって定
められる周波数で液晶表示の後面に結合する。

【００５４】図２６および図２７に詳しく示される選択
／Ｒバッファ３００は、Ｉ／Ｏ母線３３５に結合され
る。選択／Ｒバッファ３００は、スイッチされる時間と
共に変化する波形を、共通のタイム・レートで同期して
液晶表示の前面に結合し、液晶表示に現れる所望データ
の可視表示を有効にする。液晶表示の個々のセグメント
は、選択／Ｒバッファ３００の４ビット・ラッチ３０１
に記憶されるデータにより、ターン・オンまたはターン
・オフされる。また、選択／Ｒバッファ３００からの出
力は、システム設計によって課せられるソフトウエアお
よび電気的制限を受ける論理レベル出力ラインにも利用
される。

【００５５】図２４および図２７に詳しく示されるＫラ
イン・バッファ３１０は、好適実施例では、メモリ・ア
ドレスＸ／共通母線３４０、データ母線３４１、タイミ
ングおよび制御母線３４２、およびＰＺ母線３４３に結
合される。Ｋライン・バッファ３１０は外部供給入力に
結合して、Ｉ／Ｏ母線３３５に結合するための論理レベ
ル入力を与える。好適実施例では、Ｋライン・バッファ
３１０には活性プル・ダウン装置がある。好適実施例で
は、Ｋライン３１０は周期的にキーボードをサンプルす
るのに用いられる。さらに、Ｋライン・バッファ３１０
が結合されるパッド３１１は、計算機システムが試験モ
ードにあるとき４ビット試験データ出力用の出力結合器
としても役立つ。

【００５６】プリントＩ／Ｏバッファ３２５は、図２６
および図２７に詳しく示されるＩ／Ｏバッファ３３５に
結合される。プリントＩ／Ｏバッファは、外部プリンタ
ー制御器集積回路と通信するように設計されている。好
適実施例では、プリントＩ／Ｏバッファ３２５は、パル
ス幅変調直列データ送信法と共に使用される。プリント
Ｉ／Ｏバッファ３２４にはアドレス・デコード、増幅
器、およびそれに取り付けられるラッチ３３１が含ま
れ、ラッチ３３１は図４３について詳しく説明される通
り、所望の通信プロトコールにしたがって直列Ｉ／Ｏラ
インにより伝送される最終固定論理レベルを記憶する。

【００５７】図２６および図２７に詳しく示される外部
Ｉ／Ｏバッファ３３０は、制御器集積回路の外部回路と
共に両指向性の通信を与える。Ｉ／Ｏバッファ３３０と
共に、組合せアドレス・デコード、バッファ増幅器、お
よび図４３について詳しく説明されるＩ／Ｏプルダウン
・ラッチ３３１が含まれている。

【００５８】エニーキー・ラッチ４２０は図２５に詳し
く示される通り、ソフトウエア制御ラッチであり、ラッ
チ４２０がセットされるとき好適実施例の正供給電圧Ｖ
ＤＤまですべての選択／Ｒパッドをプル・ダウンする。
さらに、エニーキー・ラッチ４２０はＫライン・プルダ
ウン装置を駆動することができる。エニーキー・ラッチ
４２０は、制御器集積回路がモード・ラッチ３７１から
の出力によって定められるような特定の電圧モードにあ
るとき、所定の第１レジスタ・アドレスがデコードされ
てから実行される複数個の命令のどれによってもセット
される。好適実施例では、エニーキー・ラッチ４２０
は、計算機システムが処理表示モードにあるときＸレジ
スタ３０のアドレス指定後に実行されるどんな命令によ
ってもセットされる。エニーキー・ラッチは、所定の第
２の値よりも少ないＸレジスタのアドレス受信に応じて
リセットされる。

【００５９】好適実施例では、図２１および図２２に示
されるＩ／Ｏ部分は、ＲＡＭメモリの処理装置までの延
長およびソフトウエアにより定められる命令まで延長と
して現れる。Ｉ／Ｏ部分は、処理装置の読取り／書込み
メモリ（ＲＡＭ）をアドレス指定する同じメモリ・ポイ
ンタによってアドレス指定される。好適実施例では、多
重メモリ・ポインタ装置が用いられる。データ転送の極
性は、処理装置のＲＡＭを制御する同じ読取り書込みマ
イクロコードによって定められる。第４−１表は、図２
１、図２２に示されるバッファの好適実施例におけるバ
ッファ・アドレス指定をまとめたものである。第４−１
表から見られる通り、エニーキー・ラッチ４２０は、モ
ード制御ラッチ３７１の主発振ラッチ（ＭＯ）が活性レ
ベル出力を供給しかつＸ／共通母線３４０で受信したＸ
レジスタ・アドレスが２４未満のアドレスを含むとき、
リセットされる。エニーキー・ラッチ４２０は、モード
制御ラッチ３７１の表示モード（ＤＭ）および主発振ラ
ッチ（ＭＯ）がいずれも活性出力を与えるときセットさ
れ、かつＸ／共通母線３４０に現れるアドレス出力は３
０である。選択データ・ラッチ４０５は、Ｘ／共通母線
３４０からの受信アドレスが２７であるとき、マイクロ
コード・ビットＢＸＭＸが活性論理レベル（１）である
とき、および制御モード・ラッチ３７１のＭＯラッチが
活性出力を与えるときに書き込まれる。プリントＩ／Ｏ
バッファ３２５は、Ｘ／共通母線３４０がアドレス２８
を含むとき、マイクロコード・ビットＢＸＭＹが不活性
（０）すなわちロー（Ｌｏｗ）論理レベルであるとき、
マイクロコード・ビットＭＹＭＸが活性すなわちハイ
（Ｈｉｇｈ）論理レベルであるとき、および制御モード
・ラッチ３７１のＭＯラッチの出力が活性出力レベルで
あるときに書き込まれる。プリント・バッファは、Ｘ／
共通母線３４０がアドレス２８を含むとき、マイクロコ
ード・ビットＭＸＢＹが活性論理レベルであるとき、マ
イクロコード・ビットＢＹＭＸが不活性論理レベルであ
るとき、およびモード制御ラッチ３７１のＭＯラッチか
らの出力が活性レベルであるときに読み取られる。選択
データ・ラッチ４０５からの出力は、Ｘ／共通母線３４
０がＸレジスタ・アドレス２９を含むとき、ＰＺ母線３
４３が語アドレス０００−１０１１（２進）を含むと
き、マイクロコード・ビットＭＸＢＹが不活性レベルで
あるとき、マイクロコード・ビットＢＹＭＸが活性レベ
ルであるとき、およびモード制御ラッチ３７１のＭＯラ
ッチからの出力が活性論理レベルであるときに、選択／
Ｒバッファ３００に書き込まれる。Ｋライン・バッファ
３１０の４個の最上位のビットＫＡ−ＫＤは、Ｘ／共通
母線３４０がＸレジスタ・アドレス３０を含むとき、Ｐ
Ｚ母線３４３が語アドレス００１１または１０１１（基
数２）を含むとき、マイクロコード・データ・ビットＭ
ＸＢＹが活性論理レベルであるとき、マイクロコード・
ビットＢＹＭＸが不活性論理レベルであるとき、および
モード制御ラッチ３７１のＭＯラッチの出力が活性論理
レベルであるときに、読み取られる。さらに、Ｘ／共通
母線３４０がアドレス３０を含むとき、およびＰＺ母線
３４３が語アドレス０１００または１１００を含むと
き、マイクロコード・データ・ビットＭＸＢＹが活性論
理レベルであるとき、マイクロコード・データ・ビット
ＢＹＭＸが不活性論理レベルであるとき、およびモード
制御ラッチ３７１のＭＯラッチが活性出力レベルである
ときに、Ｋライン・バッファ３１０からの最下位ビット
ＫＥ入力はデータ母線３４１に読み取られる。最後に、
Ｘ／共通母線３４０がレジスタ・アドレス３１（基数１
０）を含み、ＰＺ母線３４３が語アドレス００００−０
１０１または１０００−１０１１（基数２）を含むと
き、マイクロコード・データ・ビットＭＸＢＹが不活性
であるとき、マイクロコード・ビットＢＹＢＸが活性で
あるとき、およびモード制御ラッチ３７１が活性ＭＯ出
力と不活性ＤＭ出力とを供給するとき、選択／Ｒバッフ
ァ３００はＲデータと共に書き込まれる。

【００６０】第４−２表は、Ｘ／共通母線３４０アドレ
ス、選択アドレス、およびＲライン・アドレスの間の関
係を示す好適実施例のための選択／Ｒアドレス指定を示
す。第４−３表は好適実施のための選択／Ｒ多重化を示
す。第４−３表から、ＰＺ母線３４３が０アドレスを含
むとき、選択アドレスＳＯＡとＳＯＢまたは出力Ｒ０−
Ｒ３のいずれかが、選択バッファあるいはＲバッファの
いずれがアドレス指定されているかによって選択され
る。Ｒライン・アドレスがＰＺ母線３４３の出力＝８で
始まり繰り返されるのは、好適実施例において任意の与
えられた時間に４本のＲラインの選択が与えられるよう
に、制御情報のデコード中にＰＺ母線３４３の最上位の
ビットが無能にされるからである。第４−２表に示され
る通りＲライン・アドレスは、特定のＲラインが結合さ
れるデータ母線３４１のビットの下に書き込まれる。第
４−３表は、好適実施例のための選択およびＲライン・
アドレスの正確な一致を示す。例えば、デコードに関す
るかぎり選択ライン１ＢはＲライン５に相当する。

【００６１】図２３には、図２４から図２７までのレイ
アウトの相互関係が示されている。図２４から図２７ま
でに、共通時間発生器３７３、マルチプレクサ３７５、
およびバッファ４０７を含む共通時間発生論理４００が
示されている。さらに、ＰＺ母線バッファ４２１が示さ
れている（図２４）。処理装置内部母線とＩ／Ｏデータ
母線３４１との間のインターフェース・トランシーバ４
０９が図２４および図２６に示されている。アドレス・
デコード装置３２５および組み合わされる共通バッファ
３２０が図２４および図２５に示されている。処理装置
クロックと共通母線との間のインターフェース４１５が
図２５に示されている。エニーキー・ラッチ４２０が図
２５に示されている。ＸデコードＰＬＡ４１０も図２５
に示されている。選択データ・ラッチ４０５が図２６に
示されている。データ母線３４１、タイミングおよび制
御母線３４２、ＰＺ母線３４３、ならびにメモリ・アド
レスＸ／共通母線３４０が図２６および図２７に示され
る一方、表示電圧母線が図２７に示されている。Ｋライ
ン・バッファおよび組み合わされるデコード３１０と３
１２、Ｉ／Ｏバッファ３３０および組み合わされるデコ
ード、プリントＩ／Ｏバッファ３２４および組み合わさ
れるデコード、選択／Ｒバッファおよび組み合わされる
デコード３００、ならびに４ビット・ラッチ３０１が図
２６および図２７に示されている。

【００６２】図２８には、図２９から図３４までの相互
関係が示されている。図２２の時間記録論理３５０およ
び組み合わされるアドレス・デコード３６０は図２９か
ら図３４までに詳しく示されている。さらに詳しく述べ
れば、時間記録論理３５０は図２９から図３４までに詳
しく示され、組み合わされるアドレス・デコードおよび
母線３３５に対する結合は図２９と図３２に示されてい
る。

【００６３】図３５には、図３６と図３７の相互関係が
示されている。図３６から図３８までには、図２２につ
いて説明されたようなＩ／Ｏ発振器３７０、Ｉ／Ｏクロ
ック発生器３７２、およびそれと組み合わされる論理の
詳細な接続図が示されている。主（処理装置）発振器３
７０、および組み合わされる分割論理３７３ならびに速
度選択論理３７５が図３６に示され、Ｉ／Ｏ発振器３７
０の主発振器部分が図３８に示されている。Ｉ／Ｏクロ
ック発生器３７２が図３８に示されている。

【００６４】図３９には、図２２の表示電圧発生器３７
４が詳しく示されている。また図３９には図に用いられ
るキーが示されている。

【００６５】図４０には、Ｉ／Ｏ母線３３５に結合され
るとともに図２１、図２２の個々の組合せバッファに結
合されるアドレス・デコード装置のブロック図が示され
ている。図４０から図４２までは、図２１と図２２、お
よび図２４から図２７までの母線３３５に結合されるア
ドレス・デコード回路（すなわち３２５，３１２，３６
０など）の詳細な接続図を示す。図４０から、非相補形
アドレス入力５２５を持つアドレス・デコード回路は、
アドレス入力５２５を受信するとともに受信されたアド
レス入力５２５から所定の組合せで第１論理レベルをデ
コードするのに応じて活性（アクティブ）第１デコード
出力５２９を選択して供給する第１デコード回路装置を
含んでいる。第２デコード回路装置５４０はアドレス入
力を受信するためにアドレス入力５２５に結合され、ま
た第１デコード装置５３０に結合される。第２デコード
装置は、（１）受信したアドレス入力から所定の組合せ
で第２論理レベルをデコードすると同時に、（２）第１
デコード装置５３０から活性第１デコード出力５２９を
受信することに応じて、活性デコード出力５４５を選択
して供給する。それによって活性第２デコード出力５４
５は、所望の所定組合せであるアドレス入力を表わす。
好適実施例では、第１デコード装置５３０および第２デ
コード装置５４０は、第１および第２論理レベルで所望
の所定組合せの選択を与えるようにプログラム可能であ
る。すなわち、第１デコード装置５３０および第２デコ
ード装置５４０は、集積回路の処理中にハードウエア・
プログラミングによって選択的にプログラムすることが
できる。非相補形アドレス入力を持つアドレス・デコー
ド回路５２０はさらに、第１クロック出力５２４および
第２クロック出力５２３を供給するクロック回路装置５
２２を含むことがあり、前記クロック装置５２２はそれ
ぞれ０１、および０２について図４２に示される通り、
それぞれ第１ならびに第２活性時間間隔を持つ活性第１
および第２クロック出力５２４と５２３を供給する。さ
らに、アドレス・デコード回路５２０は、第１および第
２電圧レベルＶ₁ とＶ₂ でそれぞれ第１電圧出力５２７
と第２電圧出力５２８を供給する電力装置５２６を備え
ている。第１デコード装置５３０の中にある第１事前充
電回路５３３は、電力装置５２６の第１電圧出力５２７
に結合されるとともに、電力装置５２６の第１電圧出力
を選択的に供給するためクロック装置５２２の第１クロ
ック出力５２４に結合され、また第１活性時間間隔の活
性（第１電圧レベル）クロック出力部分の間第１プリチ
ャージ出力５４６を選択的に供給するためクロック装置
５２２の第１クロック出力５２４に結合される。第１デ
コード装置５３０の中にある第１放電回路装置５３１
は、電力装置５２６の第２電圧装置５２８に結合される
とともに、第１デコード装置５３０の中にある第１論理
装置５３２からの受信入力５４７を選択的に結合するた
めクロック装置５２２の第１クロック出力５２４に結合
されかつ活性第１クロック出力５２４の受信に応じて第
２電圧出力５２８に結合される。第１論理回路装置５３
２は第１プリチャージ装置５３３の出力５４６に結合さ
れて、第１ディスチャージ装置５３１に結合される出力
５４７を供給する。第１論理装置は、アドレス入力５２
５の所定の第１組合せの受信に応じて、第１ディスチャ
ージ装置５３１に結合される出力５４７から受信した第
１アリチャージ装置出力５４６を選択的に分離する。

【００６６】第２デコード装置５４０はさらに第２事前
充電回路装置５４４を備えているが、この第２事前充電
回路装置５４４は電力装置５２６の第１電圧出力５２７
に結合されるとともに、クロック装置５２２の第２クロ
ック出力５２３に結合されて、図４２の信号φ２につい
て示される通り第２活性時間の持続中第２事前充電出力
５４８を、また活性第２クロック出力５２３の受信に応
じて第１電圧レベルで第２プリチャージ出力５４８を選
択して供給する。

【００６７】第２放電回路装置５４１は電力装置５２６
の第２電圧出力５２８に結合され、またクロック装置５
２２の第２クロック出力５２３に結合されて、受信信号
５４９を活性第２クロック出力５２３の受信に応じて第
２電圧出力５２８に選択結合する。第２論理回路装置５
４２は第２ディスチャージ装置５４１に結合されて、分
離装置５４３から信号５４９を介して受信された入力５
５０をアドレス入力の所定の第２組合せの受信に応じて
第２放電装置５４１の入力に選択結合する。分離装置５
４３は第２論理装置５４２に結合されて、下記に説明さ
れる通り第２論理装置５４２からの受信入力５５０を選
択結合する。また分離装置５４３は第２プリチャージ装
置５４４からの出力５４８にも結合され、また第１論理
回路装置５３２からの第１デコード出力５２９にも結合
される。分離装置５４３は、受信アドレス入力５２５で
所定の組合せを受信するデコード回路５２０を表す出力
５４５を与える。分離装置５４３は、第２論理装置５４
２が受信入力５５０を第２ディスチャージ装置入力５４
９に結合するとき、活性第１デコード出力５２９を与
え、また第２プリチャージ出力５４８の受信に応じてデ
コード出力５４５を与え、それによって分離装置５４３
は第２電圧出力に結合され、分離装置５４３からの出力
５４５は第２電圧出力Ｖ₂ に結合され、それにより所望
アドレスの真のデコードが示される。

【００６８】図２１および図２２の制御器チップ集積回
路は、複数個のアドレス可能な機能モジュールを有し、
また非相補形アドレス出力５２５を与えるメモリ・アド
レスＸ／共通母線３４０のようなアドレス母線装置と、
第１レベルで第１電圧出力５２７をまた第２レベルで第
２電圧出力５２８を図４０から図４２までに示される通
り与える電力母線装置５２６とを備えている。第１プリ
チャージ装置５３３は第１電圧出力５２７に結合され
て、クロック装置５２２のクロック出力５２４によって
定められる通り、第１時間間隔のあいだ第１レベルで出
力５４６を与える。第１デコード論理装置５３２はアド
レス入力５２５に結合されるとともにディスチャージ装
置５３１を介して第２電圧出力５２８に結合され、また
プリチャージ装置５３３の出力５４６に結合される。第
１デコード装置５３０は、受信したアドレス入力５２５
が所定の組合せであるとき、クロック装置５２２に応じ
て、第１時間間隔の開始に続いて開始する第２時間間隔
のあいだ、第１レベルで第１デコード出力５２９を選択
供給する装置を含む。さらに第１デコード装置５３０
は、受信したアドレス出力が所定の組合せでないとき、
第２時間間隔のあいだ第２レベルで第１デコード出力５
２９を選択供給する装置を含む。第２プリチャージ装置
５４４は第１電圧出力５２７を受信するように結合さ
れ、クロック装置５２２に応じて第２時間間隔の開始に
続いて開始する第３時間間隔のあいだ第１レベルで出力
５４８を供給する。第２デコード装置５４２はアドレス
入力５２５、第２電圧出力５２８、および第２プリチャ
ージ装置５４４の出力５４８を受信するように結合さ
れ、かつ受信アドレス出力が所定の組合せであるときに
第３時間間隔のあいだ第２レベルで出力５４５を選択供
給する装置を含むとともに、受信アドレス出力が所定の
組合せでないとき第３時間間隔のあいだ第１レベルで出
力５４５を選択供給する装置をさらに含む。上述の第
１、第２および第３時間間隔は、図４２のφ１、φ２、
およびラッチ・デコード信号波形を見ると一段とよく理
解することができる。

【００６９】図４１には、図４０のアドレス・デコード
回路の詳細な接続実施例が示されている。図４０の相当
する機能ブロックは図４１に適当に番号づけされてい
る。この好適実施例では、第１デコード装置５３２は並
列トランジスタ５６０−５６３のアレイを有し、アレイ
５３２の各トランジスタ５６０−５６３の入力は独自の
別々なアドレス入力５２５に結合されている。好適実施
例では、各トランジスタ５６０−５６３はプログラムさ
れた第１マトリックス入力に応じて回路を選択的に開く
ことができる。すなわちアレイ５３２のトランジスタ５
６０−５６３は、マスク・レベル・レイアウトによる処
理中または電気プログラミングによる処理後に選択的に
プログラムされて、第１デコード装置５３２が応答する
アドレス入力の所定の組合せを形成するようになる。第
２デコード装置５４２は、直列接続のトランジスタ５６
４−５６７のアレイを有し、各トランジスタ５６４−５
６７の入力は独自の別々なアドレス入力５２５に結合さ
れ、アレイの各トランジスタ５６４−５６７はプログラ
ムされた第２マトリックス入力の受信に応じて選択的に
回路を短絡することができる。第１デコード装置に関し
て上記に説明された方法と同様な方法で、第２デコード
装置のプログラム能力は、マスク・レベルの設計および
レイアウトまたはイオ注入による処理によって、あるい
は電気プログラミングによる集積回路の処理後に、達成
することができる。第１デコード装置５３２および第２
デコード装置５４２によって果たされる機能は、デバイ
スが作られる半導体プロセスによって一部定められる。

【００７０】Ｎチャンネル・プロセスでは、第１デコー
ド装置５３２の機能は、アドレス入力５２５からの０、
すなわち第２レベル電圧入力の所定の組合せをデコード
することである。この実施例では、個々のトランジスタ
５６０−５６３は、対応するアドレス入力５２５で０を
デコードすることが望まれない場合に開路されるように
選択プログラムされ、０をデコードすることが望まれる
場合に開路されるようにプログラムされず、すなわちア
レイ５３２においてそのままにされる。アレイ５３２に
おける非開路トランジスタに結合されるアドレス入力５
２５が第２レベル電圧入力を含むとき、デコード論理５
３２は第１プリチャージ装置からの出力５４６を第１デ
ィスチャージ装置５３１の入力５４７に結合せず、それ
によって第１デコード出力５２９を第１電圧出力５２７
に結合する第１プリチャージ装置５３３のトランジスタ
５７０の事前充電作用により第１時間間隔後に第１電圧
レベルとなる第１デコード出力５２９の放電が防止され
る。第１デコード出力５２９が第１レベルであるとき、
分離装置５４３は駆動され、すなわちトランジスタ５７
１がターン・オンされ、それによって第２プリチャージ
装置の出力５４８が第２デコード論理装置５４２に結合
される。第１電圧レベル出力がアレイ５３２の非開路ト
ランジスタに結合されるアドレス入力５２５に存在する
ならば、出力５２９は第２電圧レベルまでディスチャー
ジされ、それによって分離装置５４３が無能にされ、第
２プリチャージ出力５４８は第２デコード装置５４２に
結合せず、その代わりに第２プリチャージ出力５４８は
デコード出力５４５に結合し、誤りデコードを表わす出
力５４５が第１レベルで作られる。

【００７１】このＮチャンネルの実施例では、第２デコ
ード装置５４２の機能は、アドレス入力５２５で受信さ
れる、すなわち第１電圧レベル出力の所定の組合せをデ
コードすることである。第２デコード装置５４２のトラ
ンジスタ５６４−５６７は直列に接続されており、短絡
トランジスタを事実上永久に選択するように選択的に短
絡をプログラムすることができる。短絡は、プログラム
可能な開路に関する上述の説明と同じ装置でプログラム
することができる。第２デコード・アレイ５４２の非短
絡トランジスタに結合されるアドレス入力５２５が第１
電圧レベル（１）であるとき、第２デコード・アレイ５
４２のトランジスタが駆動され、それによって分離装置
５４３からディスチャージ装置５４１の第２電圧出力５
２８に至るディスチャージ通路が作られる。第２ディス
チャージ装置５４１によるディスチャージ通路は、第２
クロックφ２が第２ディスチャージ装置５４１を活性化
するまで存在せず、それによって第１デコード装置５３
２はその機能を果たすとともにアドレス入力５２５の状
態により第１デーコード出力を活性または不活性にする
時間を与えられる。アドレス入力の所望の組合せが第１
デコード装置５３２および第２デコード装置５４２に与
えられると、分離装置は第２プリチャージ装置５４４お
よびデコード出力５４５からのプリチャージ電圧出力５
４８を第２デコード装置５４２に結合するように駆動さ
れるが、これはそれが選択されるので放電装置５４１を
介して第２電圧５２８に直列ディスチャージ通路を与
え、それによってデコード出力５４５は第２電圧レベル
までディスチャージされ、真のアドレス・デコードの表
示が得られる。第１ディスチャージ装置５３１および第
２ディスチャージ装置５４１は、それぞれ第１デコード
論理装置５３２および第２デコード論理装置５４２の、
それぞれ第１プリチャージ装置５３３ならびに第２プリ
チャージ装置５４４による対応するプリチャージの間、
電力供給の分離を作る。別法として、第１プリチャージ
装置５３３の活性化より前にアドレス母線が低論理レベ
ルまでプリチャージされると、第１ディスチャージ装置
５３１は除去され、短絡によって第２電圧レベル５２８
に戻される。

【００７２】本発明のＰチャンネル実施例では、第１デ
コード論理装置５３２は第１論理レベル、すなわち１を
デコードする働きをし、また第２デコード論理５４２は
第２論理レベル、すなわち０をデコードする働きをす
る。第１デコード装置５３２のトランジスタ５６０−５
６３は、１をデコードしたいと思うアドレス入力５２５
に結合されたままである。第１デコード装置５３２の他
のすべてのトランジスタは、アドレス入力５２５にかか
わらず開路するようにブログラムされる。第１デコード
装置５３２の非開路トランジスタが結合されるすべての
アドレス・ライン５２５が第１論理レベルであるなら
ば、第１デコード出力５２９は、第１デコード装置５３
２が第１プリチャージ装置５３３とディスチャージ装置
５３１との間に分離を作るので、第１電圧レベルまでプ
リチャージされたままとなる。第１デコード装置５３２
の非開路トランジスタに結合されるアドレス入力５２５
のどれにでも第２論理レベルすなわち０が存在するなら
ば、そのトランジスタは駆動され、それによって第１デ
コード出力５２９は第１ディスチャージ装置５３１の入
力に結合され、それによって第１デコード出力５２９は
第２電圧出力レベル５２８までディスチャージされ、そ
れによって分離トランジスタ５７１は無能にされ、そし
てデコード出力５４５は第２プリチャージ装置５４８の
出力に応じて第１電圧出力レベル５２７に保たれる。し
かし第１デコード装置５３２に所望アドレスをデコード
するとき、第１デコード出力５２９は活性第１電圧出力
レベルであり、そして第２デコード・アレイ５４２を第
２プリチャージ装置５４４および出力５４５に結合する
ように分離トランジスタ５４３を駆動する。第２デコー
ド装置５４２の機能は、Ｐチャンネル実施例において第
２論理レベル、すなわち０のデコードを与えることであ
る。第２デコード装置５４２のトランジスタ５６４−５
６７は、第１論理レベル、すなわち１であることが望ま
しい所望のアドレス・ラインに相当するアドレス入力５
２５に選択結合される。第２デコード装置５４２にある
残りのトランジスタは、本質的に連続活性化されるよう
に短絡をプログラムされる。第２デコード装置５４２の
非短絡トランジスタに結合されるアドレス入力５２５が
第２論理レベル（０）であるとき、これらの入力が結合
されるトランジスタは活性化され、それによって分離装
置５４３とディスチャージ装置５４１を介してデコード
出力５４５（および第１プリチャージ出力５４８）から
第２電圧出力レベル５２８までディスチャージ通路が作
られる。第１ディスチャージ装置５３１および第２ディ
スチャージ装置５４１は、第１プリチャージ装置５３３
ならびに第２プリチャージ装置５４４のプリチャージ時
間のあいだ電力供給の分離を与える。φ１の前に、すな
わち第１プリチャージ装置５３３が活性化されそれによ
って第１電圧出力が第１デコード装置５３２および第１
デコード出力５２９に結合される前に、アドレス入力５
２５がハイ、すなわち第１電圧レベルまでプリチャージ
される場合、第１ディスチャージ装置５３１は不要とな
り、短絡に取って代えることができる。

【００７３】本発明のＣＭＯＳ実施例、すなわち好適実
施例では、第１デコード装置５３２および第２デコード
装置５４２の機能は、Ｎチャンネル（第２レベル・
「真」）またはＰチャンネル（第１レベル・「真」）デ
コードのいずれかであるように選択される。さらにＣＭ
ＯＳでは、プリチャージ装置５３３および５４４のため
のブートストラップ回路は不要であり、プリチャージト
ランジスタ５７０および５７２はデコード回路の残りに
対して相補形にされる。さらにＰチャンネルおよびＮチ
ャンネルの場合と同様な方法で、アドレス・ライン５２
５が第１クロック活性レベルによって第１プリチャージ
装置５３３の駆動前にデコード回路のオフ状態電圧まで
プリチャージされるならば第１ディスチャージ装置５３
１は除くことができる。図４２には、図４１の回路の信
号タイミング図が示されている。第１クロック出力φ１
は第２クロック出力φ２の前に始まり、デコード・
「真」出力は第２クロック出力φ２の開始に続いて妥当
となる。アドレス・ライン５２５は、第１クロックφ１
の活性周期が終る前に、また第２クロック出力φ２の活
性周期が始まる前に、有効な「真」・レベルまで達しな
ければならない。さらに、第１プリチャージ装置５３１
を不要にするようなアドレス母線の任意のプリチャージ
用タイミングが示され、アドレス母線は第１クロック出
力φ１の活性状態の開始前にプリチャージされることが
要求される。。

【００７４】図４０から図４２までについて説明された
本発明の非相補形アドレス・デコードにより、アドレス
母線に備えるべきアドレス・ラインは最小数で済み、し
たがって集積回路にアドレス母線を置く所要スペースが
最小にされる。さらに、電力供給母線がデコード回路の
いずれかの側にありかつアドレス・ライン間にゲートが
なく、トランジスタのみがあるので、アドレス・ライン
間のスペースを最小にした設計およびレイアウトが実施
される。これは極めてスペース効率のよいレイアウトを
与え、バー・サイズを最小にする。このアドレス・デコ
ード方式がアドレス・ラインに加わるのでもう１つの節
約が実現され、それによってアドレス・ライン自体に必
要な面積を越えるデコード回路用の最小バー面積が利用
される。

【００７５】再び図２７において、Ｉ／Ｏプルダウン・
ラッチ３３１がこれから詳しく説明される。Ｉ／Ｏバッ
ファ３３０およびプリントＩ／Ｏライン３２４はおのお
の、母線ラインを制御する他の活性装置が存在しないと
き、装置３３１が結合される母線ラインの論理レベルを
制御する装置３３１を含む。これは、Ｉ／Ｏ母線に結合
される集積回路間に通信プロトコールが存在するとき特
に重要である。Ｉ／Ｏプルダウン・ラッチ３３１は、プ
ルアップまたはプルダウン抵抗器を必要とせずかつ追加
の制御ラインを必要とせずに結合される母線ラインの不
履行状態を制御する。

【００７６】図４３には、Ｉ／Ｏプルダウンの好適実施
例は制御器集積回路６００の中に含まれるものとして示
されており、Ｉ／Ｏプルダウン・ラッチ３３１は第２集
積回路６０２に結合する母線ライン６０１に結合してい
る。プルダウン・ラッチは別法として別の集積回路であ
ることができる。図２７について説明された通り、複数
個のＩ／Ｏライン６０１と、Ｉ／Ｏライン６０１の１つ
におのおの結合される複数個のＩ／Ｏラッチ３３１とが
ある。さらに複数個の集積回路６０２があり、各集積回
路はＩ／Ｏ母線ライン６０１に結合する。好適実施例で
は、読取り／書込みメモリ・ビット６０９（母線制御メ
モリ・ビット）は、制御すべき母線ライン６０１に結合
され、透明ラッチを構成する。バイポラまたはＭＯＳ技
術における透明ラッチのような透明ラッチの他の形を用
いることもできる。通信プロトコールが制定され、その
場合母線ライン６０１に書き込む最終集積回路デバイス
６００または６０２は母線ラインを不履行（非動作）条
件にセットしなければならない。しかし本発明は、通信
プロトコールにかかわらず利用することもできる。好適
実施例では、不履行条件は論理０レベルである。母線制
御メモリ・ビット６０９は、それが母線ライン６０１に
取り付けられる任意なドライバによってオーバードライ
ブされるようなサイズにされる。すなわち、集積回路６
００または集積回路６０２の出力バッファ・ドライバ回
路はオーバードライブするとともに、透明ラッチ６０９
の論理状態をセットする。この方法は、いったんライン
が１または他の論理レベルにセットされると、事実上電
力を消費しない利点がある。好適実施例では、母線ライ
ンをオーバードライブする仕事を容易にするように、唯
一つの母線ライン制御ビット６０９が任意の与えられた
母線ラインに結合される。集積回路６０２はＲＡＭ、Ｒ
ＯＭ、または他のＩ／Ｏ集積回路であることができる。
第１ドライバ装置６０６は第１時間間隔のあいだ母線６
０１に現われる固定電圧レベルの出力を与えるが、その
間に制御回路６００は母線６０１により情報を通信す
る。通信が終わると、第１装置はその出力が高・インピ
ーダンス・レベルに流れるようにし、それによって母線
ライン６０１に現われる電圧をドライバ６０６に関係な
く浮遊させる。メモリ制御ビット６０９は母線ライン６
０１に結合されるとともに、メモリ・ビット６０９をオ
ーバードライブする第１装置６０６の結果として、第１
時間間隔のあいだ第１装置６０６からの固定電圧レベル
出力を記憶する。相次ぐ時間間隔のあいだ、第１装置６
０６が母線６０１に現われる電圧を装置６０６に関係な
く浮遊させるとき、母線制御メモリ・ビット６０９はそ
れが浮遊する非固定出力条件を検出するとき記憶された
固定電圧レベルを母線ライン６０１に結合する。すなわ
ち、母線６０１に現われる最終固定電圧レベルは、メモ
リ制御ビット６０９に記憶されたような、母線６０１に
結合される任意の集積回路６００または６０２からの出
力であり、また記憶された固定電圧レベルは、集積回路
６００および６０２のいずれも固定電圧レベル出力を与
えていないとき母線６０１に再出力され、すべてが母線
を浮遊状態にする。このＩ／Ｏメモリ・ラッチの特徴
は、マイクロプロセッサ、計算機向きシステム、計算機
システム、および母線向きシステムにおいて特に重要で
ある。すなわち、本発明のＩ／Ｏメモリ・ラッチは図１
から図７までおよび図８から図１０までについて説明さ
れた計算器システムで実施され、またここに開示された
他の発明との組合せにおいても利用される。制御器集積
回路とメモリ集積回路との間の通信は図８から図１０ま
でに示される通りＩ／Ｏ母線３３０を介して行われ、追
加の集積回路６０２はＩ／Ｏ母線に結合されるメモリ集
積回路１０３−１０７である。

【００７７】再び図４から図７までを見ると、また図２
１、図２２、および図２６、図２７、ならびに図４３に
ついて詳しく説明された通り、図４から図６までの制御
装置３０はそこに現われる指令、アドレス、またデータ
のいずれかの信号を持つ４ビット両向性母線によって図
４から図６までのメモリ装置５０に結合されるが、前記
信号の１個だけは図８から図１０まで、図２１、および
図２６と図２７の母線３３０として示される通り任意な
時間母線に現われる。図４から図６までの処理（制御）
装置３０および図８から図１０までの制御器１００−１
０２は共通母線３３０に結合され、前記共通母線に前記
指令、データ、およびアドレス信号の選択されたものを
選択的に送り（出力し）、前記処理装置は共通母線から
の前記指令、データ、およびアドレス信号のある１つを
受信する装置を含む。メモリ装置（図４から図６までの
５０；図２の１３，１５，２２，および２３；ならびに
図８から図１０までの１０３，１０４，１０５，１０
６，および１０７）は前記共通母線を介して前記処理装
置に結合され、前記メモリ装置はデータを記憶しかつ出
力する装置を具備する。メモリ装置は、前記指令信号の
独自なサブセットの１つの受信に応じて前記処理装置と
共にデータを選択的に転送（出力または記憶）する装置
を具備する。メモリ装置は読取り専用または読取り書込
みメモリを含み、またはその両方を含むことがある。好
適実施例では、処理装置をさらに活性チップ選択制御信
号を選択供給する装置を具備し、メモリ装置は活性チッ
プ選択制御信号が受信されるときのみ前記指令信号の前
記独自のサブセットの前記１つに応動する。好適実施例
では、チップ選択信号は共通母線から分離したメモリ装
置に結合される。さらに好適実施例では、クロック信号
は処理装置からなおもう１つの別な母線によりメモリ装
置に結合され、メモリ装置は前記受信クロックと同期し
てデータを記憶しかつ送信する。

【００７８】図４４には、信号波形タイミング図が示さ
れている。本発明で実施される共通母線用の信号転送プ
ロトコールが図４４に示されている。図４５から、本発
明の通信プロトコールに関する状態指令表が示されてい
る。図４４（Ａ）から図４４（Ｅ）までのタイミング波
形および図４５の状態変換表は、共に見比べることによ
っておのおの最も良く理解される。図４５の特に順序状
態００−ＯＦから、チップ選択制御信号が０（不活性）
論理レベルでありかつ共通母線３３０に応動しないかぎ
り、チップ選択が結合されるメモリ・チップは削除され
ることが示されている。図４５の順序状態１０から、特
定のメモリ装置に結合されるチップ選択が論理の１レベ
ルであるとき、共通母線は前記特定メモリ装置について
選択されることが示されている。チップ選択が論理の１
（活性）レベルでありかつ共通母線Ｉ／ＯラインＩ／Ｏ
１，Ｉ／Ｏ２，Ｉ／Ｏ４およびＩ／Ｏ８がすべて論理の
０レベルであるとき、共通母線「ノー・オペレーショ
ン」状態である。図４４のクロック・サイクルｔ₁ およ
びｔ₄ ^* から、ノー・オペレーション条件は指令順序終
了と次の指令順序開始との間のタイム・ラグにより、１
サイクルからＮサイクルまでの長さになることが分か
る。図４３について説明した通り、指令順序が完了する
と、指令に応動する装置は共通母線をノー・オペレーシ
ョン状態にし、その後その出力は図７０の７１１Ｄおよ
び図８４の８８９Ｄについて詳しく説明される０出力回
路を介して高インピーダンスに進む。図４３について説
明したＩ／Ｏラッチ・インベンションは、前記メモリ装
置の出力ラインが高インピーダンス状態になってから、
共通母線ノー・オペレーション状態の信号レベルに保
つ。指令がデコードを開始されるのは、チップ選択が論
理の１レベル（活性）であるとき、および図４４と図４
５に示される好適実施例で共通母線Ｉ／Ｏ１の所定ビッ
ト位置か論理の０レベルから論理の１レベルにスイッチ
するとき、ならびに共通母線の前の状態がノー・オペレ
ーション状態であったときである。これらの条件は指令
開始の変換を規定する。共通母線の残りのビット位置
は、指令開始変換の検出により実行すべき命令を規定す
る。図４５に示される通り、順序状態アドレス１８−１
Ｆで、本発明のメモリ装置が応答する指令（指令サブセ
ット）はアドレス・ロード指令、アドレス・リード指
令、メモリからの２デイジット・リード指令、メモリか
らの１６記憶デイジット・リード指令、およびメモリ装
置に読取り書込みメモリが含まれる場合は追加の２つの
指令、すなわちメモリへの２デイジット・ライト指令お
よびメモリへの１６デイジット・ライト指令などを含
む。図４４には、本発明の好適実施例に用いられる母線
の通信プロトコールが示されている。図４４（Ｃ）から
図４４（Ｆ）までは共通母線に対応し、図４４（Ｂ）は
特定のメモリ装置に結合されるチップ選択ラインに対応
し、図４４（Ａ）は処理装置からメモリ装置に結合され
るクロック信号に対応する。各時限ｔ₁ −ｔ₇ は図４４
（Ａ）のクロック信号と同期されている。時限ｔ₁ で
は、チップ選択信号は論理の１レベルであり、Ｉ／Ｏ母
線はすべてのビット位置で論理の１レベルであり、共通
母線はノー・オペレーション状態指令を含む。時限ｔ₁
のノー・オペレーション状態に続き、時限ｔ₂ はその開
始時におけるＩ／Ｏ１の変換（指令開始変換）によって
トリガされる共通母線の信号の指令デコード状態を示
す。図４４（Ｄ）から図４４（Ｆ）までのＩ／Ｏライン
は、図４６から図４８までに説明される通り、図４５の
状態１９−１Ｆの通信プロトコールによりメモリ装置内
の指令デコード回路によって解読される。時限ｔ₃ か
ら、時限ｔ₂ の間にデコードされる命令にしたがってデ
ータは共通母線に転送される。かくして、アドレス・デ
ータは、メモリ装置に選択的に転送されて、前記アドレ
ス・ロード指令に応じてチップ・プログラム・カウンタ
ーにロードされ、またはメモリ装置プログラム・カウン
タの内容は、メモリ装置プログラム・カウンタから前記
アドレス・リード指令に応じて共通母線に選択的に読出
され、あるいはデータの多重デイジットは前記２デイジ
ット・リードおよび１６デイジット・リード指令に応じ
てメモリ装置の記憶から選択的に読み出され（検索さ
れ）、またはデータの多重デイジットは前記２デイジッ
ト書込みおよび１６デイジット書込み指令に応じて前記
メモリ装置内に記憶するように選択的に書き込まれる。
時限ｔ₃ は可変であり、連続転送（メモリ・サイクル）
の数はデコードされる指令に相当する。時限ｔ₄ では、
指令サイクルの完了に続きメモリ装置によって共通母線
はノー・オペレーション状態にされる。このノー・オペ
レーション状態は、前記共通母線に結合される装置がノ
ー・オペレーション状態信号以外の信号を出力するよう
な時間まで、図４３のＩ／Ｏラッチによって保たれる。
次の指令開始変換が検出されると、それは時限ｔ₂ に対
応する時限ｔ₅ の指令およびデコード・サイクルの開始
をトリガする。時限ｔ₆ は、デコードされる指令による
この時限中にアドレスまたはデータが共通母線に転送さ
れる点で、時限ｔ₃ に相当する。図４４に見られる通
り、基本指令サイクルを構成するｔ₁ のようなノー・オ
ペレーション状態の時限は、ｔ₂ のような指令およびデ
コード時限を、またｔ₃ のようなデータ転送時限を、ま
た最後にｔ₄ ^* のようなノー・オペレーション状態時限
を伴って、指令サイクルを終了する。

【００７９】図４６には、図４４および図４５について
説明された指令プロトコール、図４３について説明され
たＩ／Ｏラッチ、および図４から図７までならびに図８
から図１０までについて説明されたモジュール装置を実
施する装置のブロック図が示されている。図４３につい
て説明されたＩ／Ｏプルダウン・ラッチを含む制御装置
６２０は、共通Ｉ／Ｏ母線６２２に結合されている。制
御装置６２０は指令、データ、およびアドレス信号を母
線６２２に供給する。メモリ装置６２４はＩ／Ｏ母線６
２２に結合されている。メモリ装置はバッファ増幅装置
６３０、指令デコード装置６３２、プログラム・カウン
タ６３４、およびメモリ・アレイ装置６３６から成って
いる。Ｉ／Ｏ母線６２２から受信した信号はバッファ増
幅装置６３０によって緩衝増幅される。バッファ増幅装
置６３０からの出力は、指令デコード装置６３２、プロ
グラム・カウンタ６３４、およびメモリ・アレイ装置６
３６に結合され、バッファ６３０からの出力は指令デコ
ード装置からの出力信号に応じて指令デコード装置６３
２、プログラム・カウンタ６３４、またはメモリ・アレ
イ６３６に選択結合する。図４６の回路の作動は、指令
プロトコールの完全な１サイクルをたどることによって
一段と良く理解される。Ｉ／Ｏ母線６２２に現われる信
号がノー・オペレーション状態にあるとまず想定すれ
ば、制御装置６２０はメモリ装置６２４および詳しく述
べればバッファ６３０に結合される指令信号を母線６２
２に出力する。バッファ６３０からの出力は指令デコー
ド６３２（命令デコード）に結合され、これは指令開始
変換を検出するとともに特定の受信指令をデコードし始
める。制御装置６２０からの受信指令に応じて、指令デ
コード６３２はバッファからの出力をプログラム・カウ
ンタ６３４またはメモリ・アレイ６３６に向けるよう
に、活性（アクティブ）デコード出力信号をバッファ６
３０に供給する。さらに、受信した指令信号に応じて、
指令デコードは第２群のデコード出力信号の活性な１つ
をプログラム・カウンタに供給し、第３群のデコード出
力信号の活性な１つをメモリ・アレイ装置に供給する。
プログラム・カウンタ６３４は第２群の指令信号の活性
な１つに応じて、バッファ６３０から受信したデータを
前記プログラム・カウンタ内のカウンタ・メモリ装置内
に記憶したり、前記カウンタ・メモリ装置からの現在プ
ログラム・カウンタに記憶されたカウント値をＩ／Ｏ母
線６２２に結合すべきバッファ６３０に出力したり、プ
ログラム・カウンタに記憶されたカウント値をメモリ装
置６３６に出力したりする。メモリ・アレイ６３６は、
バッファ６３０から受信したデータをプログラム・カウ
ンタの出力により規定された場所に記憶したり、プログ
ラム・カウンタの出力により規定された場所から記憶済
データを、指令デコード６３２からの出力信号の前記第
３群の受信された活性信号に応じかつプログラム・カウ
ンタ６３４からの受信された出力に応じて、Ｉ／Ｏ母線
６２２に結合するバッファ６３０に出力する。指令開始
（発生）サイクルが終ると、メモリ装置６２４はノー・
オペレーション状態の信号を母線６２２に出力して、シ
ステムに次の指令サイクルを用意させる。

【００８０】図４７から、図４６の一段と詳細なブロッ
ク図が示されている。メモリ装置６２４は、Ｉ／Ｏバッ
ファ装置６３０および指令デコード装置６３２に結合さ
れるＩ／Ｏ制御装置６３３をさらに含むものとして示さ
れるが、Ｉ／Ｏ制御装置６３３はメモリ装置６２４の内
部にあるデータ母線、アドレス母線、および制御母線の
１つを、指令デコード装置６３２から受信した第４指令
信号６３１に応じてＩ／Ｏバッファ６３０を介して共通
Ｉ／Ｏ母線６２２に選択結合する。指令デコード装置６
３２は、前記指令信号の選択され信号の受信に応じて第
４制御出力６３１を供給する。さらに、メモリ装置６２
４は前記Ｉ／Ｏ装置６３０、前記指令デコード装置６３
２、および前記メモリ・アレイ６３６に結合されるラッ
チ装置６３７をも具備するものとして示されている。ラ
ッチ装置６３７は、好適実施例において４ビット幅のＩ
／Ｏ母線６２２に８ビット幅のメモリ・アレイ６３６を
結合させるデータ語サイズおよび形式変換を与える。こ
の構想は他の語サイズ変換に拡大することができる。別
法として、メモリ・アレイ６３６はＩ／Ｏ母線６２２の
語幅と同じ語幅から成るアレイであってもよく、したが
って語サイズ形式変換およびラッチ６３７を必要としな
い。好適実施例では、集積回路６４０は同期回路６４２
およびクロック発生回路６４４に結合されるメモリ装置
６２４を具備し、メモリ・アレイ６３６が読取り書込み
メモリ・アレイである場合、集積回路６４０はさらに電
力スイッチング回路６４８を備える。読取り書込みメモ
リの好適実施例では、電力スイッチング回路６４８はメ
モリ装置６２４に結合される電力出力６４９を与える。
好適実施例では、集積回路６４０はハウジング６５０の
中に置かれるが、このハウジングは制御装置６２０を含
むハウジング内のモジュール受け部材に結合および取付
けできるようにしてある携帯式ハウジングである。モジ
ュール６５０は、クロック発生器６４４に結合する同期
発振クロック６２６の結合を与える。クロック発生器６
４４は、制御装置６２０から受信したクロック信号６２
６に応じてメモリ装置６２４に結合されるクロック出力
を与える。さらにモジュール６５０は、その集積回路６
４０の同期回路６４２に結合する制御装置６２０からの
チップ・イネーブルすなわちチップ選択出力６２７に結
合するようになっている。チップ・イネーブル信号６２
７に応じて、同期回路６４２はイネーブル出力をメモリ
装置６２４に供給し、Ｉ／Ｏ母線６２２の信号に応じる
ようにメモリ装置６２４の内部にある指令デコード装置
とその関連回路を働かせる。さらにモジュール６５０は
制御装置６２０の主電源を結合するようになっており、
この電源は制御装置６２０と共に共通ハウジング内に含
まれる電池であったり、外部電源であることができる。
メモリ・アレイ６３６の読取り専用メモリ（ＲＯＭ）の
実施例では（モジュール６５０がモジュール内に読取り
専用メモリのプラグを持つ場合）、主電源６２８は集積
回路６４０に結合され、かつそこからメモリ装置６２４
に直結される。しかしメモリ・アレイ６３６の読取り書
込みメモリ（ＲＡＭ）の実施例では、すなわちモジュー
ル６５０内に読取り書込みメモリのプラグがある場合
は、主電源６２８は集積回路６４０に結合されるが、そ
こから電力スイッチング回路にのみ結合される。さらに
モジュール６５０の読取り／書込みメモリの実施例で
は、自主電源すなわち電池６４６がモジュール６５０の
内部に具備され、図４８に示される通り集積回路６４０
の電力スイッチング回路６４８に結合されている。電力
スイッチング回路６４８からの出力は、制御装置６２０
の主電源６２８から、またはモジュール６５０の電池６
４６から、メモリ装置６２４に一定の出力６４９を与
え、電力スイッチング回路６４８は主電源６２８に結合
する前後および結合中に中断されない出力を供給する。

【００８１】電力スイッチング回路６４８は、モジュー
ル６５０のクロック出力結合器を介してクロック出力６
２６に結合される。電力スイッチング回路６４８は、第
１電源６２８が電力スイッチング回路６４８に結合され
て所定数のクロック信号がクロック出力６２６から受信
され、検出され、そして所定のカウントに達するまで、
またはクロック出力が正しく（絶えず）受信される一定
の時間が終ってから、電力スイッチング回路６４８によ
りカウントされるとき、主電源６２８から前記出力６４
９を供給する。別法として、電力スイッチング回路６４
８が第１電源６２８に結合されなかったり、電力スイッ
チング回路６４８が第１電源６２８に結合されるが所定
数のクロック信号（所定時間中）がクロック出力６２６
を介して受信されない場合、電力スイッチング回路６４
８はモジュール電源電池６４６から前記出力６４９を供
給する。かくて、ＲＡＭモジュール６５０は集積回路６
４０の中に前記電力スイッチング装置６４８を具備し、
外部電源６２８に対する結合の状態にかかわらず、電池
６４６または外部電源６２８からメモリ・アレイ６３６
にある読取り書込みメモリ・セルに非中断電源６４９を
供給する。この結果、計算機プログラム開発と、同時に
取りはずし可能な運搬式不揮発プログラム記憶ファイル
を与えることとの両方が可能な不揮発、取りはずし可能
な、読取り書込みメモリが得られる。

【００８２】好適実施例では、メモリ装置６２４は制御
装置６２０からの指令信号に応動し、したがってメモリ
装置６２４はとりわけ、前記指令信号の中の特定な信号
に応じ、また前記プログラム・カウンタ６３４からの出
力としての前記アドレス信号に応じて、メモリ・アレイ
６３６の多数場所へのデータ記憶またはそこからのデー
タ検索を選択的に行う。メモリ装置６２４は、前記指令
信号の中の他の特定な信号に応動する装置であって前記
指令信号の中の他の第１信号の受信に応じてプログラム
・カウンタ６３４に前記アドレス信号を記憶しまた指令
プロトコールの一部として単一指令メモリ・サイクルで
前記相当するアドレス信号を記憶する装置を含む前記応
動装置と、前記指令信号の中の前記特定な信号に応じて
制御装置６２０のクロック出力６２６に同期される前記
各送受信（転送）されたデータ信号と同期して前記プロ
グラム・カウンタ６３４を選択的に自動増分する装置と
を具備する。かくて、メモリ装置６２４は、特定の単一
指令信号に応じて、そのプログラム・カウンタが自動増
分し、データ記憶または検索の多数メモリ・サイクルを
行う。かくて、第１指令信号および前記プログラム・カ
ウンタ６３４からの相当するアドレス信号出力に応じ、
メモリ装置６２４は、単一の指令メモリ・サイクル内の
みで、多数メモリ場所からデータを出力する。好適実施
例では、２場所読取り指令信号または１６場所読取り指
令信号にそれぞれ応じて、２記憶場所または１６記憶場
所からデータを出力する装置がメモリ装置６２４の内部
に備えられる。さらにメモリ装置６２４は第２指令信号
および前記プログラム・カウンタ６３４からの相当する
アドレス信号出力に応じて、メモリ装置６２４にあるメ
モリ・アレイ６３６の内部の多数記憶場所に受信データ
信号（好適実施例では逐次転送されたデータ信号）を記
憶する。単一指令サイクルにおいて単一指令信号に応じ
て多数データ信号を記憶する装置は、メモリ装置６２４
の内部にある２記憶場所に逐次転送された受信データを
記憶するように第３指令信号に応動する装置、およびメ
モリ装置６２４の内部にある１６記憶場所に逐次転送さ
れた受信データを記憶するように受信した第４指令（１
６記憶場所指令に記憶）に応動する装置を備える。上述
のように、メモリ装置６２４はメモリ・アレイ６３６の
内部に読取り専用メモリを有することがあるが、その場
合「記憶場所への記憶」命令は適用できない。別法とし
て、メモリ装置６２４はメモリ・アレイ６２６の内部に
読取り書込みメモリを有することがあり、その場合メモ
リ装置６２４は指令の記憶および読取りの両方に応動す
る。集積回路６４０（および前記集積回路を含むモジュ
ール６５０）の読取り専用メモリ実施例ならびに読取り
書込みメモリ実施例はおのおの、図４７の集積回路６４
０に相当する詳細なブロック図および対応する詳細な回
路図について別々に説明される。読取り専用メモリの実
施例は図４９から図５１まで、図５２から図５８まで、
図５９、および図６０から図７２までに詳しく示される
一方、読取り書込みメモリの実施例は図７３〜図７５、
図７６から図８６まで、図８７、ならび図８８から図９
０までに詳しく示されている。

【００８３】図４９には、図４７の取りはずし可能な運
搬式モジュール６５０に示されるような集積回路６４０
の読取り専用メモリの実施例が示されている。図４９の
ブロック素子は図４７のブロック素子に相当し、また以
下の図５１、図５２から図５８まで、図５９、および図
６０から図７２までの詳細な回路図のブロック素子に相
当する。図６０および図６１に詳しく示されるクロック
発生回路７３０、および図６０に詳しく示されるノー・
クロック検出回路７４０は、図４７のクロック発生回路
６４４に相当する。図６０に詳しく示される同期回路７
２０は、図４７の同期回路６４２に相当する。図６２に
詳しく示されるＩ／Ｏバッファ７０１は、図４７のＩ／
Ｏバッファ６３０に相当する。図６１に示されるＩ／Ｏ
制御回路７５０は、図４７のＩ／Ｏ制御回路６３３に相
当する。図６２に詳しく示されるイネーブル回路７０
３、図６２に詳しく示される命令デコード・プログラム
可能論理アレイ（ＰＬＡ）７００、図６３に詳しく示さ
れる指令ラッチ７０２、および図６８に詳しく示される
状態カウンタ７０６ならびに制御論理７０７は、組み合
わされて図４７の指令デコード６３２に相当する。命令
デコードＰＬＡ７００はＩ／Ｏバッファ７０１に結合さ
れてそこから信号を受信し、さらにイネーブル回路７０
３に結合される。さらに、命令デコードＰＬＡ７００は
指令ラッチ７０２に結合されるとともに、状態カウンタ
７０６および制御論理７０７に結合される。制御論理７
０７の出力は図５２から図５７までに示される通り、図
４７のメモリ・アレイ６３６に相当するメモリ・デコー
ド回路７１４およびメモリ・アレイ・セル７３５に結合
される。さらに制御論理７０７の出力は図６４から図６
７までに詳しく示される通り、図４７のプログラム・カ
ウンタ６３４に相当するＢＣＤプログラム・カウンタ７
０４に結合される。ＢＣＤプログラム・カウンタ７０４
からの出力はデコード回路７１４に結合される。さらに
ＢＣＤプログラム・カウンタは、プログラム・カウンタ
のデータを転送する手段を与えるように、Ｉ／Ｏバッフ
ァ７０１に結合される。図６６に詳しく示されるデータ
・ラッチ７０５は図４７のラッチ６３７に相当する。デ
ータ・ラッチ７０５はＩ／Ｏバッファ７０１およびデコ
ード回路７１４に結合される。図４９および図６８の状
態カウンタ７０６と制御論理７０７は図５０に一段と詳
細なブロック図で示されている。

【００８４】図５０には、図４７の状態カウンタ７０６
および制御論理７０７の細部ブロックが示されている。
状態カウンタ７０６および制御論理７０７は図６８に詳
しく示される状態カウンタ７０６と、図６８に詳しく示
される１／２タイマ回路７１３と、図６８、図６９なら
びに図７０に詳しく示される命令リセット終了論理回路
７１１と、図６９に詳しく示されるアドレス・ロード論
理回路７２７と、図６９に詳しく示されるＲＯＭイネー
ブル読取り回路７１２と、図６９および図７０に詳しく
示されるＲＯＭ制御回路７１０と、図７０に詳しく示さ
れるデータ・ラッチ制御回路７０９と、図６９および図
７０に詳しく示されるアドレス制御読取り論理回路７０
８とから成っている。

【００８５】図５１には、図５２から図５８までの図面
の相互関係が示されており、これは図４７のメモリ・ア
レイ６３６に相当する読取り専用メモリ・アレイ・セル
７３５およびそれに組み合わされるデコード回路７１４
の詳細な回路図である。

【００８６】図５９には、図６０から図７０までの図面
の相互関係が示されており、これは図４９および図５０
について上述したクロック発生器７３０、ノー・クロッ
ク検出器７４０、同期回路７２０、Ｉ／Ｏバッファ７０
１、Ｉ／Ｏ制御論理７５０、イネーブル回路７０３、命
令デコードＰＬＡ７００、指令ラッチ７０２、状態カウ
ンタ７０６および制御論理７０７、データ・ラッチ７０
５、ならびにＢＣＤプログラム・カウンタ７０４の詳細
な回路図である。図７１において、ゼロ状態ラッチ回路
機能（共通Ｉ／Ｏ母線にすべてゼロを置くすなわちノー
・オペレーション状態）は、命令リセット終了論理回路
に含まれる。

【００８７】図６０から、クロック発生器７３０、同期
回路７２０、ノー・クロック検出回路７４０およびＩ／
Ｏ制御回路７５０が詳しく示されている。同期回路７２
０は、図４９に示される制御回路に結合されるチップ・
イネーブル母線に結合する相互接続点７２２に結合され
る。同期回路は同期出力７２４およびＤＩＳＡＢＬＥ
（反転ＤＩＳＡＢＬＥ）信号出力７２５（７２６）を供
給し、前記信号７２４，７２５および７２６はメモリ装
置６４０の他のブロック素子に結合する。発振回路は、
制御回路６２０からのクロック出力に結合されるクロッ
ク信号母線に結合を与える相互接続点７３２に結合され
る。クロック発生回路７３０は発振クロック出力ＯＳＣ
７３３および反転ＯＳＣ７３４を与え、前記信号７３３
および７３４はメモリ装置６４０の他のブロックに結合
する。クロック発生器７３０は前記同期信号７２４、前
記ＤＩＳＡＢＬＥ信号７２５、および前記反転ＤＩＳＡ
ＢＬＥ信号７２６を受信する同期回路７２０に結合され
る。さらに、クロック発生器７３０はノー・クロック検
出回路７４０に結合されて、そこからＮＯＣＬＫ信号７
４３を受信する。ノー・クロック回路７４０はクロック
相互接続点７３２に結合されて、前記ＮＯＣＬＫ信号７
４３および反転ＮＯＣＬＫ信号７４４を与え、前記信号
７４３および７４４はメモリ装置６４０の他のブロック
に結合し、前記信号７４３および７４４はノー・クロッ
ク信号が相互接続点７３２から受信されていることをト
ルー（ｔｒｕｅ）状態で表わす。クロック発生器７３０
は前記相互接続点７３２からのクロック信号の受信に応
じ、またノー・クロック検出回路７４０からのノー・ト
ルー（ｎｏ−ｔｒｕｅ）ＮＯＣＬＫ信号７４３の受信に
応じて前記ＯＳＣ信号７３３および反転ＯＳＣ信号７３
４を与える。同期回路７２２が活性（アクティブ）論理
レベルで前記同期信号７２４を与えるのは、相互接続点
７２２を介して活性（アクティブ）チップ・イネーブル
信号が受信されるとき、ＯＳＣ信号７３３および反転Ｏ
ＳＣ信号７３４が活性（アクティブ）でかつ循環してい
るとき、ならびに反転ＮＯＣＬＫ信号７４４が不活性
（インアクティブ）レベルであって、活性循環クロック
信号が受信されていることを示すときである。さらに同
期回路７２０が前記ＤＩＳＡＢＬＥ信号７２５および前
記反転ＤＩＳＡＢＬＥ信号７２６を与えるのは、ノー・
クロック信号が受信されて反転ＮＯＣＬＫ信号７４４が
活性（アクティブ）状態で受信されるとき、またはチッ
プ・イネーブル信号が不活性（インアクティブ）状態で
相互接続点７２２から受信されるときである。クロック
発生回路７３０はさらにクロック位相信号φ１，反転φ
１，φ２，反転φ２，φ３，φ４，反転φ４，φ５，φ
６，φＡ，反転φＡ，φＢ，反転φＢ，φＣ，反転φ
Ｃ，φＤ，および反転φＤを供給する多位相クロック発
生回路を具備している。クロック発生器７３０の多位相
クロック発生器部分は、同期信号７２４、ＤＩＳＡＢＬ
Ｅ信号７２５、および反転ＤＩＳＡＢＬＥ信号７２６を
受信するため同期回路７２０に結合される。さらにクロ
ック発生器７３０は、φＣとφＢおよびφＡとφＢのそ
れぞれのタイミング間に同期リンケージを与える２個の
出力信号反転ＥＮφＣならびに反転ＥＮφＡを供給す
る。Ｉ／Ｏバッファ７０１は、それぞれ受信データ語の
最下位ビットから最上位ビットにのぼって結合する相互
接続点７４２，７４３，７４４および７４５にそれぞれ
結合される。相互接続点７４２−７４５は、データ語を
転送するために制御装置６２０と結合されるＩ／Ｏ母線
３３６への結合を与える。母線３３６に現われるデータ
語は、図４４から図４８までについて前述した通り指令
プロトコールにしたがうように構成される。

【００８８】図６２から、Ｉ／Ｏバッファ７０１は受信
したデータ語を命令コードＰＬＡ７００および指令検出
イネーブル回路７０３に選択結合する相互接続点７４２
−７４５からデータを受信し、Ｉ／Ｏ１，Ｉ／Ｏ２，Ｉ
／Ｏ４，およびＩ／Ｏ８を他の内部回路接続点に転送す
るための追加の出力結合を与える。相互接続点７４２−
７４５からメモリ装置６４０の回路ブロックの残りに対
するデータ語の結合は、図６１のＩ／Ｏ制御装置７５０
から受信されたＩＮ信号の受信に応じて選択的に得られ
る。別法として、Ｉ／Ｏバッファ７０１はメモリ装置６
４０の他の回路ブロック素子から、接続点７４６，７４
７，７４８，および７４９を介して信号を受信するが、
これらの接続点は前記の受信信号をＩ／Ｏ制御装置７５
０から受信した活性受信ＯＵＴ信号に応じてそれぞれ相
互接続点７４２，７４３，７４４ならびに７４５に選択
結合する。制御母線からＩ／Ｏバッファに受信されたデ
ータ語は、ＰＬＡ指令検出イネーブル装置７０３から受
信したデコード・イネーブル信号６９８に応じて命令デ
コードＰＬＡに選択結合される。活性（アクティブ）デ
コード信号６９８が命令デコードＰＬＡ７００によって
受信されると、受信したデータ語はＰＬＡに結合され、
そこで指令プロトコール順序からの指令としてデコード
される。別法として、命令デコードは探索表（ｌｏｏｋ
ｕｐ ｔａｂｌｅ）その他の方法で行うことができる。
命令デコードＰＬＡの出力は、指令ラッチに結合される
出力を与えるように同期ゲートされる。図６２および図
６３に示される通り、読取り専用メモリ装置の好適実施
例では、別々の活性デコード出力として命令デコードＰ
ＬＡから供給されるデコード済指令は、プログラム・カ
ウンタへのロード・アドレス（ＬＡ）、プログラム・カ
ウンタからのリード・アドレス（ＲＡ）、メモリからの
リード２データ語（Ｒ２）、およびメモリからのリード
１６データ語（Ｒ１６）である。応用次第で追加または
異なる指令デコードが与えられる。例えば、図７６から
図８４までに示されるような読取り書込みメモリ装置の
実施例では、メモリ（Ｗ２）への２個の受信データ語書
込み、およびメモリ（Ｗ１６）への１６個の受信データ
語書込みの追加指令が与えられる。指令ラッチ７０２は
同期装置７２２に結合されてそこからＤＩＳＡＢＬＥ信
号を受信し、またさらにリセット論理７１１に結合され
てそこからＲＳＴＣＬ信号を受信する。指令ラッチ７０
２は、個々の指令デコードおよび同期ラッチ回路７７
０，７７１，７７２，ならびに７７３を備えている。ラ
ッチ７７０はＤＩＳＡＢＬＥ信号、ＲＳＴＣＬ信号。Ｌ
Ａ信号およびＲＡ信号に結合され、また前記信号に応じ
てイネーブル装置７０３、Ｉ／Ｏ制御装置７５０および
他の回路素子に結合するＡＤＤならびに反転ＡＤＤ信号
出力を供給する。ラッチ７７１はＤＩＳＡＢＬＥ信号、
ＲＳＴＣＬ信号、Ｒ２信号およびＲ１６信号を受信する
ように結合され、またそれに応じて前記イネーブル装置
７０３および前記Ｉ／Ｏ制御装置７５０、ならびに他の
回路ブロックに結合するＲＥＡＤおよび反転ＲＥＡＤ信
号を供給する。ラッチ７７２はＤＩＳＡＢＬＥ信号、Ｒ
ＳＴＣＬ信号、およびＲ２信号を受信するように結合さ
れ、またそれに応じて他の回路ブロックに結合する出力
信号Ｒ２および反転Ｒ２を供給する。さらに指令ラッチ
７０２は、前記ＤＩＳＡＢＬＥ信号および前記ＬＡ信号
を受信するように結合されるラッチ７７３を備え、かつ
それらの信号に応じてロード・プログラム・カウンタ条
件を表わすＬＯＡＤ信号を供給するが、前記ＬＯＡＤ信
号は前記Ｉ／Ｏ制御装置７５０を含む他の回路ブロック
に結合される。再び図６１において、Ｉ／Ｏ制御装置７
５０は前記反転ＡＤＤ信号、前記反転ＬＯＡＤ信号、お
よび前記反転ＲＥＡＤ信号を受信する前記指令ラッチ７
０２に結合される。さらにＩ／Ｏ制御装置７５０は、前
記同期装置７２２から前記ＤＩＳＡＢＬＥ出力信号を受
信するように結合される。さらにＩ／Ｏ制御装置７５０
は、前記クロック発生器７３０から前記クロック信号φ
ＢおよびφＤを受信するように結合される。前記受信信
号に応じて前記Ｉ／Ｏ制御装置７５０は、出力信号Ｉ
Ｎ、反転ＩＮ、ＯＵＴ、および反転ＯＵＴを供給する。
これらの信号はメモリ装置６４０の他の回路ブロックに
結合され、特に前記Ｉ／Ｏバッファ装置７０１に結合さ
れる。再び図６２および図６３において、出力バッファ
７９１が好適実施例でＩ／Ｏバッファ装置７０１に利用
されるものとして詳しく示されている。イネーブル装置
７０３は、前記指令ラッチ７０２からの前記反転ＡＤＤ
信号を受信するために結合される。さらに前記イネーブ
ル装置７０３は、前記同期装置７２２からの前記ＤＩＳ
ＡＢＬＥ信号を受信するために結合される。イネーブル
装置７０３は、前記Ｉ／Ｏバッファ装置７０１から受信
されたデータ語の最上位のビットＩ／Ｏ８を、前記指令
検出デコード信号６９８を前記ＰＬＡ７００に供給する
出力に選択結合する。信号Ｉ／Ｏ８は、クロック発生器
７３０からのクロック信号（好適実施例における前記ク
ロック信号φ４）に応じてイネーブル装置７０３の組合
せ論理に選択ゲートされる。前記受信信号に応じて、前
記イネーブル装置７０３は、命令デコード装置７００に
前記Ｉ／Ｏバッファ装置７０１から前記受信データ語を
受信させかつデコードさせるように、またそれに応じて
活性（アクティブ）デコード制御語出力を与えるよう
に、前記指令検出デコード出力６９８を供給する。

【００８９】状態カウンタ７０６（図６８に詳しく示さ
れている）は命令デコード装置７００に結合されて、そ
こからの前記ＬＡ′，ＲＡ′，Ｒ２′，およびＲ１６′
出力を受信する。（ここで、メモリ装置６４０の読取り
書込みメモリ実施例では、状態カウンタ（図８３の８７
９）が図７７に示される読取り書込みメモリ命令指令デ
コード８７２から追加のデコード信号出力Ｗ２′および
Ｗ１６′を受信する。）状態カウンタ７０６に結合され
る命令デコード出力のどれでもが活性（アクティブ）状
態に進むと、状態カウンタ７０６は前記受信クロック発
生器７３０の出力φＡおよびφＣに応じて順序付けを始
めるために作動される。状態カウンタ７０６の作動は、
多重点で状態カウンタ７０６に結合されるリセット論理
７１１（図７０）からのＲＳＴＳＣ出力信号にさらに応
動する。ＲＳＴＳＣ信号が不活性（インアクティブ）信
号レベルであり、かつ受信された指令デコード出力Ｌ
Ａ′，ＲＡ′，Ｒ２′，またはＲ１６′の１つが活性信
号レベルであるとき、状態カウンタ７０６は状態カウン
タ出力Ｓ０〜Ｓ７を供給し、または前記受信されたクロ
ック発生器出力φＡおよびφＣに応じて、要求される場
合相補信号を供給する。好適実施例における状態カウン
タ７０６は２重カウント状態カウンタであり、そのクロ
ック順序付け速度は受信されるクロック発生器７３０の
出力φＡおよびφＣによって定められる。状態カウンタ
７０６からのＳ０出力は、受信されるクロック発生器７
３０の出力φＡおよびφＣ′に応じて出力ＸならびにＹ
を供給するとともに同期回路７２０から受信された反転
ＤＩＳＡＢＬＥ信号に応じて不活性レベルである２除算
（ｄｉｖｉｄｅ−ｂｙ−ｔｗｏ）タイマ回路７１３に結
合される。１／２タイマ回路７１３は命令のタイミング
をセットするのに用いられる。リセット論理７１１は、
図６８と図６９に示される７１１Ａ，７１１Ｂおよび図
７０に示される７１１Ｃという３つの主な部品から成
る。リセット論理回路７１１Ａは、指令ラッチ７０２か
らの反転ＡＤＤおよび反転Ｒ２出力を受信しかつ状態カ
ウンタ７０６から反転Ｓ１および反転Ｓ５出力を受信す
るように結合される。受信された反転ＡＤＤ命令に応じ
て、リセット論理７１１Ａは状態カウンタの状態５（反
転Ｓ５）に同期されるＲＳＴＡＤＤ信号（アドレス指令
によるリセット）を供給する。さらに、指令ラッチ７０
２からの活性反転Ｒ２出力の受信に応じて、リセット論
理７１１Ａは状態カウンタ７０６の第１状態（反転Ｓ
１）に同期される出力ＲＳＴＲ２を供給する。リセット
論理７１１Ｂは、リセット論理７１１Ａからの出力信号
ＲＳＴＡＤＤおよびＲＳＴＲ２を受信するように結合さ
れる。さらにリセット論理７１１Ｂは、状態カウンタ７
０６からの状態７（Ｓ７）出力およびＤＣ′（遅延出力
状態７）出力を受信するように結合される。さらにリセ
ット論理７１１Ｂは、同期回路７２０からの反転ＤＩＳ
ＡＢＬＥ出力信号、およびクロック発生器７３０からの
クロック位相出力φＡならびにφＢを受信するように結
合される。これらの受信信号に応じて、リセット論理７
１１Ｂは状態カウンタ７０６に結合するＲＳＴＳＣ信号
を供給するとともに、指令ラッチおよび他のブロックに
結合するＲＳＴＣＬ信号出力を供給する。リセット論理
７１１Ｃの第３副部分は、前記リセット論理７１１Ｂか
らの前記ＲＳＴＣＬおよび前記ＲＳＴＳＣ出力を受信す
るように結合される。さらにリセット論理７１１Ｃは、
指令ラッチ７７３からの前記反転ＲＥＡＤ、反転ＡＤ
Ｄ、および前記反転ＬＯＡＤ出力を受信し、前記同期回
路７２０からの前記ＤＩＳＡＢＬＥ出力を受信し、また
前記クロック発生器７３０からの前記クロック位相出力
φＡを受信するように結合される。リセット論理７１１
Ｃは、それに結合される前記受信入力に応じてセンド・
ゼロ出力（反転ＳＺ）を供給する。センド・ゼロ出力
（反転ＳＺ）はゼロ・ラッチ７１１Ｄに結合されるが、
前記ゼロ・ラッチ７１１Ｄは出力Ｉ／Ｏ１、Ｉ／Ｏ２、
Ｉ／Ｏ４、およびＩ／Ｏ８を供給し、前記出力は接続点
７４６〜７４９でＩ／Ｏバッファ装置７０１に結合され
る。ゼロ・ラッチ７１１Ｄは、リセット論理センド・ゼ
ロ・デコード回路７１１Ｃからの活性レベル・センド・
ゼロ（ＳＺ）信号出力の受信に応じて、Ｉ／Ｏ１、Ｉ／
Ｏ２、Ｉ／Ｏ４、およびＩ／Ｏ８（ノー・オペレーショ
ン状態）でゼロ論理レベル信号出力を供給する。図４３
から図４８までについて前に説明したとおり、好適実施
例で用いられる指令プロトコールは、次の指令順序に備
えて母線プロトコールをセット・アップするように、ノ
ー・オペレーション（ゼロ論理レベル）状態が指令順序
の終りに共通母線３３６に加えられることを要求する。

【００９０】ロード・アドレス論理回路７２７は、前記
同期回路７２０からの前記反転ＤＩＳＡＢＬＥ信号出
力、前記クロック発生器７３０からの前記φＡ出力、お
よび前記指令ラッチ７０２からの前記反転ＬＯＡＤ信号
を受信するように結合され、また前記受信に応じて、受
信された状態カウンタの出力Ｓ０′、Ｓ１′、Ｓ２′、
Ｓ３′、およびＳ４′を選択ゲートし、前記選択ゲート
された状態カウンタの出力を前記リード・アドレス制御
論理回路７０８に結合する。前記ロード・アドレス論理
回路７２７から受信された前記選択ゲートされた状態カ
ウンタ出力に応じ、また前記指令ラッチから受信された
反転ＡＤＤおよび反転ＬＯＡＤ出力に応じて、前記リー
ド・アドレス制御論理７０８はリード・アドレス１（Ｒ
ＡＤＤ１）、ロード・アドレス１（ＬＡＤＤ１）、リー
ド・アドレス２（ＲＡＤＤ２）、ロード・アドレス２
（ＬＡＤＤ２）、リード・アドレス３（ＲＡＤＤ３）、
ロード・アドレス３（ＬＡＤＤ３）、リード・アドレス
４（ＲＡＤＤ４）、ロード・アドレス４（ＬＡＤＤ
４）、リード・アドレス５（ＲＡＤＤ５）、およびロー
ド・アドレス５（ＬＡＤＤ５）の各出力を供給する。こ
れらの出力信号ＲＡＤＤ１〜ＲＡＤＤ５、およびＬＡＤ
Ｄ１〜ＬＡＤＤ５は図６４から図６７に詳しく示される
プログラム・カウンタ回路７０４の制御入力に結合され
る。

【００９１】リードＲＯＭイネーブル回路７１２は前記
状態０（Ｓ０）出力信号を受信するために状態カウンタ
７０６に結合され、また前記ＲＳＴＳＣ信号を受信する
ためにリセット論理７１１Ｂに結合される。活性ＲＳＴ
ＳＣ信号が受信されなければ、Ｓ０出力信号はイネーブ
ル回路７１２の中にある内部ラッチをセットする。この
ラッチ出力は、イネーブル回路７１２の他の組合せ回路
に同期結合される。イネーブル回路７１２は、指令ラッ
チ７０２から前記ＲＥＡＤ出力信号を、また２除算回路
７１３から前記Ｘ出力を受信するためにも結合される。
前記ＲＥＡＤ、Ｘ、およびラッチ出力信号に応じて、イ
ネーブル回路７１２はイネーブル・リード出力信号（Ｓ
Ｄ１）を供給する。

【００９２】図７０に示されるデータ・ラッチ制御回路
７０９は、前記ＳＤ１出力信号を受信するためにリード
ＲＯＭイネーブル回路７１２に結合され、さらに前記ク
ロック発生器７３０から前記φＡおよびφＣ出力信号を
受信するために前記クロック発生器７３０に結合され
る。前記受信されたＳＤ１、φＡおよびφＣ出力信号に
応じて、データ・ラッチ制御回路は前記データ・ラッチ
７０５に結合される出力ＳＤ２を供給する。さらにＲＯ
Ｍ回路７１０からの出力ＳＤ１もデータ・ラッチ７０５
（図６６）に結合される。データ・ラッチ制御回路７０
９はさらに、前記クロック発生器７３０から受信したφ
ａ信号に応じ、かつ前記ＲＯＭ制御装置７１０から第１
ＲＯＭ制御出力Ｒ１の受信に応じて、ロード・データ・
ラッチ出力信号（ＬＤ）を供給する装置を備えている。
データ・ラッチ回路７０５は、データ・ラッチ制御回路
７０９から前記ＬＤおよびＳＤ２出力信号を受信するた
めにデータ・ラッチ制御回路に結合される。

【００９３】図６９および図７０に示される通りＲＯＭ
制御回路７１０は、前記リセット論理７１１ｂに結合さ
れて前記反転ＲＳＴＳＣ出力信号を受信するとともに、
指令ラッチ７０２に結合されて前記ＬＯＡＤ信号を受信
し、また前記受信信号に応じて、ＲＯＭ制御回路７１０
の他の部品ならびにリード・アドレス制御論理７０８に
結合する出力信号ＬＲを供給する。さらに、ＲＯＭ制御
回路７１０は同期回路７２０に結合されてそこから前記
ＤＩＳＡＢＬＥ信号を受信するとともに、前記クロック
発生器７３０に結合されて前記出力信号φＢ、反転φ
Ｂ、およびφＤを受信する。前記受信信号に応じて、前
記ＲＯＭ制御装置７１０は前記ＲＯＭアレイ７３５およ
び前記ＲＯＭデコード７１４に結合するプリチャージ出
力（ＰＲＥ）ならびにディスチャージ出力（ＤＩＳＣ
Ｈ）を供給する。さらに、前記ＲＯＭ制御回路７１０は
前記Ｒ１出力を供給する。リード・アドレス制御論理７
０８はＲＯＭ制御論理７１０に結合されてそこから前記
ＬＲ出力を受信するとともに、プリチャージ・デコード
信号（ＰＰＲＥ）を受信し、前記リード・アドレス制御
論理７０８は前記受信信号ＬＲおよびＰＰＲＥに応じて
出力信号ＩＮＣＬ１を供給する。好適実施例では、ＩＮ
ＣＬ１信号はその両力がプリチャージ・デコード・トル
ーおよびトルー・ロード条件を表わす論理の０レベルで
あるとき、活性（アクティブ）論理の１レベルである。

【００９４】図６４から図６７までに詳細な回路図で示
されるプログラム・カウンタ７０４は、前記リード・ア
ドレス制御論理回路７０１に結合されて前記ＬＡＤＤ１
〜ＬＡＤＤ５および前記ＲＡＤＤ１〜ＲＡＤＤ５を受信
する。さらにプログラム・カウンタ７０４は同期回路７
２０に結合されてそこから前記ＤＩＳＡＢＬＥ信号を受
信する。またプログラム・カウンタ７０４はＩ／Ｏ制御
論理７５０にも結合されてそこから前記ＩＮおよびＯＵ
Ｔ信号を受信する。またプログラム・カウンタ７０４は
クロック発生器７３０にも結合されてそこからクロック
位相出力を受信する。最後に、プログラム・カウンタ７
０４はＩ／Ｏバッファ７０１に、特にＩ／Ｏバッファ７
０１の接続点７４６〜７４９に結合されて、前記プログ
ラム・カウンタ７０４に対するデータの転入出を行う。
プログラム・カウンタ７０４は前記受信入力に応じて、
アドレス出力Ａ０〜Ａ１６ならびに相補アドレス出力反
転Ａ０〜反転Ａ１６を供給する。好適実施例では、プロ
グラム・カウンタ７０４は図６５に詳しく示される４つ
のＢＣＤディジットを有し、各ディジットは前記受信さ
れたＲＡＤＤ１〜ＲＡＤＤ５またはＬＡＤＤ１〜ＬＡＤ
Ｄ５にそれぞれ応じて別個に読み取られたり書き込まれ
る。第５のＢＣＤの半ディジット位置は、図６７に示さ
れる段７０４Ｂを備えるが、この段はアドレス出力Ａ０
〜Ａ１６および反転Ａ０〜反転Ａ１６を供給する。さら
に各ＢＣＤディジット６９０，６９１，６９２，６９
３，および６９４はキャリー・フォワード、インヒビッ
ト９、ならびに５ＢＣＤディジット段カウンタを実行す
るのに必要な他の回路を含むＢＣＤプログラム・カウン
タ回路を備えている。

【００９５】プログラム・カウンタ装置７０４からのア
ドレス出力Ａ０〜Ａ１６および反転Ａ０〜反転Ａ１６
は、デコード回路７１４に結合される。

【００９６】データ・ラッチ７０５はリードＲＯＭイネ
ーブル回路７１２に結合されてそこからＳＤ１信号出力
を受信し、またデータ・ラッチ制御回路７０９に結合さ
れてそこからＳＤ２およびＬＤ信号出力を受信する。さ
らにラッチ制御回路７０９はＩ／Ｏバッファ７０１に、
特に接続点７４６〜７４９に結合されて、前記Ｉ／Ｏバ
ッファ７０１と共にかつそこからＩ／Ｏ制御母線３３６
に両向性のデータ転送を与える。好適実施例では、ＲＯ
Ｍアレイ７３５は主としてレイアウトおよびバー・サイ
ズを考慮した８ビット語として構成される。Ｉ／Ｏ母線
３３６は４ビット母線であり（好適実施例において）、
接続点７３６〜７４９に結合される内部データ転送通路
も４ビット・データ通路である（好適実施例において）
ので、前記データ・ラッチ７０５に結合されるＲＯＭ７
３５からの出力は４ビット・データ母線に選択記憶され
かつ多重化されなければならない。ＲＯＭ７３５からの
出力Ｄ０〜Ｄ７は前記受信ＬＤ信号に応じてデータ・ラ
ッチ装置７０５に選択記憶され、出力Ｄ０〜Ｄ３は前記
受信ＳＤ１出力信号に応じて接続点７４６〜７４９に結
合する４ビット・データ母線に選択結合され、また前記
データ・ビットＤ４〜Ｄ７は４ビット・データ母線に選
択結合され、そこから前記受信ＳＤ２信号に応じて出力
接続点７４６〜７４９に結合される。

【００９７】図７１から、前記クロック発生器７３０に
結合する受信信号ＣＬＫおよび同期回路７２２に結合す
る外部信号ＣＥ（チップ・イネーブル）（いずれも図６
０）、ならびに受信したクロックおよびチップ・イネー
ブル信号から作られる内部クロックおよびタイミング信
号、さらに図６０に示される同期回路７２０からの同期
信号出力７２４、図６１に示されるクロック発生器７３
０の出力φ１〜φ６ならびにφＡ〜φＤ、また反転ＥＮ
φＡと反転ＥＮ φＢの各クロック・タイミング波形
が示されている。タイミング波形は、制御回路を持つシ
ステム内のメモリの好適実施例における単命令サイクル
に対する外部および内部クロック信号の相互関係を示
す。

【００９８】図７２には、図６０から図７０までに用い
られた論理記号が、好適実施例で使用されたＣＭＯＳ回
路と対照して示されている。

【００９９】図７３には、図４７に示されたようなメモ
リ・モジュール６５０およびメモリ装置６４０の読取り
書込み実施例が詳細なブロック形式で示されている。図
７３の基本機能回路ブロックは大部分、図４９の基本機
能回路ブロックと同等であるが、好適実施例で集積回路
６３０の一体部分を構成する電力スイッチング回路９０
０、およびメモリ・モジュール６５０の一体部分を構成
するとともに集積回路の電力スイッチング回路９００に
結合する電池９０９が追加されている。クロック発生器
９１０は図４９のクロック発生器７３０と同一である。
図７３の同期回路９２０は図４９の同期回路７２０と同
一である。図７３のＩ／Ｏバッファ８００は図４９のＩ
／Ｏバッファ６２４と同一である。図７３のＩ／Ｏ制御
回路８２０は図４９のＩ／Ｏ制御回路７５０と同一であ
る。最後に、図７３の状態カウンタ８７９は図４９の状
態カウンタ７０６と同一である。図７３から図９０まで
の電気回路の残部は、電力回路９００およびそれに関連
する回路を除き、図４９から図７０までの対応する機能
回路ブロックおよび回路に似ており、読取り専用メモリ
の代りに読取り／書込みメモリを収容するように追加変
更が行われる。図７３の各回路ブロックによって果たさ
れる基本機能は、図４９の対応する回路機能ブロックに
よって果たされる機能と事実上同一である。

【０１００】図７３のクロック発生装置９１０およびノ
ー・クロック検出装置９１５は、Ｉ／Ｏバッファ制御装
置８２０ならびにクロック同期回路装置９２０と共に、
図７６に詳しく示されている。図７３のＩ／Ｏバッファ
８００、命令指令デコード装置８１０、指令検出イネー
ブル回路８３０、および指令ラッチ８７０は図７７なら
びに図７８に詳しく示されている。図７３のＢＣＤプロ
グラム・カウンタ８４０は図７９から図８１までに詳し
く示されている。読取り／書込みメモリ装置に記憶され
る語数は読取り専用メモリ装置に比べて少ないので、プ
ログラム・カウンタ８４０（図７３および図７９から図
８２まで）は５ＢＣＤディジットを含む読取り専用メモ
リ装置のプログラム・カウンタ７０４に対向してアドレ
ス指定の３ＢＣＤディジットを与える。図７３のデータ
・ラッチ８４５は図８１に詳しく示されている。図７４
について下記に説明される状態カウンタ８７９、および
他の制御論理は、図８３ならびに図８４に詳しく示され
ている。

【０１０１】図７４には、図７３の状態カウンタ８７９
および制御論理８８０が拡大された詳細なブロック図の
形で示されている。状態カウンタ８７９は自主機能ブロ
ックを保っている。制御論理８８０は、共通母線３３６
から受信された指令コードおよびデータ信号から得ら
れ、かつ同期回路９２０のチップ・イネーブル信号入力
によって同期される１組の受信信号に応じ、またクロッ
ク発生器９１０に結合される受信クロック信号に応じ
て、プログラム・カウンタ８４０およびメモリ８９２に
対するデータの読取りならびに書込みを制御する多数の
機能制御論理回路から成っている。制御論理８８０はラ
イト・アドレス制御論理８８１、リード／ライト・イネ
ーブル論理８８２、２除算（ｄｉｖｉｄｅ ｂｙ ｔｗ
ｏ）タイマ論理８８３、命令終了のリセット論理８８
４、データ・ラッチ制御およびＲＡＭリード／ライト論
理８８５、ならびにリード・アドレス制御論理８８６か
ら成っている。状態カウンタ８７９および制御論理８８
０のサブ・ブロック８８１〜８８６は図８３および図８
４に詳しく示されている。

【０１０２】図７５には、図７６から図８６までのレイ
アウト相互関係が示されている。図７６から、同期回路
９１０は受信したチップ・イネーブル信号および受信し
たノー・クロック出力信号に応じて、図７６から図８４
までの回路の他の回路ブロックに結合する同期出力、Ｄ
ＩＳＡＢＬＥ出力および反転ＤＩＳＡＢＬＥ出力を選択
供給する。クロック発生器９１０は前記制御装置から受
信したＣＬＫ入力に応じて出力ＯＳＣおよび反転ＯＳＣ
を選択供給するとともに、クロック位相発生器はクロッ
ク位相出力φ１〜φ６、および反転φ１〜反転φ６、な
らびにφＡおよび反転ＥＮ φＣクロック信号を供給
し、外部制御装置からの前記受信した発振クロック入力
に応じかつ同期回路９２０からの受信したＳＹＮＣなら
びにＤＩＳＡＢＬＥ信号に応じて前記クロック位相信号
出力を選択供給する。さらにノー・クロック検出回路９
１５は外部供給されたクロック入力を受信するように結
合され、かつそれに応じて前記同期回路９２０を含む他
の回路ブロックに結合するＮＯＣＬＫならびに反転ＮＯ
ＣＬＫ信号出力を供給する。Ｉ／Ｏバッファ制御器８２
０は、同期回路９２０からのＤＩＳＡＢＬＥ出力信号、
クロック発生回路９１０からのφＢおよびφＤクロック
出力、ならびに前記指令ラッチ８７０からのＲＥＡＤ、
ＡＤＤおよびＬＯＡＤ信号出力に応じてバッファ制御信
号出力ＩＮ、反転ＩＮ、ＯＵＴ、反転ＯＵＴ、およびＥ
ＮＯＵＴを供給する。クロック発生器９１０、ノー・ク
ロック検出回路９１５、同期回路９２０、およびＩ／Ｏ
バッファ制御回路８２０は、図６０の対応する回路、す
なわちクロック発生器７３０、ノー・クロック検出回路
７４０、Ｉ／Ｏ制御回路７５０、および同期回路７２０
にそれぞれ同じである。

【０１０３】図７７において、接続点８１１，８１２，
８１３，および８１４は外部Ｉ／Ｏ通信母線３３６に結
合されて制御回路に結合する。Ｉ／Ｏバッファ８００は
相互接続８１１〜８１４に結合されて外部母線３３６に
結合する。バッファ装置８００の出力バッファ８０４は
図７７の細部８０４に詳しく示されている。Ｉ／Ｏバッ
ファ８００は、指令デコード８１０および他の機能ブロ
ック素子に結合する内部Ｉ／Ｏ母線８０２に結合する相
互接続点８０５〜８０８を与える。図７７のＩ／Ｏバッ
ファ８００は、好適実施例では図６２のＩ／Ｏバッファ
７０１と同じである。命令デコード装置８１０は、メモ
リに２語を書込む命令（Ｗ２）およびメモリに１６語を
書込む命令（Ｗ１６）の追加をデコードするデコード回
路構造が追加されるほかは、図６２の命令デコード装置
７００と同様である。こうして指令デコード８１０は、
活性（アクティブ）デコードイネーブル出力が活性（ア
クティブ）信号レベルでイネーブル装置８３０から受信
されるとき、指令母線３３６から受信したＩ／Ｏバッフ
ァ８００からのデコードされた受信指令に応じて、信号
出力ＬＡ，ＲＡ，Ｒ２，Ｒ１６，Ｗ２，およびＷ１６の
中の１つに活性（アクティブ）デコードを選択供給す
る。指令デコード出力ＬＡ，ＲＡ，Ｒ２，Ｒ１６，Ｗ
２，およびＷ１６は指令ラッチ８７０に結合されるとと
もに、そこでデコードされて、指令ラッチ出力ＡＤＤ、
反転ＡＤＤ、ＲＥＡＤ、反転ＲＥＡＤ、ＲＷ２、ＷＲＩ
ＴＥ、およびＬＯＡＤを供給する。指令ラッチ出力の１
つは、命令デコード装置８１０からの前記デコードされ
た指令出力、前記同期装置８２０からの前記ＤＩＳＡＢ
ＬＥ信号、およびリセット論理８８４から受信されたＲ
ＳＴＣＬ信号に応じて選択的に活性化される。図７８の
指令ラッチ８７０は、図６３の指令ラッチ７０２と事実
上同一であるが、ＷＲＩＴＥおよびＲＷ２出力を供給す
る指令ラッチ・デコード回路が追加されている。図７７
のイネーブル回路８３０は図６２のイネーブル回路７０
３に似ているが、イネーブル回路８３０は前記ＲＥＡ
Ｄ、ＡＤＤ、およびＤＩＳＡＢＬＥ信号を受信するほ
か、指令ラッチ８７０からの出力としてのＷＲＩＴＥ信
号をも入力として受信する。イネーブル回路８３０は、
命令デコード回路８１０が前記受信したＲＥＡＤ、ＡＤ
Ｄ、ＷＲＩＴＥ、およびＤＩＳＡＢＬＥ信号に応じて前
記Ｉ／Ｏバッファ８００から前記データ語を受信してデ
コードし得るように、活性（アクティブ）指令遷移デコ
ード出力信号を選択供給する。イネーブル回路８３０
は、いったん指令順序が開始すると、それが完了するま
で、指令デコードを抑止する手段を与える。

【０１０４】図７９および図８０には、図７３のプログ
ラム・カウンタ８４０が詳しく示されている。プログラ
ム・カウンタ８４０は、３つのＢＣＤディジット段８４
１，８４２および８４３から成っている。カウンタ段８
４１および８４２の回路は図６４および図６５のカウン
タ段６９０の回路と同じであり、図６４および図６５に
関するカウンタ段６９０の説明はカウンタ段８４１およ
び８４２に等しく適用される。プログラム・カウンタ段
８４３の最後のディジットは図８２に詳細な拡大回路図
の形で示されている。好適実施例では、プログラム・カ
ウンタ段８４３は７（２進の１１１）までカウンとし次
に０にリセットするように設計されている。これは、好
適実施例において、読取り／書込みプログラム・カウン
タ８４０が０から７９９（１０進）までカウントするよ
うに設計されているからである。プログラム・カウンタ
８４０は図６４から図６７までのプログラム・カウンタ
７０４と同様に、好適実施例に示されるカウンタ段より
多いまたは少ない複数個のカウンタ段を含むように設計
することもでき、また他のカウンタ回路設計形式を用い
て設計することもできる。

【０１０５】図８１に詳しく示されるデータ・ラッチ８
４５は、別々のラッチ場所における逐次記憶サイル中に
内部母線８０２から受信されるデータを記憶するととも
に、前記記憶された受信データをメモリ８９２のデータ
・インターフェース８９４に出力する両方向性データ・
ラッチを備えている。好適実施例では、データ母線８０
２は４ビットであるが、記憶語サイズは８ビットである
ので、母線８０２からのデータのビットのデータ・ラッ
チ８４５への２回の連続転送が、１個の８ビット・デー
タ語のメモリ８９２への転送に先立って要求される。さ
らにデータ・ラッチ８４５は、好適実施例において受信
された８ビット・データ語をメモリ８９２からの出力と
して記憶し、また外部母線３３６に結合するためＩ／Ｏ
母線８０２に８ビット・データ語から一度に４ビットを
選択転送する。データ・ラッチは図８３および図８４に
詳しく示されるデータ・ラッチ制御およびＲＡＭリライ
ト論理８８５から受信されるＬＲＤ信号に応じて、メモ
リ８９２からデータをロードし、ロードされたデータ
を、図６６について説明されたデータ・ラッチ７０５と
同様にＳＤ１およびＳＤ２信号の受信に応じて母線８０
２で多重化する。さらにデータ・ラッチ８４５は、母線
８０２から逐次転送され受信されたデータ語を、図８４
に詳しく示される前記データ制御および読取り書込み論
理８８５から受信されたＬＤ１およびＬＤ２信号に応じ
て別々のラッチに記憶する。図８１のメモリ回路８９２
は、図８８から図９０までに詳しく示されている。さら
に図９１は、電力スイッチング回路９００の詳細を示
す。メモリ８９２のデコード回路８９５は、プログラム
・カウンタ８４０のアドレス出力Ａ０〜Ａ１０に結合さ
れる。

【０１０６】図８３には、状態カウンタ８７９、読取り
／書込み回路８８２、２除算（ｄｉｖｉｄｅ−ｂｙ−ｔ
ｗｏ）タイマ８８３、ライト・アドレス制御論理８８
１、命令終了リセット論理８８４、およびデータ・ラッ
チ制御ならびに読取り／書込み論理８８５に関する詳細
な回路図が示されている。命令終了リセット論理８８４
およびデータ・ラッチ制御ならびに読取り／書込み論理
８８５の残り部分が図８４に示されている。状態カウン
タ８７９は図６８の状態カウンタ７０６と同じである
が、指令デコード回路８１０から受信される出力信号Ｗ
２およびＷ１６が出力信号ＬＡ，ＲＡ，Ｒ２，ならびに
Ｒ１６（これらは状態カウンタ７０６にも表われる）に
加えて状態カウンタ８７９に結合される。さらに詳しく
述べれば、入力信号Ｗ２およびＷ１６は、ＬＡ，ＲＡ，
Ｒ２ならびにＲ１６入力も結合されるＮＯＲゲート８６
１の入力に結合される。図８３の状態カウンタ８７９は
図６８の状態カウンタ７０６と同様、前記φＡ，φＣ，
ＲＳＴＳＣ，ＬＡ，ＲＡ，Ｒ２，Ｒ１６，Ｗ２およびＷ
１６入力信号の受信に応じて出力Ｓ０〜Ｓ７、および反
転Ｓ０〜反転Ｓ７を供給する。機能的には、図８３およ
び図８４の命令終了リセット論理８８４は、図６８から
図７０までのリセット論理７１１と事実上同一である。
リセット論理８８４は、図６８から図７０までのリセッ
ト論理７１１の機能サブ・ブロック７１１Ａ〜７１１Ｄ
に相当する機能サブ・ブロック８８４Ａ，８８４Ｂ，８
８４Ｃおよび８８４Ｄから成る。リセット論理の各サブ
・ブロックは図６８から図７０までの対のサブ・ブロッ
クと事実上同じである。リセット論理サブ・ブロック８
８４Ａは状態カウンタ８７９に結合され、そこから前記
Ｓ５信号出力および前記Ｓ１信号出力を受信する。さら
にリセット論理のサブ・ブロック８８４Ａは前記指令ラ
ッチ８７０から前記ＡＤＤおよび前記ＲＷ２出力信号を
受信するように結合される。前記ＡＤＤ信号および前記
Ｓ５信号に応じて、前記リセット論理８４４Ａは前記リ
セット論理サブ・ブロック８８４Ｂに結合されるＲＳＴ
ＡＤＤ信号出力を供給する。さらに前記ＲＷ２および前
記Ｓ１信号に応じて、前記リセット論理サブ・ブロック
８８４Ａはリセット論理８８４Ｂに結合されるＲＳＴＲ
Ｗ２出力を供給する。指令ラッチ８７０からの入力信号
ＲＷ２は図６８のサブ・ブロック７１１Ａの入力信号Ｒ
２に相当し、合成出力ＲＳＴＲＷ２は図６８のブロック
７１１Ａの出力信号ＲＳＴＲ２に相当し、こうして図８
３のリセット論理サブ・ブロック８８４Ａを生じる。図
８３のリセット論理サブ・ブロック８８４Ｂは図６９の
リセット論理サブ・ブロック７１１Ｂと同じであるが、
図６９のリセット論理７１１Ｂの入力信号ＲＳＴＲ２は
図８３のリセット論理サブ・ブロック８８４ＡからのＲ
ＳＴＲＷ２信号出力に代えられている。図６９のリセッ
ト論理のブロック７１１Ｂについて説明されたのと同様
に、リセット論理サブ・ブロック８８４Ｂは、メモリ装
置にある他の回路ブロックに結合されるＲＳＴＳＣ信号
出力、リセット論理サブ・ブロック８８４Ｃに結合され
る出力信号ＳＲＳＴ、メモリ装置の他の回路ブロックに
結合されるＲＳＴＣＬを供給するが、これらは前記クロ
ック発生器の出力φＡおよびφＣ、前記同期回路９２０
からのＤＩＳＡＢＬＥ信号、前記状態カウンタ８７９か
らの前記Ｓ７信号出力、ならびに前記状態カウンタ８７
９からの前記φＣ′信号出力に応じて、前記ＲＳＴＲＷ
２信号、前記ＲＳＴＡＤＤ信号（リセット論理のサブ・
ブロック８８９Ａから）を入力として受信するのに応動
して行われる。リセット論理８８４Ｂの出力はメモリ装
置内の他の回路ブロックに結合され、メモリ装置内のリ
セット手順を同期させかつ制御する。リセット論理サブ
・ブロック８８４Ｃは前記サブ・ブロック８８４Ｂに結
合されてそこから前記ＳＲＳＴ出力信号および前記ＲＳ
ＴＣＬ信号を受信し、前記同期回路９２０に結合されて
そこから前記ＤＩＳＡＢＬＥ信号を受信し、クロック発
生回路に結合されてそこから前記ＢＥＡＤ，ＡＤＤ、お
よびＬＯＡＤ信号を受信する。前記入力信号に応じて、
前記リセット・ゼロ論理サブ・ブロック８８４Ｃは、論
理サブ・ブロック８８４Ｄをリセットするために結合さ
れるセンド・ゼロ信号反転ＳＺを供給する。

【０１０７】プログラム・カウンタからアドレスを読み
出したり、メモリ・アレイからデータを読み出す指令サ
イクルが終ってから、センド・ゼロ信号出力反転ＳＺが
アクティブにされて、リセット論理サブ・ブロック８８
４Ｄ内のゼロ・ラッチが作動され、ゼロ論理レベルの出
力信号（ノー・オペレーション条件）は外部通信Ｉ／Ｏ
母線３３６に結合するための内部Ｉ／Ｏ母線８０２に結
合される。メモリ・アレイまたはプログラム・カウンタ
からの読取り指令メモリ・サイクル後にセンド・ゼロ信
号（反転ＳＺ）がアクティブにされるのは、指令母線を
利用する最終の装置として、指令プロトコールによる次
の指令サイクルの開始を許すためにノー・オペレーショ
ン条件の信号パターンを指令母線３３６に送るのが送り
回路の役目だからである。

【０１０８】読取り書込みイネーブル回路８８２は、前
記状態カウンタ８７９からの前記φＡ信号および前記Ｓ
０信号出力の受信に応じ、また前記リセット論理サブ・
ブロック８８９Ｂからの前記ＲＳＴＳＣ信号の受信に応
じて、データ・ラッチ制御回路８８５に結合されるイネ
ーブル出力（反転ＥＮ）を供給する。図８３の２除算回
路８８３は図６８の２除算回路７１３と同じであり、回
路７１３の図６８に関する説明は図８３の回路８８３に
等しく適用される。図８３のアドレス制御論理８８６
は、図６９のアドレス制御論理７０８と事実上同一であ
るが、アドレス制御論理８８６はアドレス・プログラム
・カウンタの３ＢＣＤディジットを制御する一方、図６
９のアドレス制御論理７０８はアドレス・プログラム・
カウンタの５ＢＣＤディジットを制御する。前記指令ラ
ッチ８７０からの前記ＡＤＤ信号および前記ＬＯＡＤ信
号、前記同期回路９２０からの前記ＤＩＳＡＢＬＥ信
号、前記状態カウンタ８７９からの前記反転Ｓ０′、反
転Ｓ１′、反転Ｓ２′、反転Ｓ３、およびφＡ出力信号
の受信に応じて、前記アドレス制御論理８８６はロード
・アドレス・ディジット１，２または３，あるいはリー
ド・アドレス・ディジット１，２または３にそれぞれ対
応する信号出力ＬＡＤＤ１，ＬＡＤＤ２，ＬＡＤＤ３，
ＲＡＤＤ１，ＲＡＤＤ２，ＲＡＤＤ３を供給する。出力
ＬＡＤＤ１〜ＬＡＤＤ３およびＲＡＤＤ１〜ＲＡＤＤ３
はプログラム・カウンタ８４０に結合され、プログラム
・カウンタ８４０と内部Ｉ／Ｏ母線８０２との接続を制
御する。

【０１０９】データ・ラッチ制御論理および読取り／書
込み論理８８５は、図７６から図８４までおよび図８８
から図９０までの他の回路ブロック素子に結合する出力
ＬＤ１，ＬＤ２，ＳＤ１，ＳＤ２，ＬＲＤ，ＩＮＣＬ
１，ＲＥＡＤＲＡＭ，ならびにＷＲＩＴＥＲＡＭを供給
する。論理８８５からのＬＤ１，ＬＤ２，ＳＤ１，ＳＤ
２，およびＬＲＤ出力は図７９の両方向性データ・ラッ
チに結合される。データ・ラッチおよび読取り／書込み
論理８８５は２除算タイマ８８３に結合されてそこから
前記ＸおよびＹ信号出力を受信し、読取り／書込みイネ
ーブル論理８８２に結合されてそこから前記反転ＥＮ信
号を受信し、クロック同期回路９２０に結合されてそこ
から前記ＤＩＳＡＢＬＥ信号を受信し、状態カウンタ８
７９に結合されて前記φＡ，反転φＡ，φＣ，反転φ
Ｄ，φＢ，φ３および反転φ３ならびにＳ０を受信し、
さらに指令ラッチ８７０に結合されてそこから前記ＲＥ
ＡＤおよびＷＲＩＴＥ出力信号を受信する。データ・ラ
ッチおよび読取り／書込みメモリ論理８８５は前記反転
ＥＮ，ＷＲＩＴＥ，ＲＥＡＤ，Ｘ，Ｙ，Ｓ０，φＡ，φ
Ｂ，φＣ，反転φＡ，反転φＤ，φ３，反転φ３，なら
びにＤＩＳＡＢＬＥ信号の受信に応じて、前記出力ＬＤ
１，ＬＤ２，ＳＤ１，ＳＤ２，ＩＮＣＬ１，ＬＲＤ（ロ
ードＲＡＭデータ）、ＲＥＡＤＲＡＭ，およびＷＲＩＴ
ＥＲＡＭを供給する。ＬＤ１，ＬＤ２，ＳＤ１，ＳＤ
２，およびＬＲＤ出力信号は、データ・ラッチおよびメ
モリ論理８８５に結合される受信信号に応じて、読取り
および書込みサイクルの間に、両方向性データ・ラッチ
８４５、選択ラッチ機能ならびに多重機能を制御する。
データ・ラッチおよびメモリ制御論理８８５からのＲＥ
ＡＤＲＡＭ，ＷＲＩＴＥＲＡＭ，およびＳＤ１出力信号
は図８８から図９０までに示される通りメモリ・アレイ
読取り／書込み制御論理８９７に結合される。

【０１１０】図８７には、図８８および図８９の相互関
係が示されている。図８８から、メモリ・アレイ読取り
／書込み制御論理回路８９７は、データ・ライン・ドラ
イブ出力信号ＤＬＤおよび反転ＤＬＤ；メモリ・アレイ
・アクセス制御信号出力ＡＣＣＥＳＳ，反転ＡＣＣＥＳ
Ｓ，ＶＳＳ，およびＡＣＣＥＳＳ ＷＲＩＴＥ；ならび
にビット・ライン・イネーブル出力信号ＢＬＥ，反転Ｂ
ＬＥ，および反転ＢＬＥ ＶＳＳを選択供給する。これ
らの出力信号は、前記データ・ラッチおよび読取り／書
込み制御論理８８５から受信された前記信号ＷＲＩＴ
Ｅ，ＲＡＭ，ＲＥＡＤ，ＲＡＭ，およびＳＤ１、前記２
除算回路８８３からの前記Ｘ出力信号、ならびに前記状
態カウンタ８７９から受信された前記φＢ，反転φＢ，
およびφＣ信号に応じて選択供給される。ＢＬＥおよび
反転ＢＬＥ出力信号ならびに反転ＢＬＥ ＶＳＳ出力信
号は、図９０に示される通りデコード装置８９５のビッ
ト・ライン・ドライバに結合されて、特定な１組のビッ
ト・ライン・ドライバの選択を制御する。メモリ・アレ
イ読取り／書込み制御論理８９７からのＤＬＤおよび反
転ＤＬＤ出力信号はアレイ８９０に結合されて、メモリ
・アレイ８９０のデータ・ライン・ブースタ９４０によ
って与えられるデータ・ライン転送の方向を制御する。
プログラム・カウンタ８４０からのアドレス入力は図８
８から図９０に示される通りアドレス・デコード回路８
８５に結合されて、図８９に示される通り主ＲＡＭのグ
ループ９５１〜９５８内でビット選択を与え、また図９
０に示される通り１００ＲＡＭビット・ラインの中の１
つを選択的に作動させる。アクセス制御論理回路８９４
はＲＡＭグループ９５１からＲＡＭデータ・ライン出力
８９６，８９７，および９４１を供給して、受信アドレ
ス入力Ａ８〜Ａ１０および反転Ａ８〜反転Ａ１０に応
じ、メモリ・アレイ読取り／書込み制御論理８９７から
受信したＡＣＣＥＳＳ信号に応じ、また前記データ・ラ
ッチおよび読取り／書込み制御論理８８５から受信した
前記ＷＲＩＴＥＲＡＭ信号出力に応じて、メモリ・アレ
イ８９０に選択結合する。さらに回路８９４は、活性
（アクティブ）ＷＲＩＴＥＲＡＭおよび活性（アクティ
ブ）ＡＣＣＥＳＳ信号があるとき、前記共通母線０から
の入力データを前記ＲＡＭデータ・ライン８９６および
８９７に、またはＲＡＭデータ・ライン９４１に選択結
合し、プログラム・カウンタ８４０から受信したアドレ
ス入力に応じてメモリ・アレイ９８０内の場所に前記共
通母線からの前記受信データ信号を記憶する。アクセス
制御論理８９４は主ＲＡＭグループについて６回ステッ
プされ、各ＲＡＭグループは別の共通母線ビット位置に
結合し、共通母線０から共通母線７まではそれぞれ主Ｒ
ＡＭグループ９５１〜９５８に結合する。

【０１１１】図９１には、メモリ装置６４０の電力スイ
ッチング回路９００が詳しく示されている。ここでＩ／
Ｏバッファを除くＶ_DDバー基板のすべての回路は内部Ｖ
_DDからの電力をオフにされる。好適実施例では、入力接
続点９６０は外部システムから供給されるＶ_DD電源をＲ
ＡＭモジュールのスイッチされるＶ_DD電力供給回路に接
続する。入力接続点９６２は、メモリ・アレイ８９０に
有効データを保つだけの電圧レベルで電源を供給する予
備（または補助）電池のような外部電源に接続する。電
力スイッチング回路９００は、Ｉ／Ｏバッファ８００を
除くすべての回路に結合する読取り／書込みメモリ装置
の内部電力母線に結合される出力９６４を供給する。最
後に、入力接続点９６１は、クロック発生器９１０にも
結合される外部供給のクロック入力信号を受信するよう
に結合される。出力９６４は読取り／書込みメモリ装置
の内部電力母線に一定電源を供給し、入力９６０を介し
て外部電源からまたは入力９６２を介して予備電池から
絶えず電力が供給される。電力スイッチング回路９００
は、正しい電圧レベルを入力接続点９６０で受けるとき
かつ所定数のクロック信号がクロック入力接続点９６１
で受信されたのち、接続点９６０で受けたシステム電源
により出力９６４へ電力を供給する。システム電源入力
９６０で不適当な電圧レベルを受けたり、入力接続点９
６０で適当な電力信号レベルを受信するが所定数のクロ
ック信号がクロック入力接続点９６１に受信されないと
きは、電力スイッチング回路９００は予備電池から入力
接続点９６２を介して接続点９６４に出力として電力を
供給する。電力スイッチング回路９００のダイオード９
６６は、システム電源が出力接続点９６４に正しく結合
されるとき、システム電源から予備電池を分離させる。
接続点９６０で適当な電源入力を受けかつ所定数のクロ
ック・パルスを接続点９６１で受信すると、イネーブル
出力９６９はトランジスタ９７０を導通状態にスイッチ
し、それによって接続点９６０で受けたシステム電源は
読取り／書込みメモリ装置の内部電力母線に結合する出
力接続点９６４に結合される。これが起こると、ダイオ
ード９６６はブロッキング機能を果たし、入力接続点９
６０に結合されるシステム電源が入力接続点９６２に結
合される予備電池より十分高い正の電圧レベルであるの
で逆バイアスされる。これがそうなるのは、入力接続点
９６２に結合される予備電池が読取り／書込み装置内の
メモリ・アレイ８９０を維持するだけの電圧レベルを供
給すればよいからである。しかし入力接続９６０に結合
されるシステム電源は、読取り／書込みメモリ装置内の
論理回路をさらに働かせねばならず、したがって予備電
池よりも大きな正の電圧レベルでなければならない。ダ
イオード９６７はトランジスタ９７０に分路接続され
て、接続点９６０で受けた電源電圧からダイオード９６
７の両端における電圧降下を引いたものを出力接続点９
６４に結合するが、この結合は前記入力電圧が前記トラ
ンジスタ９７０によって前記出力接続点９６４に結合さ
れる前または同時に行われる。ダイオード９６７は、予
備電池の電圧レベルより低い入力電圧が出力接続点９６
４に結合するのを防止するが、予備電池より高い電圧を
出力接続点９６４に結合させ、クロック検出回路９７２
によりトランジスタ９７０の作動を止めておく。

【０１１２】好適実施例では、電力スイッチング回路９
００は金属ゲートＣＭＯＳ技術で作られている。さらに
好適実施例では、利用する工程はＮ基板上にＰチャンネ
ル・トランジスタを作り、ＰタンクにＮチャンネル・ト
ランジスタを作り、チップのＮ基板を＋Ｖすなわち内部
Ｖ_DD電源に結合させる。取りはずし可能モジュールにお
いて不揮発読取り／書込みメモリの実現に関する問題を
解決するために、本発明の電力供給回路９００によって
下記の特徴が与えられている。まず、予備電池用のブロ
ッキング・ダイオード（図９１の９６６，図９２のＤ
２）が集積回路に組み込まれ、それによって１つの外部
構成部品がシステムから除去される。次に、集積回路の
スイッチング回路９００にタイミング機能が組み込ま
れ、それによって前記スイッチング回路は、モジュール
が電力を供給されるシステムから抜かれたり、モジュー
ルがシステムに差し込まれるが電力が主電源によって供
給されないとき、集積回路の入力ラインの雑音を無視し
得る。この特徴は、メモリ・アレイおよび予備電池のい
ずれをも保護する。第３に、プル・ダウン抵抗器（図９
２のＭ８）が主電源母線（Ｖ_DD）に結合する入力に結合
される。主電源がターン・オフされると、特に制御され
る場合のほか、主電源母線はフロートになる。内部抵抗
素子トランジスタＭ８は、主電源がスイッチ・オフされ
るとき主電源入力が接地（好適実施例ではＶ_SS）まで引
き下げられるように結合される。この特徴は、他の方法
では論理レベル（状態）のプル・ダウンのこの機能を果
たすために要求されるモジュールまたはシステムの外部
抵抗器を備える必要をなくす。さらに、システムの電力
が低下したりモジュールが制御器ハウジングから抜かれ
るとき、クロック入力が接地に結合されることを保証す
るように、クロック入力（図９２の１０００）に結合さ
れる内部抵抗器（図９２のＭ６）プル・ダウンがある。
これは、誤ったデータが回路に書き込まれたり回路から
読み出されないように不揮発メモリ・モジュールにある
読取り／書込みメモリが選択された状態に保たれること
を保証する。この特徴により、他の方法ではこの機能を
果たすために要求される外部プル・ダウン抵抗器がモジ
ュールまたは主システムから不要になる。さらに、主電
力供給母線（Ｖ_DD）入力および外部クロック入力に結合
される内部抵抗器は、予備電池入力を接地することによ
ってデセーブルにされる。好適実施例では、プル・ダウ
ン抵抗器は図９２のＭＯＳトランジスタＭ７およびＭ８
から成り、トランジスタＭ７およびＭ８のゲートは予備
電池入力１００４Ｖ_BAT に結合される。この特徴により
不揮発メモリ・モジュール内の読取り／書込みメモリ回
路は、接続点１００４に結合される予備電池と共に正規
の予備モードにある不揮発メモリによって要求される電
流より少し低い電流を持つ予備低電力モードで主電源Ｖ
_DDから直接電力を供給される。さらにスイッチング回路
９００は、スイッチされた供給トランジスタＭ１をバイ
パスして、集積回路内の内部バッファに主電源（Ｖ_DD）
を結合する手段を与える。この特徴により、メモリ集積
回路にあるバッファの電流容量が増加し、メモリ集積回
路のバッファ回路が状態をスイッチするときメモリ集積
回路の内部回路の電流スパイクが減少する。この特徴
は、メモリ集積回路のＩ／Ｏバッファに結合する接続点
Ｄとして図９２に示されている。最後に、主電源Ｖ_DDが
予備電池電源の電圧レベルより大きいかぎり、予備電池
電源から電力が供給されない。

【０１１３】好適実施例では、スイッチング回路は５つ
の電力供給作動モードの１つで作動するように設計され
ている。これらのモードは、クロック入力接続点に結合
されるクロック入力信号１０００の有無の検出、および
外部電源（Ｖ_DD）接続点１００２ならびに予備電池電源
（Ｖ_BAT ）接続点１００４に現われる電圧レベルに応じ
る。好適実施例では、読取り／書込みメモリ回路に現わ
れる内部クロックは、メモリ装置６４０に結合される外
部供給のチップ・イネーブル信号がハイ（ｈｉｇｈ）論
理レベル（すなわち１）であるときのみ活性化される。
チップ・イネーブル信号がロー（ｌｏｗ）論理レベル
（すなわち０）であるときは、内部クロック位相は所定
の状態にセットされ、すべての回路接続点は、本発明の
出願人に譲渡された、「クロックドＣＭＯＳ低電力予備
モード」に関してＫｅｎｎｅｔｈＡ． Ｌｉｅｓが１９
７９年１２月２６日に出願した米国特許出願第１０６，
４２９号において詳しく開示した通り、スタティック論
理状態にされる。接続点１０００におけるクロック入力
信号が非循環（停止）状態であるとき、クロック入力接
続点１０００は、接続点プル・ダウン・トランジスタＭ
７の結果としてノー・オペレーションのロー論理レベル
にされる。好適実施例における電力スイッチング回路の
５つの作動モードは下記から成る。すなわち（１）スイ
ッチング回路が活性（アクティブ）クロックを受信する
とともにＶ_DDの電圧レベルがＶ_BAT の電圧レベルより大
きい第１正常作動モード；（２）システムが外部Ｖ_DDか
ら電力を供給され、すなわちＶ_DDがＶ_BAT より大である
が接続点１０００に活性クロック入力信号がない第１予
備モード；（３）システムが外部電源から電力を供給さ
れない場合、すなわちＶ_DDがフロートで、クロック入力
１０００が不活性（インアクティブ）レベルであり、し
たがってクロックが循環しておらず、またＶ_BAT がＶ_DD
より大であり、したがってＶ_BAT がメモリ回路に全電力
を供給する電力ダウン・モード；（４）回路が活性（ア
クティブ）状態において接続点１０００でクロック信号
を受信し、Ｖ_DDがシステム電力電圧レベルであり、かつ
接続点１００４に電池電力が供給されない第２正常作動
モード；ならびに（５）システムの活性クロック入力が
なく（１０００におけるクロック信号が非循環であ
る）、予備電池電力が供給されず、すなわちＶ_BAT ＝Ｖ
_SSで、かつ外部電源Ｖ_DDがメモリ回路に全電力を供給す
る第２予備モード、から成る。

【０１１４】第１正常作動モードでは、スイッチング回
路は１０００で活性クロック信号を受信してＶ_DD電力お
よびＶ_BAT 予備電力が現われ、Ｖ_DDはＶ_BAT より大きい
のでＶ_BAT はシステムへの電力供給を有効にスイッチ・
オフされる。不揮発読取り／書込みメモリがシステムに
結合され（すなわちモジュールが差し込まれ）て、この
モジュールが入力されると、指令はメモリ装置６４０に
よって受信され実行される。好適実施例では、最低２０
のクロック入力信号サイクルがメモリ装置６４０に出さ
れる指令の受信前に行われなければならない。

【０１１５】図９２において、接続点１０００における
入力クロック信号がハイにスイッチされるにつれて、ト
ランジスタＭ６は接続点Ａを接地するように働かされ
る。接続点Ｃはロー論理レベルであり、トランジスタＭ
３はターン・オフされる。接続点１０００におけるクロ
ック信号がローにスイッチされると、接続点Ｃはハイ論
理レベルにスイッチするようにされ、それによってトラ
ンジスタＭ３はターン・オンされ、コンデンサＣ１およ
びＣ２は共に充電される。好適実施例では、コンデンサ
Ｃ２はコンデンサＣ１のサイズの約１／３であり、接続
点１０００におけるクロック入力が低周波数、好適実施
例では１００ＫＨｚの低い周波数で循環するときでさ
え、接続点Ｂの安定ロー論理レベルを維持するのを助け
る。接続点１０００におけるクロック入力がハイ電圧
（論理）レベルにスイッチされると、トランジスタＭ３
はターン・オフされ、トランジスタＭ２は接続点Ｂをハ
イ論理レベルに結合するようにスイッチする働きをす
る。トランジスタＭ２およびコンデンサＣ１は、最初の
時間切れ期間を与える長いＲＣ時定数を得るようなサイ
ズにされる。接続点１０００で約２０個のクロック入力
信号が受信されてから、接続点Ｂはほとんど接地近くま
で放電され、トランジスタＭ１はそれによってターン・
オンされ（作動可能となり）、強く駆動される。トラン
ジスタＭ１はそれによって、トランジスタＭ１が結合さ
れるＶ_DD入力１００２から前記メモリ回路の内部Ｖ_DD接
続点１０１０に完全なＶ_DD電圧レベルを結合する。接続
点１００２におけるＶ_DD信号の電圧レベルが接続点１０
０４におけるＶ_BAT 予備電力供給信号の電圧レベルより
大であり、かつ内部Ｖ_DD接続点１０１０が接続点１００
２における外部Ｖ_DD供給にほぼ等しい場合は、ダイオー
ドＤ２は逆バイアスされ、接続点１００４から予備電池
電力供給Ｖ_BAT による電力が得られない。好適実施例で
は、クロック入力信号１０００および接続点１００２に
おけるＶ_DD入力信号は、接地（Ｖ_SS）に結合する３０Ｍ
Ωの抵抗器（それぞれＭ７およびＭ８）に結合される。
他の抵抗値も使用することができる。このような３０Ｍ
Ωは、接続点１０００および１００２に結合される入力
信号が浮遊（非固定）電圧レベルであるとき、入力接続
点１０００および１００２をロー論理レベルまでプル・
ダウンさせる。これはスプリアス信号を電力スイッチン
グ回路に進ませないようにし、またそこから不揮発メモ
リ装置内のメモリ回路に進ませないようにする。好適実
施例では、トランジスタＭ７およびＭ８はそれぞれ、接
続点１０００ならびに１００２のためのプル・ダウン機
能を与える。

【０１１６】第２モード、すなわち予備作動モードで
は、外部電力は活性（アクティブ）であり、Ｖ_DD入力接
続点１００２に結合され、Ｖ_DD入力接続点１００２にお
ける入力電圧レベルはＶ_BAT 入力接続点１００４に現わ
れる電圧レベルより大であり、またクロック入力接続点
１０００に結合されるクロック入力信号は不活性（イン
アクティブ）非循環レベルである。命令実行サイクルの
間に、データ処理装置は予備状態にスイッチし、不揮発
メモリ装置およびデータ処理装置に結合される他の回路
は主電力供給Ｖ_DDから電力を得る。しかしこのモードで
はシステム・クロックの循環がなく、すなわちクロック
信号は不活性（インアクティブ）でかつ定常状態である
ので、電力スイッチング回路を含む前記不揮発メモリ・
モジュールを含め、データ処理装置に結合される各回路
はスタティック予備モード状態にされる。正常作動の第
１モードから予備作動モードへ変換する場合、クロック
入力信号１０００はサイクルを止め、ロー論理レベルで
固定する。トランジスタＭ６はターン・オフされ、トラ
ンジスタＭ３はターン・オンされる。トランジスタＭ２
は接続点Ｂを内部Ｖ_DDレベル（接続点１０１０に現われ
る）までゆっくり引き上げ、トランジスタＭ１をターン
・オフにし、内部Ｖ_DD接続点１０１０を接地（Ｖ_SS）に
放電させる。内部Ｖ_DD接続点１０１０が電圧レベル１に
達すると、ダイオードはＶ_DD入力接続点１００２に現わ
れる電圧レベルを下げ、ダイオードＤ１は順バイアスさ
れるようになり、電力を内部Ｖ_DD接続点１０１０に結合
する。Ｖ _DD（接続点１００２に現われる電圧）がＶ_BAT
（接続点１００４に現われる電圧）より大であるよう
に、外部電源がＶ_DD入力接続点１００２に電圧レベルを
供給するかぎり、ダイオードＤ２は逆バイアス条件に保
たれ、Ｖ_BAT供給からＶ_BAT 入力接続点１００４へ電力
は与えられない。

【０１１７】第３モード、すなわち電力低下モードで
は、外部電力は不活性（インアクティブ）であり、入力
接続点１００２に結合される不定（浮遊）電圧レベル信
号を結合する。さらに、入力接続点１０００に結合され
るシステム・クロックは、電力スイッチング回路に入力
クロックが現われないような不活性（インアクティブ）
非循環モードである。このモードでは、Ｖ_BAT 入力接続
点１００４に結合される予備電池電源がシステムに全電
力を供給する。このモードは、不揮発読取り書込みメモ
リ・モジュールが、計算器内でのように、データ処理装
置に結合する差込形メモリ・モジュールとして用いられ
るとき、特に重要である。この実施例では、不揮発メモ
リ集積回路（好適実施例の電力スイッチング回路を含
む）と共に、Ｖ_BAT 入力接続点１００４に結合される予
備電池電源が実装される。データ処理装置がスイッチ・
オフされると、入力接続点１００２に結合される外部電
源Ｖ_DDは切り離され、Ｖ_DD入力１００２に結合する信号
の電圧レベルは浮遊するが、Ｖ _DD入力接続点１００２に
現われる電圧レベルはプル・ダウン抵抗負荷トランジス
タＭ８によって接地まで引き下げられる。不揮発メモリ
装置、特に電力スイッチング回路は予備電力低下モード
に自動的にスイッチする。接続点１００２に結合される
外部供給のシステム電力がターン・オフされると、トラ
ンジスタＭ８は抵抗プル・ダウンとして働き、入力接続
点１００２を接地レベル（Ｖ_SS）まで引き下げる。接続
点１０１０における内部Ｖ_DD電圧レベルが外部Ｖ_DD入力
１００２における電圧レベルと一致して降下する（大き
さが減少する）のは、トランジスタＭ１が第３モード、
すなわち電力低下モードへの初期スイッチングにより一
時作動状態を保つからである。入力接続点１００２およ
び内部Ｖ_DD入力接続点１０１０における電圧は、予備電
池電源を入力接続点１００４を介して内部Ｖ_DD入力接続
点１０１０に結合し、それによって不揮発メモリ装置内
のメモリ・アレイに電力を供給するように、ダイオード
Ｄ２がターン・オン（順バイアス）されるまで減少す
る。トランジスタＭ１がターン・オンに保たれるかぎ
り、トランジスタＭ８はシステムのＶ_DD入力接続点１０
０２を接地レベル（Ｖ_SS）まで下げることができない。
しかし時間の１周期がたってから、トランジスタＭ２は
コンデンサＣ１を接続点１０１０における内部Ｖ_DD入力
電圧レベルまで充電し、それによってトランジスタＭ１
をターン・オフにし、それによってトランジスタＭ８は
外部システムＶ_DD入力接続点１００２を接地電圧レベル
（Ｖ_SS）まで下げることができる。ダイオードＤ３は、
トランジスタＭ４に結合されるＶ_DD入力接続点１００２
における正電圧レベルの損失によりトランジスタＭ４が
ターン・オフされるとき、接続点Ｃにトラップされる残
りの電荷を放電するような漏洩通路を与える。トランジ
スタＭ１およびＭ３がターン・オフにされると、接続点
１０１０における内部Ｖ_DD電圧レベルはＶ_DD入力接続点
１００２から（外部システムから）隔離され、予備電池
電源Ｖ_BAT はダイオードＤ２を通してメモリ回路の残部
に必要な電流（漏洩）を供給する。不揮発メモリ・モジ
ュールがいまデータ処理装置から抜かれると、トランジ
スタＭ７およびＭ８は入力接続点１０００ならびに１０
０２をそれぞれ接地レベルに保ち、それによって接続点
１００４に結合される予備電池電源および接続点１０１
０に現われる内部Ｖ_DD電源は外部環境から隔離され、接
続点１０００および１００２におけるスプリアス・クロ
ック入力ならびにＶ_DD入力がそれぞれ防止される。

【０１１８】第４作動モードすなわち第２正常作動モー
ド、および第５作動モードすなわち第２予備モードで
は、予備電池がＶ_BAT 入力接続点１００４に結合され
ず、Ｖ_{BA T} 入力接続点１００４は集積回路接地接続点Ｖ
_SS１００６に結合される。Ｖ_BAT 入力接続点１００４に
おける電圧レベルはＶ_SSレベルであり、それによって抵
抗負荷素子トランジスタＭ７およびＭ８は作動しなくな
る。さらに、Ｖ_DD入力接続点１００２に結合される外部
電源が生き、接続点１００２に結合される。第４モード
すなわち第２正常作動モードでは、不揮発メモリ装置
は、外部供給電源Ｖ_DDが必ず常に活性（アクティブ）で
あるとされるデータ処理装置に利用される。Ｖ _BAT 入力
接続点１００４を接地することによって、トランジスタ
Ｍ７およびＭ８は作動を止められ、集積回路の消費電力
が減少される一方、不揮発メモリ装置は第１モードすな
わち第１正常作動モードの場合のように働く。第５モー
ドすなわち第２予備モードでは、クロック入力は現われ
ず、入力接続点１０００に結合するクロック信号は不活
性非循環モードである。トランジスタＭ１はクロック検
出回路による短時間の遅延後に作動を止められ、それに
よって内部Ｖ_DD 接続点１０１０のＭ１を介してＶ_DD入
力接続点１００２への結合が除去される。Ｖ_BAT 入力接
続点１００４は接地に結合されるので、ダイオードＤ２
はこのモードでは逆バイアスに保たれる。接続点１０１
０における電圧が１個のダイオードの電圧降下をＶ_DD
入力接続点１００２における電圧レベル以下に降下させ
るにつれて、ダイオードＤ１は順バイアスされるように
なり、それによって入力接続点１００２に現われる電圧
は内部Ｖ_DD接続点１０１０結合される。第５モードは、
接続点１００２に結合される主Ｖ_DD電源が必ず存在する
とされる装置にのみ利用されるので、予備電池電源は不
要である。このような条件の下で、第５モードは第２モ
ードすなわち予備モードおよび第３モードすなわち電力
低下モードと並んで、システムの不揮発メモリにオン・
ボード（ｏｎ−ｂｏａｒｄ）として組み合わせ使用され
る。入力接続点１０００に結合されるクロック信号が不
活性（インアクティブ）にスイッチして循環を止める
と、トランジスタＭ１はターン・オフされ、電力は第２
モードの予備モードと同様、ダイオードＤ１を介して内
部Ｖ_DD 接続点１０１０に供給されるが、ただしこの場
合トランジスタＭ７およびＭ８はターン・オフされ、そ
れによって第２モードに比べて第５モードで消費される
電力は減少する。

【０１１９】図９３には、図９２の回路の断面が示され
ている。図９３に示されるような好適実施例では、電力
スイッチング回路は金属ゲートＣＭＯＳ技術で設計され
ているが、他のＭＯＳおよびバイポーラ技術も本発明と
共に利用される。好適実施例では、Ｎ−チャンネルのデ
バイス（ダイオードＤ３、トランジスタＭ３、Ｍ５、Ｍ
６、およびＭ８）はＰタンク１０３０内に作られ、また
Ｐチャンネルのデバイス（ダイオードＤ１、およびＤ
２、ならびにトランジスタＭ１、Ｍ２およびＭ４）はＮ
基板１０４０内に作られる。Ｎ基板１０４０は、電力ス
イッチング回路用の内部Ｖ_DD 電源接続点１０１０を構
成する。

【０１２０】本発明は特定の実施例について開示された
が、本発明が特許請求の範囲に示されたような本発明の
範囲内で他の実施例、装置、回路、および技術に利用さ
れることは当業者によって理解される。

【図面の簡単な説明】

【図１】本発明を実施する形の携帯式電子計算器の斜視
図。

【図２】図１の発明の好適な実施例における主構成部品
の配置を示す図１の計算器の底面図。

【図３】計算器ハウジング内の構成部品の相対配置の詳
細を示す図１および図２の計算器システムの側面図。

【図４】本発明を利用するモジュール式システム設計の
代替実施例の機能ブロック図。

【図５】本発明を利用するモジュール式システム設計の
代替実施例の機能ブロック図。

【図６】本発明を利用するモジュール式システム設計の
代替実施例の機能ブロック図。

【図７】本発明を利用するモジュール式システム設計の
代替実施例の機能ブロック図。

【図８】図２の計算器で実施された図４および図５のモ
ジュール式計算器システムの好適な実施例の詳細な概略
論理図。

【図９】図２の計算器で実施された図４および図５のモ
ジュール式計算器システムの好適な実施例の詳細な概略
論理図。

【図１０】図２の計算器で実施された図４および図５の
モジュール式計算器システムの好適な実施例の詳細な概
略論理図。

【図１１】３レベル・モジュール式レイアウト縮小を示
す図４から図７までの制御装置３０のモジュール式制御
器集積回路の好適な実施例のバー・レイアウトのブロッ
ク図。

【図１２】３レベル・モジュール式レイアウト縮小を示
す図４から図７までの制御装置３０のモジュール式制御
器集積回路の好適な実施例のバー・レイアウトのブロッ
ク図。

【図１３】３レベル・モジュール式レイアウト縮小を示
す図４から図７までの制御装置３０のモジュール式制御
器集積回路の好適な実施例のバー・レイアウトのブロッ
ク図。

【図１４】集積回路のバー・サイズに対してプロットさ
れたスライス当たりの歩留まりおよびバー当たりの費用
を示す組合せ軸グラフ。

【図１５】図１１から図１３までの集積回路設計に適用
された半導体学習曲線を示す費用対累積量のプロット。

【図１６】図１１から図１３までについて説明されたモ
ジュール式集積回路の製法を示すフローチャート。

【図１７】各バッファが図４から図７までの制御器集積
回路３０に用いる個々のアドレス・デコード論理回路と
組み合わされたモジュール式メモリ・マップＩ／Ｏ相互
接続システムの詳細な機能ブロック図。

【図１８】各バッファが図４から図７までの制御器集積
回路３０に用いる個々のアドレス・デコード論理回路と
組み合わされたモジュール式メモリ・マップＩ／Ｏ相互
接続システムの詳細な機能ブロック図。

【図１９】図４から図７までの制御器３０ならびに図１
１から図１３までのモジュール式集積回路設計に使用さ
れるプログラム可能なピンアウト相互接続装置の機能ブ
ロック図。

【図２０】図４から図７までの制御器３０ならびに図１
１から図１３までのモジュール式集積回路設計に使用さ
れるプログラム可能なピンアウト相互接続装置の機能ブ
ロック図。

【図２１】共に図１７と図１８ならびに図１９と図２０
について説明されたモジュール式制御器集積回路におけ
るメモリ・マップＩ／Ｏの好適な実施例のブロック図。

【図２２】共に図１７と図１８ならびに図１９と図２０
について説明されたモジュール式制御器集積回路におけ
るメモリ・マップＩ／Ｏの好適な実施例のブロック図。

【図２３】図２４から図２７までのレイアウト相互関係
を示す図。

【図２４】図２１と図２２の機能ブロックの詳細な概略
図。

【図２５】図２１と図２２の機能ブロックの詳細な概略
図。

【図２６】図２１と図２２の機能ブロックの詳細な概略
図。

【図２７】図２１と図２２の機能ブロックの詳細な概略
図。

【図２８】図２９から図３４までのレイアウト相互関係
を示す図。

【図２９】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３０】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３１】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３２】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３３】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３４】図２２の時間記録論理および組み合わされる
アドレス・デコードの詳細な概略図。

【図３５】図３６から図３８までの概略相互関係図。

【図３６】図２２について説明されたＩ／Ｏ発振器、Ｉ
／Ｏクロック発生器、およびそれらと組み合わされる論
理の詳細な概略図。

【図３７】図２２について説明されたＩ／Ｏ発振器、Ｉ
／Ｏクロック発生器、およびそれらと組み合わされる論
理の詳細な概略図。

【図３８】図２２について説明されたＩ／Ｏ発振器、Ｉ
／Ｏクロック発生器、およびそれらと組み合わされる論
理の詳細な概略図。

【図３９】図２２の表示電圧発生器の詳細な概略図。

【図４０】図２１と図２２のアドレス・デコード装置の
ブロック図。

【図４１】図４０のアドレス・デコード回路の詳細な概
略実施例の図。

【図４２】図４１の回路の信号タイミング図。

【図４３】図２７について説明された制御器集積回路内
に含まれるＩ／Ｏプル・ダウン・ラッチの好適な実施例
の一部概略図、一部ブロック図。

【図４４】図８から図１０までに示された共通母線３３
０用の信号転送プロトコールの信号波形タイミング図。

【図４５】図４４に示した本発明の通信プロトコール用
の状態指令表であり、図４４（Ａ）から図４４（Ｆ）ま
でと共に参照することによって一段とよく理解される。

【図４６】図４４（Ａ）から図４４（Ｅ）までについて
説明された指令プロトコール、および図４３について説
明されたＩ／Ｏラッチ、ならびに図４から図１０につい
て説明されたモジュール装置を実施する装置のブロック
図であり、メモリ装置（読取り／書込みまたは読取り専
用、もしくは両方の形のメモリ）を含む装置のブロック
図。

【図４７】図４４（Ａ）から図４４（Ｅ）までについて
説明された指令プロトコール、および図４３について説
明されたＩ／Ｏラッチ、ならびに図４から図１０につい
て説明されたモジュール装置を実施する装置のブロック
図であり、図４６のメモリ装置６２４の不揮発メモリ実
施例をも示す図４６に示された装置の詳細なブロック
図。

【図４８】図４４（Ａ）から図４４（Ｅ）までについて
説明された指令プロトコール、および図４３について説
明されたＩ／Ｏラッチ、ならびに図４から図１０につい
て説明されたモジュール装置を実施する装置のブロック
図であり、図４７のメモリ装置６５０を有する不揮発メ
モリ・モジュールのブロック図。

【図４９】図４７のモジュール６５０のような取りはず
し可能な携帯式モジュール内に示される集積回路６４０
の読取り専用メモリ実施例を詳しく示す図４６の装置の
ブロック図。

【図５０】図４９の状態カウンタ７０６および制御論理
７０７の詳細なブロック図。

【図５１】図５２から図５８までの図面の相互関係のレ
イアウト。

【図５２】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５３】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５４】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５５】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５６】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５７】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５８】図４７のメモリ・アレイ６３６および図４９
のメモリ・アレイ７３５に相当する読取り専用メモリ・
アレイ・セル７３５ならびに組み合わされるデコード回
路７１４を表わす詳細な回路図。

【図５９】図６０から図７２までの図面の相互関係のレ
イアウト。

【図６０】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６１】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６２】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６３】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６４】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６５】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６６】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６７】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６８】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図６９】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図７０】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図７１】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図７２】図４９および図５０について説明されたクロ
ック発生器７３０、ノー・クロック検出器７４０、同期
回路７２０、Ｉ／Ｏバッファ７０１、Ｉ／Ｏ制御論理７
５０、イネーブル回路７０３、命令デコード、ＰＬＡ７
００、指令ラッチ７０２、状態カウンタ７０６、制御論
理７０７、データ・ラッチ７０５ならびにＢＣＤプログ
ラム・カウンタ７０４を表わす詳細な回路図。

【図７３】図４７および図４８に示されたメモリ・モジ
ュール６５０ならびにメモリ装置６４０の読取り／書込
み実施例のブロック図。

【図７４】図７３の状態カウンタ８７９および制御論理
８８０の拡大された詳細なブロック図。

【図７５】図７６から図８６までの相互関係のレイアウ
ト図。

【図７６】図７３および図７４のブロック図の詳細な回
路図。

【図７７】図７３および図７４のブロック図の詳細な回
路図。

【図７８】図７３および図７４のブロック図の詳細な回
路図。

【図７９】図７３および図７４のブロック図の詳細な回
路図。

【図８０】図７３および図７４のブロック図の詳細な回
路図。

【図８１】図７３および図７４のブロック図の詳細な回
路図。

【図８２】図７３および図７４のブロック図の詳細な回
路図。

【図８３】図７３および図７４のブロック図の詳細な回
路図。

【図８４】図７３および図７４のブロック図の詳細な回
路図。

【図８５】図７３および図７４のブロック図の詳細な回
路図。

【図８６】図７３および図７４のブロック図の詳細な回
路図。

【図８７】図８８から図９０までの相互関係図。

【図８８】図７６から図８６までについて説明されたメ
モリ・アレイ読取り書込み制御論理８９７、メモリ・ア
レイ８９０、アドレス・デコード回路８９５、および他
のメモリ・アレイ関連回路の詳細図。

【図８９】図７６から図８６までについて説明されたメ
モリ・アレイ読取り書込み制御論理８９７、メモリ・ア
レイ８９０、アドレス・デコード回路８９５、および他
のメモリ・アレイ関連回路の詳細図。

【図９０】図７６から図８６までについて説明されたメ
モリ・アレイ読取り書込み制御論理８９７、メモリ・ア
レイ８９０、アドレス・デコード回路８９５、および他
のメモリ・アレイ関連回路の詳細図。

【図９１】図４７ならびに図７３のメモリ装置６４０の
電力スイッチング回路９００の詳細図。

【図９２】図４７ならびに図７３のメモリ装置６４０の
電力スイッチング回路９００の詳細図。

【図９３】好適なＣＭＯＳ実施例の形に示された図９１
および図９２の回路の断面図。

【符号の説明】

１ 計算機 ２ キーボード ３ 表示装置 １０，１１，１２ 制御器チップ １３ 読取り専用メモリ（ＲＯＭ） １４ 電力供給装置 １５ 読取り／書込みメモリ（ＲＡＭ） １６ 主プリント回路板 １７ ハウジング ２２ ，２３ 差込形メモリ・モジュール ３０ モジュール制御装置 ３１，３２ 制御器 ３４ データ処理装置 ３７ 変換装置 ４０ 表示インターフェース装置 ４１ 主表示ドライバ ４２ 従表示ドライバ ５０ システム・メモリ装置 ５２ 製品定義 ＲＯＭ ５３ 指令制御装置およびメモリ装置 ６０ キーボード ７０ 外部周辺装置（プリンタその他のＩ／Ｏ） ８０ 表示装置 １００ 演算制御器 １０１ 主制御器 １０２ 時間保持キー走査Ｉ／Ｏおよび制御器 １０３ ＣＲＯＭ １０４，１０５ ＲＡＭ １０６ 差込形ＣＲＯＭ／ＣＲＡＭモジュール １０７ 差込形ＣＲＡＭ／ＣＲＯＭモジュール １１９，１４９，１５５ 集積回路チップ １２０ 結合パッド １２２ Ｉ／Ｏバッファ １２４ 表示論理回路 １２６ 非モジュール回路群 １２８ 演算論理ユニット（ＡＬＵ） １３０ アドレス・ポインタおよびＲＡＭ母線ならびに
ビット・デコード １３２ 命令デコード回路 １３４ 高速 ＲＯＭ １３５ プログラム・カウンタ、サブルーチン・スタッ
フ、およびページ選択回路 １３８ 仕切可能モジュール式メモリ回路 １４２ ＲＡＭ １４３ 仕切可能レジスタ １４４ 仕切可能デコード回路 １４６ 仕切可能モジュール式 ＲＯＭ １４７ 仕切可能ページ １５０，１５１，１５２ スクライブ・ライン

───────────────────────────────────────────────────── フロントページの続き (31)優先権主張番号 １６３２３７ (32)優先日 1980年６月26日 (33)優先権主張国 米国（ＵＳ） (31)優先権主張番号 １６３２３８ (32)優先日 1980年６月26日 (33)優先権主張国 米国（ＵＳ） (72)発明者 アーサー シー．ハンター アメリカ合衆国テキサス州ルボツク，エイ テイス ストリート 5717 (72)発明者 ケネス エイ．ライズ アメリカ合衆国テキサス州ルボツク，フイ フテイサード ストリート 2703

Claims (2)

【特許請求の範囲】
1. 【請求項１】 連続電源が結合されている限り不揮発デ
   ータを記憶保持するメモリモジュールであって、外部電
   源から電力供給を受けるための結合装置と、予備電源
   と、データを記憶する読み取り／書き込みメモリ装置
   と、前記結合装置、前記予備電源及び前記読み取り／書
   き込みメモリ装置に接続され、前記外部電源又は前記予
   備電源から前記読み取り／書き込みメモリ装置に前記連
   続電源を前記読み取り／書き込みメモリ装置へ供給する
   電力切り換え回路とを含むメモリモジュール。
2. 【請求項２】 前記特許請求の範囲第１項のメモリモジ
   ュールにおいて、前記電力切り換え回路は前記外部電源
   の電圧が所定の電圧値に達したことを検知した時から所
   定時間経過後に、前記外部電源に前記メモリ装置を結合
   する装置を含む前記メモリモジュール。