JPH024166B2 - - Google Patents
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- JPH024166B2 JPH024166B2 JP22149983A JP22149983A JPH024166B2 JP H024166 B2 JPH024166 B2 JP H024166B2 JP 22149983 A JP22149983 A JP 22149983A JP 22149983 A JP22149983 A JP 22149983A JP H024166 B2 JPH024166 B2 JP H024166B2
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- Japan
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- circuit
- digital
- agc
- signal
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03G—CONTROL OF AMPLIFICATION
- H03G3/00—Gain control in amplifiers or frequency changers
- H03G3/20—Automatic control
- H03G3/30—Automatic control in amplifiers having semiconductor devices
- H03G3/3036—Automatic control in amplifiers having semiconductor devices in high-frequency amplifiers or in frequency-changers
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- Control Of Amplification And Gain Control (AREA)
Description
【発明の詳細な説明】
〔従来の技術分野〕
本発明は、デイジタル信号処理の技術により、
入力信号の利得を期待する信号レベルに利得補償
するデイジタルAGC方式に関する。
入力信号の利得を期待する信号レベルに利得補償
するデイジタルAGC方式に関する。
最近、通信システムをデイジタル化することが
行われ、それに伴い通信システムを構成する基本
部分である増幅、減衰、ろ波、等化、変復調、多
重化、同期等をデイジタル回路で構成することが
行われている。そして、これらの基本部分をアナ
ログ回路よりデイジタル回路で構成する方がLSI
化が容易で、それにより回路を小型化でき、かつ
コストを低減化することができるので有利であ
る。
行われ、それに伴い通信システムを構成する基本
部分である増幅、減衰、ろ波、等化、変復調、多
重化、同期等をデイジタル回路で構成することが
行われている。そして、これらの基本部分をアナ
ログ回路よりデイジタル回路で構成する方がLSI
化が容易で、それにより回路を小型化でき、かつ
コストを低減化することができるので有利であ
る。
増幅又は減衰回路の入力ｘ、出力ｙがともにデ
イジタル信号に符号化され、それぞれｘ（nT）、
ｙ（nT）であるとすると、ｙ（nT）＝Ax（nT）で
表わされる。ここで、Ｔはサンプル周期、ｎは整
数、Ａは定数で、Ａ≧１のときは増幅、Ａ＜１の
ときは減衰が行われる。
イジタル信号に符号化され、それぞれｘ（nT）、
ｙ（nT）であるとすると、ｙ（nT）＝Ax（nT）で
表わされる。ここで、Ｔはサンプル周期、ｎは整
数、Ａは定数で、Ａ≧１のときは増幅、Ａ＜１の
ときは減衰が行われる。
いま、この定数ＡをＡ（nT）のように可変量と
し、出力ｙ（nT）をフイードバツクしてＡ（nT）
の値を制御すると、入力ｘ（nT）のレベル変動に
対応して出力ｙ（nT）のレベルが調整され、出力
ｙ（nT）のレベルが一定になるように制御される
ので、AGC（自動利得制御）をデイジタル信号処
理により実現することができる。
し、出力ｙ（nT）をフイードバツクしてＡ（nT）
の値を制御すると、入力ｘ（nT）のレベル変動に
対応して出力ｙ（nT）のレベルが調整され、出力
ｙ（nT）のレベルが一定になるように制御される
ので、AGC（自動利得制御）をデイジタル信号処
理により実現することができる。
従来のデイジタルAGC方式は、出力を入力側
にフイードバツクするフイードバツク型のデイジ
タルAGC方式が用いられていた。このフイード
バツク型のデイジタルAGC方式は入力のダイナ
ミツクレンジが広いものに適するので、ダイナミ
ツクレンジの広いフアクシミリ伝送のＧ規格
（AM−PM−VSB変調方式（VSBは残留側帯波
変調の略号）でフアクシミリ情報を伝送するとき
の規格）の複調において多く用いられていた。
にフイードバツクするフイードバツク型のデイジ
タルAGC方式が用いられていた。このフイード
バツク型のデイジタルAGC方式は入力のダイナ
ミツクレンジが広いものに適するので、ダイナミ
ツクレンジの広いフアクシミリ伝送のＧ規格
（AM−PM−VSB変調方式（VSBは残留側帯波
変調の略号）でフアクシミリ情報を伝送するとき
の規格）の複調において多く用いられていた。
このフイードバツク型のデイジタルAGC方式
は、広いダイナミツクレンジの入力信号の変動に
対して良好にACG動作を行うことができる反面、
遅延特性が大きいためサンプル周期のレベル変動
には追従できずこのレベル変動を抑制することが
できないという欠点があつた。
は、広いダイナミツクレンジの入力信号の変動に
対して良好にACG動作を行うことができる反面、
遅延特性が大きいためサンプル周期のレベル変動
には追従できずこのレベル変動を抑制することが
できないという欠点があつた。
本発明の目的は、従来のフイードバツク型のデ
イジタルAGC方式の欠点を解消し、広いダイナ
ミツクレンジのゆつくりした入力信号のレベル変
動に良好に追従できるとともに、サンプル周期の
短時間のレベル変動にも正確に追従することによ
り、両者のレベル変動を精度良く利得補償するこ
とができるようにしたデイジタルAGC方式を提
供するにある。
イジタルAGC方式の欠点を解消し、広いダイナ
ミツクレンジのゆつくりした入力信号のレベル変
動に良好に追従できるとともに、サンプル周期の
短時間のレベル変動にも正確に追従することによ
り、両者のレベル変動を精度良く利得補償するこ
とができるようにしたデイジタルAGC方式を提
供するにある。
本出願に係る第１の発明は、第１図Ａに示すよ
うに、デイジタル信号処理により入力信号の利得
を期待する信号レベルに利得補償するデイジタル
AGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてサンプリング周期単位
の短い時間で応答するフイードフオアワード型
のデイジタルAGC回路１２と、 (c) 前記フイードバツク型デイジタルAGC回路
１１の出力レベルを検出して、その出力レベル
と所定の閾値との大小関係を判定し、出力レベ
ルが閾値より大きいときは前記フイードフオア
ワード型デイジタルAGC回路１２を動作させ、
出力レベルが閾値より小さいときは前記フイー
ドフオアワード型デイジタルAGC回路１２を
動作させないように制御するレベル検出・判定
回路１３、 を備えたことを特徴とする。
うに、デイジタル信号処理により入力信号の利得
を期待する信号レベルに利得補償するデイジタル
AGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてサンプリング周期単位
の短い時間で応答するフイードフオアワード型
のデイジタルAGC回路１２と、 (c) 前記フイードバツク型デイジタルAGC回路
１１の出力レベルを検出して、その出力レベル
と所定の閾値との大小関係を判定し、出力レベ
ルが閾値より大きいときは前記フイードフオア
ワード型デイジタルAGC回路１２を動作させ、
出力レベルが閾値より小さいときは前記フイー
ドフオアワード型デイジタルAGC回路１２を
動作させないように制御するレベル検出・判定
回路１３、 を備えたことを特徴とする。
また本出願に係る第２の発明は、第１図Ｂに示
すように、デイジタル信号処理により入力信号の
利得を期待する信号レベルに利得補償するデイジ
タルAGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてその出力を複素ベクト
ル信号に変換する複素ベクトル発生回路１９
と、 (c) この複素ベクトル発生回路１９の後段に設け
られてサンプリング周期単位の短い時間で応答
するフイードフオアワード型のデイジタル
AGC回路１２と、 (d) 前記複素ベクトル発生回路１９の出力レベル
を検出し、その出力レベルと所定の閾値との大
小関係を判定し、出力レベルが閾値より大きい
ときは前記フイードフオアワード型デイジタル
AGC回路１２を動作させ、出力レベル閾値よ
り小さいときは前記フイードフオアワード型デ
イジタルAGC回路１２を動作させないように
制御するレベル検出・判定回路１３、 を備えたことを特徴とする。
すように、デイジタル信号処理により入力信号の
利得を期待する信号レベルに利得補償するデイジ
タルAGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてその出力を複素ベクト
ル信号に変換する複素ベクトル発生回路１９
と、 (c) この複素ベクトル発生回路１９の後段に設け
られてサンプリング周期単位の短い時間で応答
するフイードフオアワード型のデイジタル
AGC回路１２と、 (d) 前記複素ベクトル発生回路１９の出力レベル
を検出し、その出力レベルと所定の閾値との大
小関係を判定し、出力レベルが閾値より大きい
ときは前記フイードフオアワード型デイジタル
AGC回路１２を動作させ、出力レベル閾値よ
り小さいときは前記フイードフオアワード型デ
イジタルAGC回路１２を動作させないように
制御するレベル検出・判定回路１３、 を備えたことを特徴とする。
〔第２の発明の実施例〕
最初に第２の発明の一実施例を第２図〜第６図
を参照して説明する。
を参照して説明する。
第２図は、AM−PM−VSB信号からなる入力
信号を同期検波方式で復調する復調部の構成をブ
ロツク図で示したものである。
信号を同期検波方式で復調する復調部の構成をブ
ロツク図で示したものである。
第２図において、点線で囲まれた１０は第２の
発明のデイジタル２段AGC回路を示し、このデ
イジタル２段AGC回路１０はフイードバツク型
デイジタルAGC回路（Ｆ・BAGC回路）１１、
フイードフオアワード型デイジタルAGC回路
（Ｆ・FAGC回路）１２、レベル検出・判定回路
１３及び複素ベクトル発生回路１９を備えてい
る。
発明のデイジタル２段AGC回路を示し、このデ
イジタル２段AGC回路１０はフイードバツク型
デイジタルAGC回路（Ｆ・BAGC回路）１１、
フイードフオアワード型デイジタルAGC回路
（Ｆ・FAGC回路）１２、レベル検出・判定回路
１３及び複素ベクトル発生回路１９を備えてい
る。
複素ベクトル発生回路１９は、Ｆ・BAGC回
路１１の出力を受け、直交した２つのキヤリア信
号Cc及びCsを乗じて低域フイルタ（以下、LPF
という）１４及び１５を通すことにより、実数部
Xr及び虚数部Xiからなる複素ベースバンド信号
を複素ベクトル信号として再生し、Ｆ・FAGC回
路１２及びレベル検出・判定回路１３に供給す
る。
路１１の出力を受け、直交した２つのキヤリア信
号Cc及びCsを乗じて低域フイルタ（以下、LPF
という）１４及び１５を通すことにより、実数部
Xr及び虚数部Xiからなる複素ベースバンド信号
を複素ベクトル信号として再生し、Ｆ・FAGC回
路１２及びレベル検出・判定回路１３に供給す
る。
Ｆ・FAGC回路１２の後に接続された回路は、
複素乗算回路１６及びPLL（フエーズ・ロツク
ド・ループ）１７からなる複素ベースバンド再生
形PLL回路１８である。
複素乗算回路１６及びPLL（フエーズ・ロツク
ド・ループ）１７からなる複素ベースバンド再生
形PLL回路１８である。
次に第２図の各回路の基本動作について説明す
る。0dBｍ〜−40dBｍといつた広いダイナミツ
クレンジで入力されるAM−PM−VSB信号Ax
（ｔ）cos〔2π（fc／fs）ｔ〕は、Ｆ・BAGC回路１
１により、サンプリング周期に対し充分長いゆつ
くりした変動に対して利得が補償され、出力レベ
ル変動が抑制され、かつ単位量「１」に規格化さ
れた信号が、出力される。なお、fcはキヤリア周
波数、fsは信号周波数、Ax（ｔ）は振幅特性であ
る。
る。0dBｍ〜−40dBｍといつた広いダイナミツ
クレンジで入力されるAM−PM−VSB信号Ax
（ｔ）cos〔2π（fc／fs）ｔ〕は、Ｆ・BAGC回路１
１により、サンプリング周期に対し充分長いゆつ
くりした変動に対して利得が補償され、出力レベ
ル変動が抑制され、かつ単位量「１」に規格化さ
れた信号が、出力される。なお、fcはキヤリア周
波数、fsは信号周波数、Ax（ｔ）は振幅特性であ
る。
Ｆ・BAGC回路１１の出力は、複素ベクトル
発生回路１９において直交した２つの規格化され
たキヤリア信号Cc＝cos〔2π（fc／fs）ｔ〕及びCs
＝sin〔2π（fc／fs）ｔ〕を乗算して同期検波を行
つた後LPF１４及び１５を通すことにより複素
ベクトル信号すなわち複素ベースバンド信号
（xr（実数部）及びxi（虚数部））として発生され
る。
発生回路１９において直交した２つの規格化され
たキヤリア信号Cc＝cos〔2π（fc／fs）ｔ〕及びCs
＝sin〔2π（fc／fs）ｔ〕を乗算して同期検波を行
つた後LPF１４及び１５を通すことにより複素
ベクトル信号すなわち複素ベースバンド信号
（xr（実数部）及びxi（虚数部））として発生され
る。
このようにして得られた複素ベースバンド信号
xr、xiに対して、レベル検出・判定回路１３は、
その信号ベクトルの絶対値（xr2＋xi2）を算出
し、所定の閾値と比較することで、その絶対値が
単位量「１」に近いときは、後段のＦ・FAGC回
路１２をオンにして信号ベクトルの絶対値が単位
量「１」となるように正確に単位円に規格化す
る。また絶対値が「０」に近いときは、後段の
Ｆ・FAGC回路をオフにして動作させないように
する。
xr、xiに対して、レベル検出・判定回路１３は、
その信号ベクトルの絶対値（xr2＋xi2）を算出
し、所定の閾値と比較することで、その絶対値が
単位量「１」に近いときは、後段のＦ・FAGC回
路１２をオンにして信号ベクトルの絶対値が単位
量「１」となるように正確に単位円に規格化す
る。また絶対値が「０」に近いときは、後段の
Ｆ・FAGC回路をオフにして動作させないように
する。
以上のようにして、単位円上に規格化された複
素ベースバンド信号を得、その信号について複素
ベースバンド再生形PLL回路１８を働かせるこ
とにより、位相同期の精度の高いPLLが実現さ
れる。
素ベースバンド信号を得、その信号について複素
ベースバンド再生形PLL回路１８を働かせるこ
とにより、位相同期の精度の高いPLLが実現さ
れる。
次に、各回路の動作について詳細に説明する。
第３図は、公知のＦ・BAGC回路の構成をブ
ロツク図で示したものである。入力信号は、乗算
器２１及び２２を通つて出力信号となる。乗算器
２１の出力は絶対値検出（ABS）回路２８に加
えられてその絶対値を検出される。この絶対値
は、加算器２５でリフアレンス信号との差がとら
れた後、乗算器２３、加算器２６及び単位周期
（サンプル周期）の遅延素子（Z-1）２９からなる
デイジタルフイルタ、乗算器２４、加算器２７を
通つて乗算器２１にフイードバツクされる。乗算
器２３ではパラメータαが乗算され、これにより
AGCの追従速度を調整することができる。乗算
器２４にはパラメータK1が乗算され、加算器２
７にはパラメータK2が加算される。このパラメ
ータK1、K2の選び方でダイナミツクレンジを調
整することができる。乗算器２２には利得調整信
号が加えられ、規格化が行われる。
ロツク図で示したものである。入力信号は、乗算
器２１及び２２を通つて出力信号となる。乗算器
２１の出力は絶対値検出（ABS）回路２８に加
えられてその絶対値を検出される。この絶対値
は、加算器２５でリフアレンス信号との差がとら
れた後、乗算器２３、加算器２６及び単位周期
（サンプル周期）の遅延素子（Z-1）２９からなる
デイジタルフイルタ、乗算器２４、加算器２７を
通つて乗算器２１にフイードバツクされる。乗算
器２３ではパラメータαが乗算され、これにより
AGCの追従速度を調整することができる。乗算
器２４にはパラメータK1が乗算され、加算器２
７にはパラメータK2が加算される。このパラメ
ータK1、K2の選び方でダイナミツクレンジを調
整することができる。乗算器２２には利得調整信
号が加えられ、規格化が行われる。
このようにして、Ｆ・BAGC回路は、広いダ
イナミツクレンジをカバーし、時間的にゆるやか
なレベル追従特性を実現する。
イナミツクレンジをカバーし、時間的にゆるやか
なレベル追従特性を実現する。
第４図は、レベル検出・判定回路の構成を示す
ブロツク図である。複素ベクトル発生回路１９よ
り入力された複素ベースバンド信号（xr、xi）に
対して、乗算器３１によりxr2が、乗算器３２に
よりxi2がそれぞれ求められ、加算器３３により
両者の和である絶対値（xr2＋xi2）が求められ
る。絶対値（xr2＋xi2）は加算器３４において閾
値を減じて符号判別回路３５に加えられる。この
絶対値（xr2＋xi2）は、入力信号にキヤリアがあ
るときは規格値「１」に近く、キヤリアがないと
きは「０」に近くなる。そこで、閾値として例え
ば「1/2」を設定すれば、キヤリアがあるとき、
すなわち入力信号にデータがあるときは加算器３
４の出力は正となり、キヤリアがないとき、すな
わちデータがないときは加算器３４の出力は負と
なる。
ブロツク図である。複素ベクトル発生回路１９よ
り入力された複素ベースバンド信号（xr、xi）に
対して、乗算器３１によりxr2が、乗算器３２に
よりxi2がそれぞれ求められ、加算器３３により
両者の和である絶対値（xr2＋xi2）が求められ
る。絶対値（xr2＋xi2）は加算器３４において閾
値を減じて符号判別回路３５に加えられる。この
絶対値（xr2＋xi2）は、入力信号にキヤリアがあ
るときは規格値「１」に近く、キヤリアがないと
きは「０」に近くなる。そこで、閾値として例え
ば「1/2」を設定すれば、キヤリアがあるとき、
すなわち入力信号にデータがあるときは加算器３
４の出力は正となり、キヤリアがないとき、すな
わちデータがないときは加算器３４の出力は負と
なる。
符号判定回路３５は、加算器３４の出力の符号
を判定し、正であるとき、すなわち入力信号にキ
ヤリアがあるときにのみ、Ｆ・FAGC回路１２を
動作させて、次に説明するように複素信号ベクト
ル（xr、xi）を単位円に規格化し、符号が負のと
きはＦ・FAGC回路１２を動作させず、その出力
すなわち複素ベースバンド再生型PLL１８の入
力を零にする。
を判定し、正であるとき、すなわち入力信号にキ
ヤリアがあるときにのみ、Ｆ・FAGC回路１２を
動作させて、次に説明するように複素信号ベクト
ル（xr、xi）を単位円に規格化し、符号が負のと
きはＦ・FAGC回路１２を動作させず、その出力
すなわち複素ベースバンド再生型PLL１８の入
力を零にする。
第５図はＦ・FAGC回路１２の構成を示すブロ
ツクである。図において、４０〜４６は乗算器、
４７〜４９は加算器、α1とα2は乗算係数、R1と
R2はリフアレンスである。ただし、R1は負値を
得るので、加算器４８においては減算が行われ
る。
ツクである。図において、４０〜４６は乗算器、
４７〜４９は加算器、α1とα2は乗算係数、R1と
R2はリフアレンスである。ただし、R1は負値を
得るので、加算器４８においては減算が行われ
る。
したがつて、乗算器４５及び４６に加えられる
利得補償関数をAgとすると、Agは下式で示され
る。
利得補償関数をAgとすると、Agは下式で示され
る。
Ag＝α2｛α1（xr2＋xi2）＋R1｝2＋R2
上記の式で示される形をした利得補償関数Ag
を用いた場合、入力としてカバーできるレンジ
は、用いる関数系によつて異なるが、一般にそれ
程広くない。しかしながら、動作レンジ内に入つ
た信号レベルに対しては正確に利得補償を果すこ
とができ、かつ、入力サンプル毎に応答する速い
追従特性をもつている。
を用いた場合、入力としてカバーできるレンジ
は、用いる関数系によつて異なるが、一般にそれ
程広くない。しかしながら、動作レンジ内に入つ
た信号レベルに対しては正確に利得補償を果すこ
とができ、かつ、入力サンプル毎に応答する速い
追従特性をもつている。
例えば、α1＝1/2、α2＝0.5928、R1＝−1.2443、
R2＝0.6716とした利得補償関数Ag(1)、すなわち Ag(1)＝0.5928×｛1/2（xr2＋xi2） −1.2443｝2＋0.6716 で示されるAg(1)を用いると、出力yr、yiは、 yr＝Ag(1)×xr、yi＝Ag(1)×xi となり、第６図に示すように、単位円近辺の入力
レンジを単位円に正しく規格化することができ
る。
R2＝0.6716とした利得補償関数Ag(1)、すなわち Ag(1)＝0.5928×｛1/2（xr2＋xi2） −1.2443｝2＋0.6716 で示されるAg(1)を用いると、出力yr、yiは、 yr＝Ag(1)×xr、yi＝Ag(1)×xi となり、第６図に示すように、単位円近辺の入力
レンジを単位円に正しく規格化することができ
る。
このようにして得られた単位円上に規格化され
た複素ベースバンド信号を、複素ベースバンド再
生型PLL回路１８に加えることにより位相同期
精度の高いPLLが実現される。なお、複素ベー
スバンド再生型PLL回路は本願発明と直接関係
ないので、複素ベースバンド信号を用いてＦ・
FAGCを施し、複素ベースバンド再生型PLLを行
えば、位相同期精度の高いPLLが得られること
を指摘し、その構成についての詳細な説明は省略
する。
た複素ベースバンド信号を、複素ベースバンド再
生型PLL回路１８に加えることにより位相同期
精度の高いPLLが実現される。なお、複素ベー
スバンド再生型PLL回路は本願発明と直接関係
ないので、複素ベースバンド信号を用いてＦ・
FAGCを施し、複素ベースバンド再生型PLLを行
えば、位相同期精度の高いPLLが得られること
を指摘し、その構成についての詳細な説明は省略
する。
以上の実施例では、AM−PM−VSB信号の複
調部を例にとつたため、実部と虚部からなる２入
力、２出力の構成となつているが、用途に応じて
関数係を変えることで他の分野にも適用できる。
入・出力も、次の第１の発明の実施例に示すよう
に、１入力、１出力の構成のものとすることがで
きる。
調部を例にとつたため、実部と虚部からなる２入
力、２出力の構成となつているが、用途に応じて
関数係を変えることで他の分野にも適用できる。
入・出力も、次の第１の発明の実施例に示すよう
に、１入力、１出力の構成のものとすることがで
きる。
〔第１の発明の実施例〕
第１の発明の実施例は、前述の第２の発明の実
施例において、複素ベクトル発生回路１９を取り
除き、Ｆ・BAGC回路１１の出力を直接Ｆ・
FAGC回路１２及びレベル検出・判定回路１３に
入力した場合に相当する。すなわち、Xr＝Xi＝
Ｆ・BAGC回路１１の出力、とした場合に相当
する。
施例において、複素ベクトル発生回路１９を取り
除き、Ｆ・BAGC回路１１の出力を直接Ｆ・
FAGC回路１２及びレベル検出・判定回路１３に
入力した場合に相当する。すなわち、Xr＝Xi＝
Ｆ・BAGC回路１１の出力、とした場合に相当
する。
したがつて、第１の発明の実施例におけるＦ・
BAGC回路は、第３図に示した第２の発明の実
施例におけるＦ・BAGC回路１１と同じ構成で
ある。
BAGC回路は、第３図に示した第２の発明の実
施例におけるＦ・BAGC回路１１と同じ構成で
ある。
また、第１の発明の実施例におけるＦ・FAGC
回路は、第５図に示した第２の発明の実施例にお
けるＦ・FAGC回路１２のXrまたはXiのいずれ
が一方の回路部分によつて構成される。
回路は、第５図に示した第２の発明の実施例にお
けるＦ・FAGC回路１２のXrまたはXiのいずれ
が一方の回路部分によつて構成される。
同様に、第１の発明の実施例におけるレベル検
出・判定回路は、第４図に示した第２の発明の実
施例におけるレベル検出・判定回路１３のXrま
たはXiのいずれが一方の回路部分によつて構成
される。
出・判定回路は、第４図に示した第２の発明の実
施例におけるレベル検出・判定回路１３のXrま
たはXiのいずれが一方の回路部分によつて構成
される。
第１の発明の実施例の動作は、前述の第２の発
明の実施例の動作と同様にして行われるので、そ
の説明は省略する。
明の実施例の動作と同様にして行われるので、そ
の説明は省略する。
以上説明したように、本発明は、フイードバツ
ク型AGC回路とフイードフオアワード型AGC回
路の特徴を生かすことにより、信号レベルの大幅
な時間的に遅い変動に追従しつつ、サンプル周期
の短時間のレベル変動に対してもしぼられた信号
レンジ内での正確な利得補償を実現することがで
きる。
ク型AGC回路とフイードフオアワード型AGC回
路の特徴を生かすことにより、信号レベルの大幅
な時間的に遅い変動に追従しつつ、サンプル周期
の短時間のレベル変動に対してもしぼられた信号
レンジ内での正確な利得補償を実現することがで
きる。
この特徴があるので、本発明は、広いダイナミ
ツクレンジ信号を精度良く利得補償する必要があ
るような同期検波に極めて好適である。
ツクレンジ信号を精度良く利得補償する必要があ
るような同期検波に極めて好適である。
第１図は本出願に係る第１の発明と第２の発明
の基本構成を示すブロツク図、第２図は第２の発
明の一実施例のブロツク図、第３図はフイードバ
ツク型AGC（Ｆ・BAGC）回路の構成を示すブロ
ツク図、第４図はレベル検出・判定回路の構成を
示すブロツク図、第５図はフイードフオアワード
型AGC（Ｆ・FAGC）回路の構成を示すブロツク
図、第６図は第５図のフイードフオアワード型
AGC回路の動作説明図をそれぞれ示す。 第１図〜第５図において、１０……デイジタル
２段AGC回路、１１……フイードバツク型AGC
回路（Ｆ・BAGC回路）、１２……フイードフオ
アワード型AGC回路（Ｆ・FAGC回路）、１３…
…レベル検出・判定回路、１４，１５……低域フ
イルタ（LPF）、１６……複素乗算回路、１７…
…フエーズブロツクドループ（PLL）、１８……
複素ベースバンド再生型PLL回路、１９……複
素ベクトル発生回路、２１〜２４……乗算器、２
５〜２７……加算器、２８……絶対値検出回路、
２９……単位周期遅延素子、３１，３２……乗算
器、３３，３４……加算器、３５……符号判定回
路、４０〜４６……乗算器、４７〜４９……加算
器。
の基本構成を示すブロツク図、第２図は第２の発
明の一実施例のブロツク図、第３図はフイードバ
ツク型AGC（Ｆ・BAGC）回路の構成を示すブロ
ツク図、第４図はレベル検出・判定回路の構成を
示すブロツク図、第５図はフイードフオアワード
型AGC（Ｆ・FAGC）回路の構成を示すブロツク
図、第６図は第５図のフイードフオアワード型
AGC回路の動作説明図をそれぞれ示す。 第１図〜第５図において、１０……デイジタル
２段AGC回路、１１……フイードバツク型AGC
回路（Ｆ・BAGC回路）、１２……フイードフオ
アワード型AGC回路（Ｆ・FAGC回路）、１３…
…レベル検出・判定回路、１４，１５……低域フ
イルタ（LPF）、１６……複素乗算回路、１７…
…フエーズブロツクドループ（PLL）、１８……
複素ベースバンド再生型PLL回路、１９……複
素ベクトル発生回路、２１〜２４……乗算器、２
５〜２７……加算器、２８……絶対値検出回路、
２９……単位周期遅延素子、３１，３２……乗算
器、３３，３４……加算器、３５……符号判定回
路、４０〜４６……乗算器、４７〜４９……加算
器。
Claims (1)
- 【特許請求の範囲】 １ デイジタル信号処理により入力信号の利得を
期待する信号レベルに利得補償するデイジタル
AGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてサンプリング周期単位
の短い時間で応答するフイードフオアワード型
のデイジタルAGC回路１２と、 (c) 前記フイードバツク型デイジタルAGC回路
１１の出力レベルを検出し、その出力レベルと
所定の閾値との大小関係を判定し、出力レベル
が閾値より大きいときは前記フイードフオアワ
ード型デイジタルAGC回路１２を動作させ、
出力レベルが閾値より小さいときは前記フイー
ドフオアワード型デイジタルAGC回路１２を
動作させないように制御するレベル検出・判定
回路１３、 を備えたことを特徴とするデイジタル２段AGC
方式。 ２ デイジタル信号処理により入力信号の利得を
期待する信号レベルに利得補償するデイジタル
AGC方式において、 (a) 前段に設けられて広いダイナミツクレンジの
入力信号の利得補償を行うフイードバツク型の
デイジタルAGC回路１１と、 (b) このフイードバツク型デイジタルAGC回路
１１の後段に設けられてその出力を複素ベクト
ル信号に変換する複素ベクトル発生回路１９
と、 (c) この複素ベクトル発生回路１９の後段に設け
られてサンプリング周期単位の短い時間で応答
するフイードフオアワード型のデイジタル
AGC回路１２と、 (d) 前記複素ベクトル発生回路１９の出力レベル
を検出し、その出力レベルと所定の閾値との大
小関係を判定し、出力レベルが閾値より大きい
ときは前記フイードフオアワード型デイジタル
AGC回路１２を動作させ、出力レベル閾値よ
り小さいときは前記フイードフオアワード型デ
イジタルAGC回路１２を動作させないように
制御するレベル検出・判定回路１３、 を備えたことを特徴とするデイジタル２段AGC
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22149983A JPS60114008A (ja) | 1983-11-25 | 1983-11-25 | ディジタル２段ａｇｃ方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22149983A JPS60114008A (ja) | 1983-11-25 | 1983-11-25 | ディジタル２段ａｇｃ方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60114008A JPS60114008A (ja) | 1985-06-20 |
| JPH024166B2 true JPH024166B2 (ja) | 1990-01-26 |
Family
ID=16767664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22149983A Granted JPS60114008A (ja) | 1983-11-25 | 1983-11-25 | ディジタル２段ａｇｃ方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60114008A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009134806A (ja) | 2007-11-30 | 2009-06-18 | Fujitsu Ltd | ヘッドｉｃ、リード回路及び媒体記憶装置 |
-
1983
- 1983-11-25 JP JP22149983A patent/JPS60114008A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60114008A (ja) | 1985-06-20 |
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