JP3211112B2 - 直流ドリフト補償回路 - Google Patents
直流ドリフト補償回路Info
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- JP3211112B2 JP3211112B2 JP35151392A JP35151392A JP3211112B2 JP 3211112 B2 JP3211112 B2 JP 3211112B2 JP 35151392 A JP35151392 A JP 35151392A JP 35151392 A JP35151392 A JP 35151392A JP 3211112 B2 JP3211112 B2 JP 3211112B2
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Description
【０００１】
【産業上の利用分野】本発明はディジタル信号伝送にお
ける復調装置において、ベースバンド帯の直流増幅器に
より発生する直流ドリフトを補償する遅延検波回路に関
するものである。
ける復調装置において、ベースバンド帯の直流増幅器に
より発生する直流ドリフトを補償する遅延検波回路に関
するものである。
【０００２】
【従来の技術】ベースバンド帯において実現される遅延
検波回路は、ＩＦ（Intermediate Frequency) 帯の変調
信号を一旦、直交準同期検波回路によりベースバンド帯
に変換した後、一シンボル間の位相差を検出する構成と
なる。検波器回路構成を図３に示す。同図において１は
入力端子、２は出力端子、３は分配器、４は局部発信
器、５は９０度移相器、６，７は直流増幅器、８，９は
乗算器、１０は差動位相検出回路、１１，１２は低域通
過型濾波回路、１３は複素乗算回路、１４は一シンボル
遅延回路を示す。
検波回路は、ＩＦ（Intermediate Frequency) 帯の変調
信号を一旦、直交準同期検波回路によりベースバンド帯
に変換した後、一シンボル間の位相差を検出する構成と
なる。検波器回路構成を図３に示す。同図において１は
入力端子、２は出力端子、３は分配器、４は局部発信
器、５は９０度移相器、６，７は直流増幅器、８，９は
乗算器、１０は差動位相検出回路、１１，１２は低域通
過型濾波回路、１３は複素乗算回路、１４は一シンボル
遅延回路を示す。
【０００３】図４に複素乗算回路の構成例を示す。同図
において１５−１，１５−２，１６−１，１６−２は入
力信号、１７−１，１７−２は出力信号、１８〜２１は
乗算回路、２２は反転回路、２３，２４は全加算回路、
２５，２６は全加算回路のキャリー端子を示す。ベース
バンド帯に変換され、直流増幅器を経た変調信号は直流
増幅器のドリフト電圧により直流ドリフトを受ける。直
流ドリフトのない変調信号ａk にドリフトδが加わり、
差動位相検波回路を通過すると次式に示すような信号Ｓ
が出力される。
において１５−１，１５−２，１６−１，１６−２は入
力信号、１７−１，１７−２は出力信号、１８〜２１は
乗算回路、２２は反転回路、２３，２４は全加算回路、
２５，２６は全加算回路のキャリー端子を示す。ベース
バンド帯に変換され、直流増幅器を経た変調信号は直流
増幅器のドリフト電圧により直流ドリフトを受ける。直
流ドリフトのない変調信号ａk にドリフトδが加わり、
差動位相検波回路を通過すると次式に示すような信号Ｓ
が出力される。
【０００４】 Ｓ＝(ak+δ)(ak-1+ δ)*＝aka* k-1+δ(ak+a* k-1)＋δ2 (1)
【０００５】（１）式に示したように直流ドリフトによ
り右辺第二、第三項に示される特性劣化が発生するとい
う問題点がある。従来、この特性劣化を防ぐためにでき
るかぎり直流ドリフト変動の少ない直流増幅器を使用
し、この直流ドリフトがなくなるように調整を行なう事
によりこの特性劣化を防止していた。しかしながら、直
流ドリフトは基本的に直流増幅器の温度特性に依存して
おり環境の変化により変動するため完全な補償は不可能
であり、人による調整は製品自体のコストを著しく高騰
させるという問題点がある。一方、別な手段として入力
信号の分布の一様性を利用して直流増幅器の出力信号の
平均値を求め、直流増幅器の直流ドリフト電圧制御端
子、あるいは直流増幅の出力に備えた加算回路にフィー
ドバックをかける事により劣化を補償する方法がある。
構成例を図５に示す。同図において２７は入力端子、２
８は出力端子、２９，３４は加算回路、３２は重み付け
回路、３６は差動位相検波回路、３３は平均値推定回
路、３１，３５は一シンボル遅延回路、３０は複素乗算
回路を示す。この方法は人による調整を必要としない
が、直流増幅器出力信号の平均値を求めるためには長い
間の時間平均を必要とするため、安定するまでに時間が
かかると言う問題点がある。特に、移動無線に使用する
携帯器では低消費電力化のために短い通話時間以外では
電源が切断されているため、安定化が困難であると言う
問題点がある。
り右辺第二、第三項に示される特性劣化が発生するとい
う問題点がある。従来、この特性劣化を防ぐためにでき
るかぎり直流ドリフト変動の少ない直流増幅器を使用
し、この直流ドリフトがなくなるように調整を行なう事
によりこの特性劣化を防止していた。しかしながら、直
流ドリフトは基本的に直流増幅器の温度特性に依存して
おり環境の変化により変動するため完全な補償は不可能
であり、人による調整は製品自体のコストを著しく高騰
させるという問題点がある。一方、別な手段として入力
信号の分布の一様性を利用して直流増幅器の出力信号の
平均値を求め、直流増幅器の直流ドリフト電圧制御端
子、あるいは直流増幅の出力に備えた加算回路にフィー
ドバックをかける事により劣化を補償する方法がある。
構成例を図５に示す。同図において２７は入力端子、２
８は出力端子、２９，３４は加算回路、３２は重み付け
回路、３６は差動位相検波回路、３３は平均値推定回
路、３１，３５は一シンボル遅延回路、３０は複素乗算
回路を示す。この方法は人による調整を必要としない
が、直流増幅器出力信号の平均値を求めるためには長い
間の時間平均を必要とするため、安定するまでに時間が
かかると言う問題点がある。特に、移動無線に使用する
携帯器では低消費電力化のために短い通話時間以外では
電源が切断されているため、安定化が困難であると言う
問題点がある。
【０００６】
【発明が解決しようとする課題】遅延検波回路におい
て、直流増幅器において発生する直流ドリフトが発生
し、このドリフトにより遅延検波後の復調特性が劣化す
ると言う問題点があった。コストの高騰を招く事なく、
この劣化を補償するために直流増幅器出力信号の平均値
を求め直流増幅器のドリフト調整制御端子、あるいは直
流増幅器の出力に備えた加算回路にフィードバックをか
ける方法があるが、直流増幅器出力信号の平均値を求め
るには長い時間が必要になるという問題点があった。
て、直流増幅器において発生する直流ドリフトが発生
し、このドリフトにより遅延検波後の復調特性が劣化す
ると言う問題点があった。コストの高騰を招く事なく、
この劣化を補償するために直流増幅器出力信号の平均値
を求め直流増幅器のドリフト調整制御端子、あるいは直
流増幅器の出力に備えた加算回路にフィードバックをか
ける方法があるが、直流増幅器出力信号の平均値を求め
るには長い時間が必要になるという問題点があった。
【０００７】これらの問題点を鑑み、本発明ではベース
バンド帯で実現される遅延検波回路の直流ドリフト補償
を自動的かつ迅速に完了するための手段を提供すること
を目的とする。
バンド帯で実現される遅延検波回路の直流ドリフト補償
を自動的かつ迅速に完了するための手段を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】上記目的を達成するため
の本発明の特徴は、ベースバンド帯で実現される遅延検
波回路の直流ドリフト補償回路において、入力信号に直
流ドリフトを加算して補償する第１加算回路と、その出
力に接続され１タイムスロット間の位相変化を検出する
差動位相検出回路と、該差動位相検出回路の入出力信号
から前記第１加算回路への補償信号を出力するドリフト
推定回路とを具備し、前記差動位相検出回路は、入力信
号を１タイムスロット時間だけ遅延させる第１の遅延回
路と、その出力と入力信号とを乗積演算する第１の乗算
器より構成され、前記ドリフト推定回路は、前記差動位
相検出回路の出力信号を識別する識別回路と、該識別回
路の入出力の差を検出する減算回路と、該減算回路の出
力と前記差動位相検出回路の入力信号とを乗算する第２
の乗算器と、該乗算器の出力に重み付けを行なう重み付
け回路と、その出力を累積する累積回路とを有し、該累
積回路は、その出力信号を１タイムスロット時間だけ遅
延させる第２の遅延回路と、該遅延回路の入出力を加算
する加算回路とを有し、該加算回路の出力を、ドリフト
補償信号として前記第１加算回路に印加する直流ドリフ
ト補償回路にある。
の本発明の特徴は、ベースバンド帯で実現される遅延検
波回路の直流ドリフト補償回路において、入力信号に直
流ドリフトを加算して補償する第１加算回路と、その出
力に接続され１タイムスロット間の位相変化を検出する
差動位相検出回路と、該差動位相検出回路の入出力信号
から前記第１加算回路への補償信号を出力するドリフト
推定回路とを具備し、前記差動位相検出回路は、入力信
号を１タイムスロット時間だけ遅延させる第１の遅延回
路と、その出力と入力信号とを乗積演算する第１の乗算
器より構成され、前記ドリフト推定回路は、前記差動位
相検出回路の出力信号を識別する識別回路と、該識別回
路の入出力の差を検出する減算回路と、該減算回路の出
力と前記差動位相検出回路の入力信号とを乗算する第２
の乗算器と、該乗算器の出力に重み付けを行なう重み付
け回路と、その出力を累積する累積回路とを有し、該累
積回路は、その出力信号を１タイムスロット時間だけ遅
延させる第２の遅延回路と、該遅延回路の入出力を加算
する加算回路とを有し、該加算回路の出力を、ドリフト
補償信号として前記第１加算回路に印加する直流ドリフ
ト補償回路にある。
【０００９】
【作用】本発明では遅延検波後の出力信号と所望の信号
との誤差信号を検出し、この誤差信号と遅延検波回路へ
の入力信号との相関を打ち消す操作をドリフト推定回路
により行ないドリフト補償回路にフィードバックするこ
とによりドリフト補償を行なう。具体的には、誤差信号
と遅延検波への入力信号である一シンボル遅延された入
力信号との相関値と、誤差信号の複素共役信号と遅延検
波へのもう一方の入力信号との相関値の和をもとめる。
この相関値の和に重み付けを施しドリフトの更新値とし
て、累積回路に入力する。この累積回路の出力信号をド
リフトの補償量として入力信号にフィードバックする。
この時直流増幅器出力信号Ｕk に対してドリフト補償Ｈ
k が施された後、遅延検波される。この時、所望信号Ｄ
との誤差信号は次式で定義される。
との誤差信号を検出し、この誤差信号と遅延検波回路へ
の入力信号との相関を打ち消す操作をドリフト推定回路
により行ないドリフト補償回路にフィードバックするこ
とによりドリフト補償を行なう。具体的には、誤差信号
と遅延検波への入力信号である一シンボル遅延された入
力信号との相関値と、誤差信号の複素共役信号と遅延検
波へのもう一方の入力信号との相関値の和をもとめる。
この相関値の和に重み付けを施しドリフトの更新値とし
て、累積回路に入力する。この累積回路の出力信号をド
リフトの補償量として入力信号にフィードバックする。
この時直流増幅器出力信号Ｕk に対してドリフト補償Ｈ
k が施された後、遅延検波される。この時、所望信号Ｄ
との誤差信号は次式で定義される。
【００１０】 ｅk ＝D(Uk,Uk-1,δ)-(Uk+δ)(Uk-1+ δ)* (2)
【００１１】この場合、差動位相差検出回路の入力Ｙk
はドリフト電圧と入力信号の和で表される事を考慮し
て、ドリフト補償量に関して誤差ｅk の二乗平均の微分
を取ると次式に示すようになる。
はドリフト電圧と入力信号の和で表される事を考慮し
て、ドリフト補償量に関して誤差ｅk の二乗平均の微分
を取ると次式に示すようになる。
【００１２】
【数１】
【００１３】従って、最小二乗アルゴリズムによって、
次式に示すドリフト補償量Ｈk の更新を行なうことによ
りドリフトの補償が可能になる。
次式に示すドリフト補償量Ｈk の更新を行なうことによ
りドリフトの補償が可能になる。
【００１４】 Ｈk ＝Ｈk ＋μ（ｅ* kＹk ＋ｅk Ｙk-1 ） (4)
【００１５】
【実施例】直流ドリフト補償回路の具体例としてπ／４
−ＱＰＳＫ用遅延検波回路の構成を図１に示す。同図に
おいて３７は入力端子、３８は出力端子、４１，４５，
４７は複素乗算回路、４３は識別回路、４０は差動位相
検波回路、３９，４４，４８，５１は加算回路、４２，
５２は一シンボル遅延回路、５０は累積回路を示す。準
同期検波回路の出力信号は直流増幅器を経た後、入力端
子３７よりベースバンド処理遅延検波回路に入力され
る。入力端子３７よりの入力信号は全加算回路よりなる
直流ドリフト補償回路に入力された後、差動位相検波回
路４０に入力され一シンボル間の位相差信号を出力す
る。この位相差信号は減算器４４に入力され、識別器４
３による位相差信号の識別結果がもう一方の減算回路４
４の入力信号となり、その差が減算回路４４より誤差信
号として出力される。この誤差信号と差動位相差検出回
路４０において一シンボル遅延された信号との相関値を
複素乗算回路４５により演算し、同時にこの誤差信号の
複素共役と差動位相差検出回路４０の入力信号との相関
値を複素乗算回路４７により演算する。複素乗算回路４
５と４７の出力信号を加算回路４８により加算し重み付
け回路４９により重み付けされた後、ドリフトの累積回
路５０に出力する。最後に、累積回路からの出力信号を
ドリフト補償量の更新値としてドリフト補償回路３９に
出力する。
−ＱＰＳＫ用遅延検波回路の構成を図１に示す。同図に
おいて３７は入力端子、３８は出力端子、４１，４５，
４７は複素乗算回路、４３は識別回路、４０は差動位相
検波回路、３９，４４，４８，５１は加算回路、４２，
５２は一シンボル遅延回路、５０は累積回路を示す。準
同期検波回路の出力信号は直流増幅器を経た後、入力端
子３７よりベースバンド処理遅延検波回路に入力され
る。入力端子３７よりの入力信号は全加算回路よりなる
直流ドリフト補償回路に入力された後、差動位相検波回
路４０に入力され一シンボル間の位相差信号を出力す
る。この位相差信号は減算器４４に入力され、識別器４
３による位相差信号の識別結果がもう一方の減算回路４
４の入力信号となり、その差が減算回路４４より誤差信
号として出力される。この誤差信号と差動位相差検出回
路４０において一シンボル遅延された信号との相関値を
複素乗算回路４５により演算し、同時にこの誤差信号の
複素共役と差動位相差検出回路４０の入力信号との相関
値を複素乗算回路４７により演算する。複素乗算回路４
５と４７の出力信号を加算回路４８により加算し重み付
け回路４９により重み付けされた後、ドリフトの累積回
路５０に出力する。最後に、累積回路からの出力信号を
ドリフト補償量の更新値としてドリフト補償回路３９に
出力する。
【００１６】
【発明の効果】図２に従来技術と本発明の収束特性を示
す。従来技術においては高速性を達成するために次定数
を充分に小さくしてあるため収束後においても不安定で
ある。一方、本発明の回路は従来技術の３分の１程度の
時間により収束が完了し、かつ収束後も安定している。
即ち、本発明の直流ドリフト補償回路を備えた遅延検波
回路は遅延検波後の誤差信号を用いて直流ドリフトを推
定するためにドリフト補償が高速に完了できるという利
点がある。
す。従来技術においては高速性を達成するために次定数
を充分に小さくしてあるため収束後においても不安定で
ある。一方、本発明の回路は従来技術の３分の１程度の
時間により収束が完了し、かつ収束後も安定している。
即ち、本発明の直流ドリフト補償回路を備えた遅延検波
回路は遅延検波後の誤差信号を用いて直流ドリフトを推
定するためにドリフト補償が高速に完了できるという利
点がある。
【図１】本発明の実施例の回路を示す。
【図２】本発明の収束特性を従来と比較する図を示す。
【図３】遅延検波回路の構成例を示す。
【図４】複素乗算回路の構成例を示す。
【図５】従来のドリフト補償回路を示す。
１，１５−１，１５−２，１６−１，１６−２，２７，
３７ 入力端子 ２，１７−１，１７−２，２８，３８ 出力端子 ２５，２６ キャリー端子 １１，１２ 低域通過型濾波回路 ３ 分配回路 ５ ９０度移相器 ４ 局部発振器 ６，７ 直流増幅器 １０，３６，４０ 差動位相差検出回路 １３，３０，４１，４５，４７ 複素乗算回路 ８，９，１８，１９，２０，２１ 乗算回路 １４，３１，３５，４２ 遅延回路 ２３，２４，２９，３４，３９，４８，５１ 加算回路 ４４ 減算回路 ４３ 識別器 ３３，５０ 積算回路 ２２ 反転回路 ３２，４９ 重み付け回路
３７ 入力端子 ２，１７−１，１７−２，２８，３８ 出力端子 ２５，２６ キャリー端子 １１，１２ 低域通過型濾波回路 ３ 分配回路 ５ ９０度移相器 ４ 局部発振器 ６，７ 直流増幅器 １０，３６，４０ 差動位相差検出回路 １３，３０，４１，４５，４７ 複素乗算回路 ８，９，１８，１９，２０，２１ 乗算回路 １４，３１，３５，４２ 遅延回路 ２３，２４，２９，３４，３９，４８，５１ 加算回路 ４４ 減算回路 ４３ 識別器 ３３，５０ 積算回路 ２２ 反転回路 ３２，４９ 重み付け回路
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−190060（ＪＰ，Ａ) 特開 昭60−25357（ＪＰ，Ａ) 特開 昭61−73459（ＪＰ，Ａ) 特開 平５−37242（ＪＰ，Ａ) 特開 昭54−44459（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H04L 27/00 - 27/38
Claims (1)
- 【請求項１】 ベースバンド帯で実現される遅延検波回
路の直流ドリフト補償回路において、 入力信号に直流ドリフトを加算して補償する第１加算回
路と、 その出力に接続され１タイムスロット間の位相変化を検
出する差動位相検出回路と、 該差動位相検出回路の入出力信号から前記第１加算回路
への補償信号を出力するドリフト推定回路とを具備し、 前記差動位相検出回路は、入力信号を１タイムスロット
時間だけ遅延させる第１の遅延回路と、その出力と入力
信号とを乗積演算する第１の乗算器より構成され、 前記ドリフト推定回路は、前記差動位相検出回路の出力
信号を識別する識別回路と、 該識別回路の入出力の差を検出する減算回路と、 該減算回路の出力と前記差動位相検出回路の入力信号と
を乗算する第２の乗算器と、 該乗算器の出力に重み付けを行なう重み付け回路と、 その出力を累積する累積回路とを有し、 該累積回路は、その出力信号を１タイムスロット時間だ
け遅延させる第２の遅延回路と、該遅延回路の入出力を
加算する加算回路とを有し、 該加算回路の出力を、ドリフト補償信号として前記第１
加算回路に印加することを特徴とする直流ドリフト補償
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35151392A JP3211112B2 (ja) | 1992-12-09 | 1992-12-09 | 直流ドリフト補償回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35151392A JP3211112B2 (ja) | 1992-12-09 | 1992-12-09 | 直流ドリフト補償回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177926A JPH06177926A (ja) | 1994-06-24 |
| JP3211112B2 true JP3211112B2 (ja) | 2001-09-25 |
Family
ID=18417801
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35151392A Expired - Fee Related JP3211112B2 (ja) | 1992-12-09 | 1992-12-09 | 直流ドリフト補償回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3211112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2012153556A1 (ja) * | 2011-05-11 | 2012-11-15 | 三菱電機株式会社 | 差動復調装置及び差動復調方法 |
| CN109308391B (zh) * | 2018-09-20 | 2022-02-18 | 郑州云海信息技术有限公司 | 一种针对共模与差模转换的信号补偿方法与系统 |
-
1992
- 1992-12-09 JP JP35151392A patent/JP3211112B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH06177926A (ja) | 1994-06-24 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20010612 |
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