JPH024134B2 - - Google Patents
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- JPH024134B2 JPH024134B2 JP18809681A JP18809681A JPH024134B2 JP H024134 B2 JPH024134 B2 JP H024134B2 JP 18809681 A JP18809681 A JP 18809681A JP 18809681 A JP18809681 A JP 18809681A JP H024134 B2 JPH024134 B2 JP H024134B2
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Description
【発明の詳細な説明】
本発明は半導体装置の製造方法に係り、特に半
導体表面部分にｐ―ｎ接合をもつ半導体装置の製
造方法に関する。
導体表面部分にｐ―ｎ接合をもつ半導体装置の製
造方法に関する。
従来、半導体装置に於いては、バイポーラ型、
MOS型半導体装置のいかんに拘わらず、能動素
子を形成する為や、又、容量部抵抗部等の受動部
を形成するためには、ｐ―ｎ接合を利用するのが
通常である。例えばMOS型半導体装置に於いて
は、構造上必須のソース及びドレインは基板との
間でｐ―ｎ接合を形成している。これらｐ―ｎ接
合に於いて重要な事は逆方向にバイアス印加され
た時のｐ―ｎ接合の電気的なブレークダウン電圧
と共にブレークダウンに到らぬ時の逆方向の電流
の大きさである。理想的には、ｐ―ｎ接合に於い
ては順方向では大きな電流が流れても逆方向では
ブレークダウン前では電流は流れない状態が望ま
しい。通常シリコン等の半導体に形成されたこの
ｐ―ｎ接合の逆方向電流は２つの成分があると考
えられており一つは拡散電流であり、一つは
Generation recombination電流（以後ｇ―ｒ電
流と呼ぶ）であるが、逆方向電流を決めているの
は特に現在最も広く利用されている半導体である
シリコンに於いてはｇ―ｒ電流である事が知られ
ている。このｇ―ｒ電流はｐ―ｎ接合の空乏層に
ある電子―正孔対の発生源の大小により決められ
るから、この発生源を少くする事でｐ―ｎ接合の
逆方向電流を少くする事ができる。この発生源と
なるものの重要な因子の１つに鉄（Fe）銅（Cu）
等の重金属があげられており、従つて、この重金
属を上記ｐ―ｎ接合の空乏層領域から除去する事
が非常に有効なｐ―ｎ接合の逆方向特性の改善策
である。
MOS型半導体装置のいかんに拘わらず、能動素
子を形成する為や、又、容量部抵抗部等の受動部
を形成するためには、ｐ―ｎ接合を利用するのが
通常である。例えばMOS型半導体装置に於いて
は、構造上必須のソース及びドレインは基板との
間でｐ―ｎ接合を形成している。これらｐ―ｎ接
合に於いて重要な事は逆方向にバイアス印加され
た時のｐ―ｎ接合の電気的なブレークダウン電圧
と共にブレークダウンに到らぬ時の逆方向の電流
の大きさである。理想的には、ｐ―ｎ接合に於い
ては順方向では大きな電流が流れても逆方向では
ブレークダウン前では電流は流れない状態が望ま
しい。通常シリコン等の半導体に形成されたこの
ｐ―ｎ接合の逆方向電流は２つの成分があると考
えられており一つは拡散電流であり、一つは
Generation recombination電流（以後ｇ―ｒ電
流と呼ぶ）であるが、逆方向電流を決めているの
は特に現在最も広く利用されている半導体である
シリコンに於いてはｇ―ｒ電流である事が知られ
ている。このｇ―ｒ電流はｐ―ｎ接合の空乏層に
ある電子―正孔対の発生源の大小により決められ
るから、この発生源を少くする事でｐ―ｎ接合の
逆方向電流を少くする事ができる。この発生源と
なるものの重要な因子の１つに鉄（Fe）銅（Cu）
等の重金属があげられており、従つて、この重金
属を上記ｐ―ｎ接合の空乏層領域から除去する事
が非常に有効なｐ―ｎ接合の逆方向特性の改善策
である。
従来、これらの重金属を除くための方法として
はシリコンを例にとれば半導体素子が形成される
シリコンウエハーの裏面に、リン（Ｐ）を高濃度
に拡散してこの高濃度リン拡散層に上記の重金属
類ととり込んでしまうというものがあつた。しか
しこの方法では先づ高濃度にリンを拡散するのに
は900℃以上の高温度のリン拡散が必要となり、
更に又、リン拡散層は前記の如く、ウエハー裏面
に形成されるのに対し、ｐ―ｎ接合はウエハーの
表面に形成されるから、必ずしも充分な重金属除
去がなされないという大きな欠点があつた。この
リン拡散法による重金属の除去に替る他の方法と
しては、ウエハー裏面に歪、欠陥等を故意に生ぜ
しめてその損傷をうけて多量の欠陥が生じている
領域に重金属をとり込むという方法があるが、そ
れ等も又ウエハー裏面に形成されているために重
金属をとり込む為には高温度の熱処理が必要とな
るという欠点を有する。
はシリコンを例にとれば半導体素子が形成される
シリコンウエハーの裏面に、リン（Ｐ）を高濃度
に拡散してこの高濃度リン拡散層に上記の重金属
類ととり込んでしまうというものがあつた。しか
しこの方法では先づ高濃度にリンを拡散するのに
は900℃以上の高温度のリン拡散が必要となり、
更に又、リン拡散層は前記の如く、ウエハー裏面
に形成されるのに対し、ｐ―ｎ接合はウエハーの
表面に形成されるから、必ずしも充分な重金属除
去がなされないという大きな欠点があつた。この
リン拡散法による重金属の除去に替る他の方法と
しては、ウエハー裏面に歪、欠陥等を故意に生ぜ
しめてその損傷をうけて多量の欠陥が生じている
領域に重金属をとり込むという方法があるが、そ
れ等も又ウエハー裏面に形成されているために重
金属をとり込む為には高温度の熱処理が必要とな
るという欠点を有する。
本発明は上記の欠点を除去した半導体装置の製
造方法を提供するものである。
造方法を提供するものである。
本発明は、ｐ―ｎ接合に近接し、しかも、その
ｐ―ｎ接合の空乏層からははなけれてイオン注入
法により形成された欠陥を多量に含む領域を形成
すれば、その欠陥領域に重金属イオンがとり込ま
れ、ｐ―ｎ接合の逆方向電流が大きく低下すると
いう知見に基く。
ｐ―ｎ接合の空乏層からははなけれてイオン注入
法により形成された欠陥を多量に含む領域を形成
すれば、その欠陥領域に重金属イオンがとり込ま
れ、ｐ―ｎ接合の逆方向電流が大きく低下すると
いう知見に基く。
本発明によれば、一導電型の半導体基板の一主
面にMOS型半導体装置のソース、ドレイン領域
である他の導電型の半導体領域を有する半導体装
置の製造方法において、前記MOS型半導体装置
のチヤネル部が形成される領域上にイオン注入用
マスクを設け、その後前記一主面よりイオン注入
を行ない前記半導体基板と前記半導体領域とによ
り形成されるｐ―ｎ接合に隣接し、かつ前記ｐ―
ｎ接合の空乏層に接しない位置にゲツタリングサ
イトを形成する工程を有することを特徴とする半
導体装置の製造方法が得られる。
面にMOS型半導体装置のソース、ドレイン領域
である他の導電型の半導体領域を有する半導体装
置の製造方法において、前記MOS型半導体装置
のチヤネル部が形成される領域上にイオン注入用
マスクを設け、その後前記一主面よりイオン注入
を行ない前記半導体基板と前記半導体領域とによ
り形成されるｐ―ｎ接合に隣接し、かつ前記ｐ―
ｎ接合の空乏層に接しない位置にゲツタリングサ
イトを形成する工程を有することを特徴とする半
導体装置の製造方法が得られる。
本発明の半導体装置の製造方法によれば、ｐ―
ｎ接合の重金属ととり込む為の欠陥と多量に含む
領域がｐ―ｎ接合の極く近傍に位置して形成され
る為にｐ―ｎ接合領域からの重金属イオンの完全
なる除去が、比較的低温で短時間で行える為に、
ｐ―ｎ接合の逆方向電流を極く小さくする事が出
来るという大きな長所をもつ様になる。更に又低
温の熱処理で重金属イオンの除去ができる為不純
物の再分布等の高温熱処理で発生する問題がなく
なり、良好な素子特性をえる事が可能となるとい
う大きな利点も有する。
ｎ接合の重金属ととり込む為の欠陥と多量に含む
領域がｐ―ｎ接合の極く近傍に位置して形成され
る為にｐ―ｎ接合領域からの重金属イオンの完全
なる除去が、比較的低温で短時間で行える為に、
ｐ―ｎ接合の逆方向電流を極く小さくする事が出
来るという大きな長所をもつ様になる。更に又低
温の熱処理で重金属イオンの除去ができる為不純
物の再分布等の高温熱処理で発生する問題がなく
なり、良好な素子特性をえる事が可能となるとい
う大きな利点も有する。
また、チヤネルが形成される領域上にイオン注
入用マスクを設け、その後イオン注入を行なつて
いるからチヤネル部がイオン注入によつて損傷さ
れることはない。
入用マスクを設け、その後イオン注入を行なつて
いるからチヤネル部がイオン注入によつて損傷さ
れることはない。
次に本発明をよりよく理解する為に、図面を用
いて説明しよう。
いて説明しよう。
第１図ａ，ｂは本発明の一実施例のMOS型半
導体装置の製造方法を説明する為の断面図であ
る。本発明の一実施例はａに示す如く10Ω−cmの
Ｐ型シリコン基板１０１に選択的に数百Åの薄い
熱酸化膜１０２と1000〜2000Åのシリコン窒化膜
１０３を形成し、このシリコン窒化膜１０３をマ
スクとして数千Åから1μｍ位の厚いフイールド
熱酸化膜１０４を形成し、次に1.5μ〜2.0μの厚い
アルミ蒸着膜１０５を選択的に形成しO+イオン
を1000KeVのエネルギーによつて1013〜1015cm-2
程度選択的にイオン注入する。こうすることによ
り、シリコン基板１０１の表面下約2μに中心を
もつ酸素を高濃度に含む層１０６を形成する。こ
の時、チヤネル部分にはアルミ１０５が存在して
いるのでO+イオン注入の損傷の心配はない。そ
の後、Al１０５を除去し通常のシリコンゲート
MOSプロセスによりｂ図に示す如くＰ型シリコ
ン基板１０１、フイールド酸化膜１０４、高酸素
濃度領域１０６、ソース１０７、ドレイン１０
８、ゲート酸化膜１０９、ポリシリコンゲート１
１０、Al配線１１１からなるｎチヤンネルシリ
コンゲートMOS型半導体装置１１２を得る。こ
の第１の実施例のMOS型半導体装置１１２に於
いては、O+イオン注入後のプロセス温度を900℃
を越えない低温度に抑え、ソース１０７、ドレイ
ン１０８の拡散深さを0.3μ程度にしてある。この
結果ソース１０７、ドレイン１０８とシリコン基
板１０１で形成するｐ―ｎ接合の逆方向リーク電
流は高酸素濃度領域１０６がない場合の値より約
１桁の減少を示した。これは高酸素領域１０６
と、ソース１０７、ドレイン１０８の間の距離が
2μ位しかないために900℃以下の低温に於いても
ｐ―ｎ接合部分の重金属イオンが高酸素濃度領域
１０６に充分とり込まれ、電子―正孔発生源を大
巾に減少させた為と考えられる。この様に本発明
の一実施例によつて製造される半導体装置１１２
は低温度においてもｐ―ｎ接合部から充分に重金
属の除去ができたものであり、本発明は性能がよ
く、かつ信頼性が高い半導体装置が製造できると
いう大きな利点を有する。
導体装置の製造方法を説明する為の断面図であ
る。本発明の一実施例はａに示す如く10Ω−cmの
Ｐ型シリコン基板１０１に選択的に数百Åの薄い
熱酸化膜１０２と1000〜2000Åのシリコン窒化膜
１０３を形成し、このシリコン窒化膜１０３をマ
スクとして数千Åから1μｍ位の厚いフイールド
熱酸化膜１０４を形成し、次に1.5μ〜2.0μの厚い
アルミ蒸着膜１０５を選択的に形成しO+イオン
を1000KeVのエネルギーによつて1013〜1015cm-2
程度選択的にイオン注入する。こうすることによ
り、シリコン基板１０１の表面下約2μに中心を
もつ酸素を高濃度に含む層１０６を形成する。こ
の時、チヤネル部分にはアルミ１０５が存在して
いるのでO+イオン注入の損傷の心配はない。そ
の後、Al１０５を除去し通常のシリコンゲート
MOSプロセスによりｂ図に示す如くＰ型シリコ
ン基板１０１、フイールド酸化膜１０４、高酸素
濃度領域１０６、ソース１０７、ドレイン１０
８、ゲート酸化膜１０９、ポリシリコンゲート１
１０、Al配線１１１からなるｎチヤンネルシリ
コンゲートMOS型半導体装置１１２を得る。こ
の第１の実施例のMOS型半導体装置１１２に於
いては、O+イオン注入後のプロセス温度を900℃
を越えない低温度に抑え、ソース１０７、ドレイ
ン１０８の拡散深さを0.3μ程度にしてある。この
結果ソース１０７、ドレイン１０８とシリコン基
板１０１で形成するｐ―ｎ接合の逆方向リーク電
流は高酸素濃度領域１０６がない場合の値より約
１桁の減少を示した。これは高酸素領域１０６
と、ソース１０７、ドレイン１０８の間の距離が
2μ位しかないために900℃以下の低温に於いても
ｐ―ｎ接合部分の重金属イオンが高酸素濃度領域
１０６に充分とり込まれ、電子―正孔発生源を大
巾に減少させた為と考えられる。この様に本発明
の一実施例によつて製造される半導体装置１１２
は低温度においてもｐ―ｎ接合部から充分に重金
属の除去ができたものであり、本発明は性能がよ
く、かつ信頼性が高い半導体装置が製造できると
いう大きな利点を有する。
本発明の実施例の説明に於いては、半導体とし
てシリコンを用いたが、他の半導体に適用できる
事、かつ注入されたイオンはO+について説明し
たが、重金属イオンの取り込みの効果をもつ、他
P+等のイオンにも適用できる事は明白であろう。
てシリコンを用いたが、他の半導体に適用できる
事、かつ注入されたイオンはO+について説明し
たが、重金属イオンの取り込みの効果をもつ、他
P+等のイオンにも適用できる事は明白であろう。
第１図ａ，ｂは本発明の一実施例を説明するた
めの図である。 尚、図に於いて、１０１…Ｐ型シリコン基板、
１０２…シリコン酸化膜、１０３…シリコン窒化
膜、１０４…フイールド酸化膜、１０５…アルミ
ニウム、１０６…高酸素濃度領域、１０７…ソー
ス、１０８…ドレイン、１０９…ゲート酸化膜、
１１０…ポリシリコンゲート、１１１…アルミニ
ウム配線、１１２…半導体装置である。
めの図である。 尚、図に於いて、１０１…Ｐ型シリコン基板、
１０２…シリコン酸化膜、１０３…シリコン窒化
膜、１０４…フイールド酸化膜、１０５…アルミ
ニウム、１０６…高酸素濃度領域、１０７…ソー
ス、１０８…ドレイン、１０９…ゲート酸化膜、
１１０…ポリシリコンゲート、１１１…アルミニ
ウム配線、１１２…半導体装置である。
Claims (1)
- １ 一導電型の半導体基板の一主面にMOS型半
導体装置のソース、ドレイン領域である他の導電
型の半導体領域を有する半導体装置の製造方法に
おいて、前記MOS型半導体装置のチヤネル部が
形成される領域上にイオン注入用マスクを設け、
その後前記一主面よりイオン注入を行ない前記半
導体基板と前記半導体領域とにより形成されるｐ
―ｎ接合に隣接し、かつ前記ｐ―ｎ接合の空乏層
に接しない位置にゲツタリングサイトを形成する
工程を有することを特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18809681A JPS5889868A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18809681A JPS5889868A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5889868A JPS5889868A (ja) | 1983-05-28 |
| JPH024134B2 true JPH024134B2 (ja) | 1990-01-26 |
Family
ID=16217625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18809681A Granted JPS5889868A (ja) | 1981-11-24 | 1981-11-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5889868A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6081823A (ja) * | 1983-10-11 | 1985-05-09 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US4683637A (en) * | 1986-02-07 | 1987-08-04 | Motorola, Inc. | Forming depthwise isolation by selective oxygen/nitrogen deep implant and reaction annealing |
| JP2794572B2 (ja) * | 1988-06-24 | 1998-09-10 | ソニー株式会社 | 半導体装置の製造方法 |
-
1981
- 1981-11-24 JP JP18809681A patent/JPS5889868A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5889868A (ja) | 1983-05-28 |
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