JPH0241007A - ディジタル復調処理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明は、特にディジタル信号技術を用いてＦＭ信号、
ＡＭ信号等の復調処理をなすディジタル復調処理回路に
関する。

背景技術 ＴＡＮ形式ＦＭ復調回路は、入力アナログＦＭ信号のヒ
ルベルト変換をなし、得られた信号と入力アナログＦＭ
信号との比のアークタンジェントを演算し、得られた演
算出力を微分することにより復調をなす構成となってい
る。かかるＴＡＮ形式ＦＭ復調回路をディジタル処理技
術を用いて構成した従来の回路例を第７図に示す。

第７図において、入力アナログＦＭ信号は、アナログ・
ディジタル（以下、Ａ／Ｄと称する）変換器１に供給さ
れる。Ａ／Ｄ変換′ｒｉ１にはパルス発生型（図示せず
）から所定周波数のサンプリングパルスａが供給されて
いる。このＡ／Ｄ変換器１において、サンプリングパル
スａによって入力アナログＦＭ信号のサンプリングが行
なわれ、得られたサンプル値に応じたディジタル信号が
生成される。

Ａ／Ｄ変換器１の出力データは、ヒルベルト変換器２に
供給される。ヒルベルト変換器２において、Ａ／Ｄ変換
器１の出力データは、遅延回路３によって１サンプリン
グ周期に対応する時間だけ遅延される。遅延回路３の出
力データＡ（ｋ）は、遅延回路４によって更に１サンプ
リング周期に対応する時間だけ遅延されたのち減算器５
に供給される。減算器５において、Ａ／Ｄ変換器１の出
力データから遅延回路４の出力データが差し引かれる。

この減算器５の出力データは、乗算器６に供給されて１
／２が掛は合わされる。この乗算器６の出力データＢ（
ｋ）及び遅延回路３の出力データ＾（ｋ）は、アークタ
ンジェント演算器７に供給される。

アークタンジェント演算器７は、ＲＯＭ　（ＲｅａｄＯ
ｎｌｙ　Ｍｅｆｆｌｏｒｙ）からなっており、データＡ
（ｋ）、Ｂ（ｋ）をアドレス入力とし、このアドレス入
力によって指定される各記録位置にはデータＡ　（ｋ）
をデータＢ（ｋ）で割って得られる値のアークタンジェ
ントを演算して得られる値を表わすデータが予め格納さ
れている。

このアークタンジェント演算器７の出力データは、微分
回路８に供給される。微分回路８は、入力信号を１サン
プリング周期に対応する時間だけ遅延する遅延回路９と
、入力信号から遅延回路９の出力を差し引く減算器１０
とからなっている。

この微分回路８の出力データがＦＭ復調出力となる。

以上の構成において、入力アナログＦＭ信号Ａ　（ｔ）
は、次式で表わされる。

Ａ（ｔ）−ｖ／″′２Ｐｓ＋ｎ［２πｆｃ　ｔ＋θ（ｔ
）］　　　　・・・−（１）θ（１）　　−β、１’　
　５（ｔ）ｄｔ・・・・・・　（２） β−ΔＦ／ｒ１１　　　　　　　　　　　　　　　　・
・・・・・（３）ここに、Ｐは入力信号電力、ｆ’ｃは
搬送波周波数、ｆ＋ａは変調周波数、βは変調指数、５
（ｔ）は被変調信号、ΔＦは周波数偏移である。

このとと、遅延回路３の出力データＡ（ｋ）は、次式で
表わされる。

Ａ（ｋ）−ｆ旺ｓ＋ｎ［２ｒ　ｆ’ｃ　ｋ　Ｔ＋θ（ｋ
　Ｔ　）］−・・−（４）ここに、Ｔ　−１／　Ｉ’ｓ
　Ｓｋ　−−−２，−１，０，＋１．＋２．−ｆｓはサ
ンプリング周波数である。

また、乗算器６の出力データＢ（ｋ）は、次式で表わさ
れる。

Ｂ（ｋ）−［屓に＋１）−Ａ（ｋ−１）］・　０．５−
　　（ＪＳｌｎ［２π　ｆ’ｃ　　（ｋ＋ｌ）Ｔ　　十
〇　（（ｋ＋１）Ｔ）］−ｆ汗ｓｉｎ［２πｆｃ　（ｋ
−１）Ｔ　＋ｔｌ　（（ｋ−１）Ｔ）］ｌｌ・０．５＝
ｆ■ｃｏｓ［２πｆｃ　ｋ　Ｔ　＋　ｌｌ　（ｋＴ）　
］ｓ＋ｎ（２πｆｃ　Ｔ）・・・・・・　（５） ここで、サンプリング周波数ｆｓを４ｒｃに設定すると
、次式が成立する。

５ｌｎ（２πｆ’ｃ　Ｔ）−ｓｔｎ（２πｆｃ　／（４
ｆ’ｃ　））−５ＩＴＩ（π／２） −１・・・・・・（６） 従って、（５）式は、次式の如く変形できる。

Ｂ（ｋ）−Ｊｏｓ［２πｆ’ｃ　ｋ　Ｔ＋θ（ｋ　Ｔ　
）］−、ｖ／７Ｐｓｔｎ［２πｒｃ　ｋ　Ｔ＋θ（ｋ　
Ｔ　）＋π／２］・・・・・・（７） （４）式及び（７）式から明らかな如くヒルベルト変換
器２により元の信号Ａ（ｋ）に対して位相が９０°異な
る信号Ｂ（ｋ）が得られるのである。

これら信号Ａ（ｋ）、Ｂ（ｋ）が供給されるアークタン
ジェント演算器７の出力データφ（ｋ）は、次式で表わ
される。

φ（ｋ）　−ｔａｎ’　［Ａ（ｋ）／Ｂ（ｋ）］、ＶＩ
′２″Ｐｓｉｎ［２πｆ’ｃ　ｋ　Ｔ十θ（ｋ　Ｔ）］
ｖ巳ｎ−凶［２π　ｆ’ｃ　　ｋ　　Ｔ　　＋　θ（ｋ
　　Ｔ）］＝ｔａｌｌ’　ｌ　ｔａｎｃｚπ［’ｃ　ｋ
　Ｔ＋θ（ｋ　Ｔ）１１＝［２πｆ’ｃ　ｋ　Ｔ十θ（
ｋ　Ｔ）］Ｔ ＝［２π　　ｆｃ　ｋＴ　　＋　β　、１’　　　　ｓ
　　（ｔ）ｄｔコに ’＝［２ｒ　ｆ’ｃ　ｋ　Ｔ十βＴΣ５（１）］　・・
・・・・（８）この（８）式に示す信号φ（ｋ）が微分
回路８１；供給されると、φ（ｋ）とこのφ（ｋ）を１
サンプリング周期に対応する時間だけ遅延して得られる
信号φ（ｋ−１）との差が算出され、アナログ信号の微
分に対応する処理がなされる。この結果、次式で表わさ
れる信号φ゛（ｋ）が微分回路８から出力され、復調が
なされる。

φ°（ｋ）−φ（ｋ）−φ（ｋ−１）　＝　２ｙｒ　ｆ
’ｃ　Ｔ＋βＴ　５（ｋ）・・・・・・（９） 以上の如き従来のＴＡＮ形式ＦＭ復調回路においては、
アークタンジェントの演算はＲＯＭを使用してなされて
おり、このＲＯＭは、データＡ　（ｋ）或いはＢ（ｋ）
すなわち入力アナログＦＭ信号をディジタル化して得た
データのビット数ｍの２倍のビット数のデータをアドレ
ス入力としている。従って、このＲＯＭとしては（２ｍ
）　２個のデータを記憶し得る大容量の素子を使用しな
ければならず、回路規模が大になるという問題点があっ
た。また、電子通信学会論文誌、１９ｇ４．５．ｖｏｌ
Ｊ−６７８Ｎｏ、５に掲載された「ディジタル信号技術
を用いた改良型ＴＡＮ形式ＦＭ復調器の特性」と題する
論文（以下、文献１と称する）に示されている如く波形
補正回路が必要であった。

次に、ディジタル信号処理技術を用いた従来のＡＭ復調
回路を第８図に示す。同図に示す如く、微分回路８が除
去されていることを除いて各部は、第７図のＴＡＮ形式
ＦＭ復調回路と同様に構成されている。また、本例にお
けるＲＯＭ７のアドレス入力として供給されたＡ（ｋ）
、Ｂ（ｋ）によって指定された各記憶位置にはＡ（ｋ）
、Ｂ（ｋ）の自乗の和をとって得られる値の平方根を表
わすデータが格納されている。このＲＯＭ７から読み出
されたデータが復調出力となっている。

以上の構成において、入力アナログＡＭ信号Ａ’（ｔ）
は、次式で表わされる。

Ａ”（ｔ）　−ｖＴＰＨｌ十β５（ｔ）ｌ　’ｆｆ１ｎ
［２πｒｅ　ｔ＋θ］このとと、遅延回路３の出力デー
タＡ”（ｋ）は、次式で表わされる。

Ａ’（ｋ）−４＋　１＋βＳ（ｋ　Ｔ　）ｌ　Ｓｉｎ［
２πｒｃ　ｋ　Ｔ＋θ］　　　　　　　　　　　・・・
・・・（１１）また、乗算器６の出力データＢ’（ｋ）
は、次式で表わされる。

Ｂ’（ｋ）　−［Ａ（ｋ＋１）−Ａ（ｋ−１）］・　０
．５−　［、／Ｔｆ’＋１＋β５（（ｋ＋１）Ｔ）ｌｓ
ｉｎ［２πｒｃ　（ｋ＋ｌ）Ｔ＋θ］−４ｆ　１＋β５
（（ｋ−１）Ｔ）Ｉｓｌｎ［２πｆ’ｃ　（ｋ−１）Ｔ
＋θ］］・　０．５ １０列１＋βｓ（ｋ　Ｔ　）ｌ鄭［２πｆ’ｃ　ｋ　Ｔ
＋θ］　Ｓｌｎ（２πｆ’ｃ　Ｔ）　　　　　　　　−
−−（１２）ここで、サンプリング周波数ｆ’ｓを４ｆ
ｃに設定すると・　（６）式が成立するので、（１２）
式は、次式の如く変形できる。

Ｂ’（ｋ）−Ｊ汗（１＋βｓ（ｋ　Ｔ　））　ｃＯＳ［
２πｆ’ｃ　ｋ　Ｔ＋θ］ 一＃＋１＋βｓ（ｋ　Ｔ　）ｌ　ｓ：ｎ［２πｆｃ　ｋ
　Ｔ＋θ＋π／２］　　　　　　　　・・・・・・（１
３）（１１）式及び（１３）式から明らかな如くヒルベ
ルト変換器２により信号Ａ’（ｋ）に対して位相が９０
″異なる信号Ｂ’（ｋ）が得られるのである。

これら信号Ａ’　（ｋ）　、Ｂ’　（ｋ）が供給される
ＲＯＭ７の出力データχ（ｋ）は、次式で表わされる。

χ（ｋ）−６７１１丁「１品　　　・・・・・・（１４
）Ａ”　（ｋ）　＋　Ｂ″２（ｋ） −（ｆ藷ｉ　１＋βＳ（ｋ　Ｔ　）ｌ　Ｓｌｎ［２πｆ
’ｃ　ｋ　Ｔ＋θ］〕２ 十（・νｌ］「ｐｏ（１＋β５（ｋＴ）ｌ　ａｓ［２π
ｆ’ｃｋＴ＋θ］〕２ −　（、ｖ’Ｔｉ’ｌ　１＋βｓ（ｋＴ　）ｌ）　２・
ｓＩｎ”　［２ｒ　ｆ’ｃ　ｋＴ十〇］　＋ＱＩ５２［
２πｆｃｋＴ十〇］　）　−・・−・−（１５）（１４
）式及び（１５）式より、次式が成立する。

χ（ｋ）−〔７狂１１＋β５（ｋＴ）ｌ）２−Ｊ（１＋
βｓ（ｋ　Ｔ　）ｌ　　　　・・・・・・（１６）従っ
て、ＲＯＭ７から復調出力が得られることとなる。

以上の如き従来のＡＭ復調回路においても、第８図の回
路と同様に大容量のＲＯＭが必要であり、回路規模が大
になるという問題点があった。

発明の概要 本発明は、上記した点に鑑みてなされたものであって、
回路規模を小さくすることができるディジタル復調処理
回路を提供することを目的とする。

上記目的を達成するために本発明によるディジタル復調
処理回路においては、クロックによって加算入力データ
を累算する第１累算手段と、第１累算手段の出力データ
を第１累算手段の出力データの符号ビットの値に応じて
反転すると共にクロックの所定基準時点以降に発生した
発生回数と同数回だけ２で除算する第１除算手段と、ク
ロックによって第１除算手段の出力データを累算する第
２累算手段と、第２累算手段の出力データを第１累算手
段の出力データの符号ビットの値に応じて反転すると共
に前記発生数と同数回だけ２で除算する第２除算手段と
、ｔＷ４２−ｎ　（ｎは、前記発生回数）に比例するデ
ータを発生する初期値発生手段と、初期値発生手段の出
力データを第１累算手段の出力データの符号ビットの値
に応じて反転する反転手段と、クロックによって反転手
段の出力を累算する第３累算手段と、第３累算手段の出
力データの符号ビットを互いにπ／２だけ位相が異なる
第１及び第２ディジタル化入力信号の瞬時値間の比を表
わすデータの符号ビットの値に応じた値に変更する符号
ビット処理手段とを設け、第１及び第２累算手段の各々
を前記比と同一比を有する２つの値にそれぞれ初期設定
して符号ビット処理手段の出力をアークタンジェント演
算手段の出力として用い、ＦＭ復調を行なうようにして
いる。

また、上記初期値発生手段は、 ２／π・ｔａｎ４２−’を表わすデータを発生し、かつ
上記符号ビット処理手段の出力データは、２ｍ″Ｉから
２ｒｒＨ−１まで（ｍは自然数）の範囲内のいずれかの
２の補数で表わされた値に対応するようにすることが効
果的である。

また、上記第２累算手段の出力データを上記初期値発生
手段の出力データで除算する第３除算手段を設け、この
第３除算手段の出力データを復調データとして出力する
ようにし、かつ上記第１及び第２累算手段を指令に応答
して上記第１及び第２ディジタル化信号の瞬時値と同一
値の２つのデータで初期設定し、上記初期値発生手段は
、上記指令に応答して■（１＋２−２ｋ）１／２に対応
するに−Ｄ データを出力するようにするとＦＭ復調及びＡＭ復調が
行なえて好ましい。

また、上記反転手段、第３累算手段及び符号ビット処理
手段に代えて上記第２累算手段の出力データを上記初期
値発生手段の出力データで除算する第３除算手段を設け
、この第３除算手段の出力データを復調データとして出
力するようにし、かつ上記第１及び第２累算手段を上記
第１及び第２ディジタル化信号の瞬時値と同一値の２つ
のデーにするとＡＭ復調が簡単な構成によって行なえる
。

実施例 以下、本発明の実施例につき第１図乃至第６図を参照し
て詳細に説明する。

第１図に示す如（Ａ／Ｄ変換器１、ヒルベルト変換器２
、アークタンジェント演算器７及び微分回路８は、第７
図の回路と同様に接続されている。

しかしながら、本例におけるＡ／Ｄ変換器１は、出力デ
ータＡ（ｋ）、Ｂ（ｋ）の最大値及び最小値がそれぞれ
ｍビットの２の補数の最大値（２ｒｎ″Ｉ）及び最小値
（−２”’）に対応するデータとなるように構成されて
いる。すなわち、−２ｒｎ’＋≦Ａ（ｋ）＜２”Ｉ″ｌ
−２ｒｎ″′≦Ｂ（ｋ）＜２１ＴＭトナル。マタ、微分
回路８における減算器１０は、オーバーフロー及びアン
ダーフローを無視してｍビットのデータの演算処理を行
なうように構成されている。また、アークタンジェント
演算器７において、出力データＡ（ｋ）及びＢ（ｋ）は
、絶対値回路１５に供給される。絶対値回路１５は、デ
ータＡ（ｋ）、Ｂ（ｋ）の各々の符号ビットと、この符
号ビットを除くビット群からなる絶対値データｌ　Ａ（
ｋ）　Ｉ、Ｉ　Ｂ（ｋ）　ｌとを分離し、データＡ（ｋ
）、Ｂ（ｋ）が負のときは絶対値データＩＡ（ｋ）Ｂ（
ｋ）　Ｉに１を加算したのち分離した符号ビットと絶対
値データとを出力する構成となっている。

絶対値回路１５から出力された絶対値データＩＡ（ｋ）
Ｉ、ｌ　Ｂ（ｋ）　ｌは、除算器１６に供給されてＩＡ
（ｋ）Ｉをｌ　Ｂ（ｋ）　ｌで割って得られる値に対応
するデータが生成される。

この除算器１６の出力データは、切換スイッチ１７の一
方の入力端子に供給される。切換スイッチ１７の他方の
入力端子には加算器１８の出力データが供給されている
。また、切換スイッチ１７の制御入力端子にはタイミン
グ信号発生回路２０から出力される切換指令信号すが供
給される。切換スイッチ１７は、切換指令信号すが供給
されていないときは加算器１８の出力データを選択的に
出力し、切換指令信号すが供給されているときは除算器
１６の出力データを選択的に出力する構成となっている
。また、タイミング信号発生回路２０は、例えばＡ／Ｄ
変換器１等に供給される所定周波数のサンプリングパル
スａ及びサンプリングパルスａの例えばＭ倍（Ｍは２以
上の整数）の周波数のクロックパルスＣを生成すると共
にサンプリングパルスａに応答してリセットパルスｄを
生成しかつこのリセットパルスｄの発生時から最初に発
生したクロックパルスＣの消滅時までの期間に亘って存
在する切換指令信号すを発生する構成となっている。

切換スイッチ１７の出力データは、レジスタ２１に供給
されてクロックパルスＣによって保持される。レジスタ
２１に保持されたデータの符号ビットを除くビット群か
らなる絶対値データは、シフトレジスタ２２及び加算器
１８に供給される。

シフトレジスタ２２は、クロックパルスＣによってレジ
スタ２１から出力された絶対値データを保持し、リセッ
トパルスｄの発生後のクロックツくルスＣの発生数と同
一の桁数だけ保持した絶対値データを順次下位桁方向に
シフトさせることにより絶対値データを該発生数と同数
回だけ２で割る処理をなす構成となっている。このシフ
トレジスタ２２の出力データは、排他的論理和回路２３
に供給されてレジスタ２１の出力データの符号ビットと
の排他的論理和がとられ、該符号ビットの値に応じてシ
フトレジスタ２２の出力データの反転がなされる。

排他的論理和回路２３の出力データは、加算器２４に供
給されてレジスタ２５の出力データと加算される。レジ
スタ２５にはクロックパルスＣによって切換スイッチ２
７の出力データが保持される。切換スイッチ２７の一方
の入力端子には“ドに対応するデータが供給され、かつ
他方の入力端子には加算器２４の出力データが供給され
ている。

また、切換スイッチ２７には切換制御用の信号として切
換指令信号すが供給される。この切換スイッチ２７は、
タイミング信号発生回路２０から出力される切換指令信
号すが供給されているときは“１″に対応するデータを
選択的に出力し、切換指令信号すが供給されていないと
きは加算器２４の出力データを選択的に出力する構成と
なっている。

レジスタ２５の出力データは、シフトレジスタ２８に供
給される。シフトレジスタ２８は、シフトレジスタ２２
と同様にクロックパルスＣによってレジスタ２５の出力
データを保持し、リセ・ソトパルスｄの発生後のクロッ
クパルスＣの発生数と同一の桁数だけ保持データを順次
下位桁方向にシフトさせる構成となっている。このシフ
トレジスタ２８によって保持データをリセ・ソトノくル
スｄの発生後のクロックパルスＣの発生数と同数回だけ
２で割って得られるデータが計算される。このシフトレ
ジスタ２８の出力データは、排他的論理和回路２つに供
給されてインバータ３１によって反転されたレジスタ２
１の出力データの符号ビットとの排他的論理和がとられ
、該符号ビ・ソトの値に応じてシフトレジスタ２８の出
力データの反転がなされる。この排他的論理和回路２９
の出力データが加算器１８に供給されてレジスタ２１の
出力データと加算される。

一方、タイミング信号発生回路２０から出力されるリセ
ットパルスｄ及びクロックパルスＣは、カウンタ３５に
供給される。カウンタ３５は、例えばクロックパルスＣ
によって計数値が１ずつ増加し、リセットパルスｄによ
って計数値がリセットされるように構成されている。こ
のカウンタ３５の出力データは、ＲＯＭ３６のアドレス
入力になっている。カウンタ３５の出力データによって
指定されるＲＯＭ３６の各記録位置には２／π・ｔａ！
ｌ’（２−’）を表わすデータが格納されている。

このＲＯＭ３６から読み出されたデータを形成する各ビ
ットは、排他的論理和回路３７に供給されてレジスタ２
１の出力データの符号ビットとの排他的論理和がとられ
る。この排他的論理和回路３７によってＲＯＭ３６の読
出データが、レジスタ２１の出力データの符号ビットの
値に応じて反転する。

排他的論理和回路３７の出力データは、加算器３８に供
給されてレジスタ３９の出力データと加算される。加算
器３８の出力データは、クロックパルスＣによってレジ
スタ３９に保持される。レジスタ３９の出力データは、
符号ビット処理回路４０に供給される。符号ビット処理
回路４０には排他的論理和回路４１の出力が供給されて
いる。

排他的論理和回路４１には絶対値回路１５から出力され
た符号ビットが供給されており、従って排他的論理和回
路４１からはＡ（ｋ）／Ｂ（ｋ）に対応するデータの符
号ビットに応じた信号が出力される。

符号ビット処理回路４０は、排他的論理和回路４１の出
力に応じてレジスタ３９の出力データの符号ビットの値
を変更すると共に２の補数表示の値が形成されるように
絶対値ビットに必要に応じて１を加算する構成となって
いる。

尚、加算器１８．２４．３８にはレジスタ２１の出力デ
ータの符号ビットが供給されており、加算器１８．２４
．３８に排他的論理和回路２９．２３．３７によって反
転されたデータが供給されたとき加算出力データに更に
１が加算されて２の補数表示の値が得られるようになっ
ている。

以上の構成において、切換スイッチ２７から加算器２４
の出力データが選択的に出力されるときは、レジスタ２
５に加算器２４の出力データが保持され、加算器２４に
おいて排他的論理和回路２３の出力データとレジスタ２
５の保持データＸ。

との加算がなされるので、排他的論理和回路２３の出力
データが累算されることとなる。排他的論理和回路２３
の出力データは、レジスタ２１の保持データＹ。をシフ
トレジスタ２２によってクロックパルスＣの発生数ｎと
同数回だけ２で割って得られたデータをＹｎの符号ビッ
トの値に応じて反転して得られるデータであるので、次
式に示す如き演算処理が行なわれることとなる。

ｘ　ｎｅ＋　””　ｘ　ｎ＋δｎ　２−　’　Ｙｎ　　
　−−（１７）ここに、δｎは、Ｙｎ≧０のときは＋１
、Ｙ、＜０のときは−１である。

また、切換スイッチ１７から加算器１８の出力データが
選択的に出力されるときは、レジスタ２１に加算器１８
の出力データが保持され、加算器１８において排他的論
理和回路２９の出力データとレジスタ２１の保持データ
Ｙ。との加算がなされるので、排他的論理和回路２９の
出力データが累算されることとなる。排他的論理和回路
２９の出力データは、レジスタ２５の保持データＸ口を
シフトレジスタ２８によってクロックパルスＣの発生数
ｎと同数回だけ２で割って得られたデータをＹｎの符号
ビットの反転値に応じて反転して得られるデータである
ので、次式に示す如き演算処理が行なわれることとなる
。

Ｙｎ＋１−Ｙｏ−δｎ　２−　ｎＸｎ　　　−−（１８
）また、レジスタ３つには加算器３８の出力データが保
持され、加算器３８においては排他的論理和回路３７の
出力データとレジスタ３９の保持データＺｎとの加算が
なされ、排他的論理和回路３７の出力データが累算され
ることとなる。排他的論理和回路３７の出力データは、
ＲＯＭ３６の出力データをＹｎの符号ビットの値に応じ
て反転して得られるデータであるので、次式に示す如き
演算処理が行なわれることとなる。

Ｚ　ｎ＋１　＝　Ｚ　ｎ＋δｎ　［２／π・ｔａｌｌ’
　　（２−ｎ　）　］・・・・・・（１９） また、タイミング信号発生回路２０からリセットパルス
ｄが出力されてから最初のクロックパルスＣの消滅時ま
で切換指令信号すが出力されて切換スイッチ１７からは
除算器１６の出力データが選択的に出力され、切換スイ
ッチ２７からは“１２に対応するデータが選択的に出力
される。従って、リセットパルスｄの出力後の最初のク
ロックパルスＣによってレジスタ２１．２５にはそれぞ
れ除算器１６の出力データ及び“１”に対応するデータ
が保持される。従って、タイミング信号発生回路２０か
らリセットパルスｄが出力されたとと、レジスタ２１の
出力データの符号ビットの値が“０”になり、かつレジ
スタ３９の出力データの値が′０“になるようにすれば
、（１７）式乃至（１９）式において、 ｏ−１ Ｙｏ−１屓ｋ）　Ｉ　／　Ｉ　Ｂ（ｋ）　１Ｚｏ　−０ δ０−＋１ と初期設定を行なった場合と同様の初期設定処理が行な
われる。

このように初期設定がなされたのち（１７）式乃至（１
つ）式におけるｎをＯからＮまで順次変化させつつ演算
が繰り返されると、Ｚｏの値は次式に示す如くなる。

Ｚｎ”Ｆ２／π・ｔａｎ″Ｉ（ｌ　Ａ（ｋ）　ｌ　／　
Ｉ　Ｂ（ｋ）　ｌ　）・・・・・・　（２０） 従って、タイミング信号発生回路２０からクロックパル
スＣがＮ＋１回出力されたとと、レジスタ３９から（２
０）式に対応するデータが出力される。このレジスタ３
９の出力が符号ビット処理回路４０に供給されるので、
符号ビット処理回路４０から２／ｙｒ　−ｔａｎ’　　
（ＩＡ（ｋ）ｌ／　ＩＢ（ｋ）ｌ）に対応するデータが
出力されて微分回路８に供給され、ＦＭ復調がなされる
こととなる。

また、符号ビット処理回路４０の出力データφ（ｋ）の
最大値及び最小値は、それぞれπ／２、π／２となり、
かつ符号ビット処理回路４０の出力データφ（ｋ）は、
ｍビットの２の補数表示の値ニ対応スルノテ、−２”’
　（−ｙｒ／　２）　≦＜６　（ｋ）　＜２ｒｒＨ（π
／２）となる。また、微分回路８における減算回路１０
は、オーバーフロー及びアンダーフローを無視してｍビ
ットのデータの演算処理を行なうように構成されている
ので、例えば入力アナログＦＭ信号のキャリヤの周波数
が変動して符号ビット処理回路４０の出力データφ（ｋ
）の直流分が大きく変動し、出力データφ（ｋ）が最小
値（−π／２）から最大値（π／２）に瞬間的に変化し
て不連続点が生じても不連続点発生直前及び直後の微分
回路８の出力の各位は互いに等しくなる。このため、微
分回路８には不連続点発生の影響は現われないこととな
り、文献１に示されているような波形補正回路は不要と
なる。尚、この点に関しては特願昭６２−１２０５９７
号に詳述されている。

第２図は、本発明の他の実施例を示すブロック図であり
、アークタンジェント演算器２を構成している除算器１
６が除去され、かつ絶対値回路１５から出力される絶対
値データｌ　Ａ（ｋ）　ｌ及びＢ（ｋ）ｌがそれぞれ切
換スイッチ２７．１７の一方の入力端子に供給されてい
ることを除いて各部は、第１図の回路と同様に構成され
ている。また、本例における絶対値回路１５にはＡ（ｋ
）１０又は０１０のアークタンジェント演算がなされる
ことを検出する検出回路が設けられている。この検出回
路の出力を例えば復調データと共に出力することによっ
て誤復調の補正を行うようにすることができる。

以上の構成において、タイミング信号発生回路２０から
切換指令信号すが出力されておらず切換スイッチ２７．
１７からそれぞれ加算器２４．１８の出力データが選択
的に出力されているときは、第１図の回路と同様に（１
７）式乃至（１９）式にそれぞれ示す演算処理が行なわ
れる。

しかしながら、切換指令信号すが出力されると、切換ス
イッチ２７．１７からそれぞれ絶対値データＩ　Ａ（ｋ
）　Ｉ、Ｉ　Ｂ（ｋ）　ｌが選択的に出力され、リセッ
トパルスｄの出力後の最初のクロックパルスＣによって
レジスタ２５．２１にはそれぞれ絶対値データｌ　Ａ（
ｋ）　ｌ　　ｌ　Ｂ（ｋ）　ｌが保持され、（１７）式
乃至（１９）式において、 Ｘｏ　＝　ｌ　Ａ（ｋ） ｙｏ　　ＩＢ（ｋ） Ｚｏ　−０ δｏ−＋１ と初期設定を行なった場合と同様の初期設定処理がなさ
れる。

このように初期設定がなされたのち（１７）式乃至（１
９）式におけるｎを０からＮまで順次変化させつつ演算
が繰り返された場合も（２０）式に示す如きＺｎが得ら
れるので、第２図の回路においても第１図の回路と同様
の作用が働くのである。

また、上記実施例においてはＲＯＭ３６の各記憶位置に
はπ／２・噛’（２−ｎ）を表わすデータが格納されて
いるとしたが、ＲＯＭ３６の各記憶位置にｔａｎ→　（
２−ｎ　）を表わすデータを格納するようにしてもよい
。但し、その場合は、算出されるＺｎは噛→　（ｌ　Ａ
（ｋ）　Ｉ　／　ｌ　Ｂ（ｋ）　ｌ　）となり、π／２
で正規化した値が得られないので、文献１に示されてい
る如き波形補正回路が必要になる。

以上、ＦＭ復調のみが行なえるディジタル復調処理回路
について説明したが、ＦＭ復調及びＡＭ復調が行なえる
ディジタル復調処理回路を第３図に示す。同図において
、Ａ／Ｄ変換器１、ヒルベルト変換器２、アークタンジ
ェント演算器７、微分回路８及びアークタンジェント演
算器７における絶対値回路１５、切換スイッチ１７．２
７、加算器１８．２４．３８、レジスタ２１．２５．３
９、タイミング信号発生回路２０、シフトレジスタ２２
．２８、排他的論理和回路２３．２９．３７．４１、カ
ウンタ３５、ＲＯＭ３６、符号ビット処理回路４０は第
１図の回路と同様に接続されている。しかしながら、本
例においてはＡ／Ｄ変換器１には、切換スイッチ７０の
出力が供給されている。切換スイッチ７０には入力アナ
ログＦＭ信号Ａ（ｔ）及び入力アナログＡＭ信号Ａ’　
（ｔ）が供給されている。また、切換スイッチ７０の制
御入力端子にはモード制御回路（図示せず）から出力さ
れるモード切換指令信号ｍ１が供給される。切換スイッ
チ７０は、モード切換指令信号ｍ１が供給されてないと
きは入力アナログＦＭ信号Ａ（ｔ）を選択的に出力し、
かつモード切換指令信号ｍ１が供給されているときは入
力アナログＡＭ信号Ａ’（ｔ）を選択的に出力する構成
となっている。

また、アークタンジェント演算器７において、絶対値回
路１５から出力される絶対値データＡ（ｋ）　ｌ　　Ｉ
　Ｂ（ｋ）　ｌは、それぞれ切換スイッチ７１．７２の
一方の入力端子に供給されている。切換スイッチ７１の
他方の入力端子にはレジスタ２５の出力データＸｎが供
給されている。また、切換スイッチ７２の他方の入力端
子にはＲＯＭ３６の出力データＷｎが供給されている。

これら切換スイッチ７１．７２の制御入力端子にはタイ
ミング信号発生回路２０から切換指令信号すが供給され
る。切換スイッチ７１は、切換指令信号すが供給されて
ないときはレジスタ２５の出力データＸｎを選択的に出
力し、かつ切換指令信号すが供給されているときは絶対
値データｌ　Ａ（ｋ）　ｌを選択的に出力する構成とな
っている。また、切換スイッチ７２は、切換指令信号す
が供給されてないときはＲＯＭ３６の出力データＷｎを
選択的に出力し、かつ切換指令信号すが供給されている
ときは絶対値データｌ　Ｂ（ｋ）　ｌを選択的に出力す
る構成となっている。

これら切換スイッチ７１．７２の出力データは、除算器
１６に供給されると共にそれぞれ切換スイッチ７３．７
４の一方の入力端子に供給されている。切換スイッチ７
３の他方の入力端子には“１”に対応するデータが供給
されている。また、切換スイッチ７４の他方の入力端子
には除算器１６の出力データが供給されている。これら
切換スイッチ７３．７４の制御入力端子にはモード制御
回路（図示せず）から出力されるモード切換指令信号ｍ
２が供給される。切換スイッチ７３は、モード切換指令
信号ｍ２が供給されてないときは“１”に対応するデー
タを選択的に出力し、かつモード切換指令信号ｍ２が供
給されているときは切換スイッチ７１の出力データを選
択的に出力する構成となっている。また、切換スイッチ
７４は、モード切換指令信号ｍ２が供給されてないとき
は除算器１６の出力データを選択的に出力し、かつモー
ド切換指令信号ｍ２が供給されているときは切換スイッ
チ７２の出力データを選択的に出力する構成となってい
る。これら切換スイッチ７３．７４の出力データは、そ
れぞれ切換スイッチ２７．１７の一方の入力端子に供給
されている。

また、ＲＯＭ３６にはモード切換指令信号ｍ１がアドレ
ス入力の例えば最上位ビットとして供給される。ＲＯＭ
３６は、モード切換指令信号ｍ１が供給されてないとき
すなわちアドレス入力の例えば最上位ビットが０のとと
、２／π・噛→　（２−ｎ）を表わすデータを出力し、
モード切換指令信号ｍ１が供給されているときすなわち
アドレス入力の例えば最上位ビットが１のとき後述する
（２２）式に示すＫに対応するデータを出力するように
データが予め格納されている。

また、除算器１６の出力データは、レジスタ７５に供給
されてクロックパルスＣによって保持される。このレジ
スタ７５の出力データはＡＭ復調出力端子に供給される
。

以上の構成において、モード切換指令信号ｍ１、ｍ２が
共に出力されてないときは、入力アナログＦＭ信号Ａ（
ｔ）が選択的にＡ／Ｄ変換器１に供給され、“１”に対
応するデータが選択的に切換スイッチ２７の一方の入力
端子に供給され、かつ除算器１６の出力データが選択的
に切換スイッチ１７の一方の入力端子に供給される。こ
の結果、第１図の回路と同様の作用が働と、ＦＭ復調が
行なわれる。

次に、モード切換指令信号ｍ　Ｉ　、ｍ　２のうちのモ
ード切換指令信号ｍ２のみが出力されているときは、人
力アナログＦＭ信号Ａ（ｔ）が選択的にＡ／Ｄ変換器１
に供給され、切換指令信号すの発生時に絶対値データｌ
　Ａ（ｋ）　ｌが切換スイッチ７１．７３を経て選択的
に切換スイッチ２７の一方の入力端子に供給され、かつ
切換指令信号すの発生時に絶対値データｌ　Ｂ（ｋ）　
ｌが切換スイッチ７２．７４を経て選択的に切換スイッ
チ１７の一方の入力端子に供給される。この結果、第２
図の回路と同様の作用が働と、ＦＭ復調が行なわれる。

次に、モード切換指令信号ｍ　ｌ　、ｍ　２が共に出力
されているときは、入力アナログＡＭ信号Ａ’（ｔ）が
選択的にＡ／Ｄ変換器１に供給され、切換指令信号すの
発生時に絶対値データｌ　Ａ（ｋ）　ｌが切換スイッチ
７１．７３を経て選択的に切換スイッチ２７の一方の入
力端子に供給され、かつ切換指令信号すの発生時に絶対
値データｌ　Ｂ（ｋ）　ｌが切換スイッチ７２．７４を
経て選択的に切換スイッチ１７の一方の入力端子に供給
される。そうすると、切換指令信号すが出力されたとと
、切換スイッチ２７．１７からそれぞれ絶対値データＩ
Ａ（ｋ）Ｉ　Ｂ（ｋ）　Ｉが選択的に出力され、リセッ
トパルスｄの出力後の最初のタロツクパルスＣによって
レジスタ２５．２１にはそれぞれ絶対値データＩＡ（ｋ
）Ｂ（ｋ）　ｌが保持され、（１７）式及び（１８）式
において、 Ｘｏ　＝　ｌ　Ａ（ｋ）　Ｉ Ｙｏ　−Ｉ　Ｂ（ｋ） δｏ−＋１ と初期設定を行なった場合と同様の初期設定処理がなさ
れる。

このように初期設定がなされたのち（１７）式及び（１
８）式におけるｎを０からＮまで順次変化させつつ演算
が繰り返されると、Ｘｎの値は次式に示す如くなる。

Ｘｎ＝ＦＫ・　　ＩＡ（ｋ）１２＋１Ｂ（ｋ）１２−（
２１）Ｋ−１１（１＋２”　）　”’　　　　　・・・
・・・（２２）従って、タイミング信号発生回路２０か
らクロックパルスＣがＮ＋１回出力されたとと、レジス
タ２５の保持データＸｎの値が（２１）式に示す値とな
る。また、レジスタ２５の保持データＸｎは、切換指令
信号すの消滅後、切換スイッチ７１を介して除算器１６
に供給される。また、除算器１６には切換指令信号すの
消滅後は、切換スイッチ７２からＲＯＭ３６の出力デー
タＷｎが供給される。

いま、モード切換指令信号ｍ１が出力されているので、
ＲＯＭ３６の出力データＷ。とじて（２２）式に示すＫ
に対応するデータが出力される。

このため、除算器１６から次式に示すデータｖｎが出力
されてレジスタ７５に保持され、ＡＭ復調がなされる。

Ｖｎ　＝　　ＩＡ（ｋ）１２＋　ＩＢ（ｋ）１２・−・
・（２３）尚、上記実施例においては加算器１８．２４
．３８を設け、それぞれ異なる演算を行なうようにして
いたが、これら加算器１８．２４．３８による演算を単
一の加算器で行なうようにすることも考えられる。また
、上記実施例においては加算結果をレジスタに保持する
ようにしていたが、これらレジスタに代えてＲＡＭを使
用するようにしてもよい。また、上記実施例においては
切換スイッチ１７．２７によってレジスタ２１．２５に
保持するデータを供給していたが、データバスを介して
レジスタ２１．２５に保持するデータを供給するように
してもよい。

また、（１７）式及び以下に示す（２４）式において、 ＸＯ−〇 Ｙｏ　＝　ｌ　Ｂ（ｋ） δｏ−＋１ 但しｌ／２　≦Ａ（ｋ）　＜　Ｂ（ｋ）　＜　１と初期
設定を行なったのちｎを０からＮまで順次変化させつつ
演算を繰り返すと、Ｘｎの値は以下の（２５）式に示す
如くなる。

Ｙ、、、−Ｙ、−δｎ　２−　’　　Ｉ　Ａ（ｋ）　ｌ
−（２４）Ｘｎ”＝ｌＡ（ｋ）ｌ／ＩＢ（ｋ）ｌ　　　
　・−・−・（２５）従って、ＦＭ復調の際のＡ（ｋ）
／Ｂ（ｋ）の演算及びＡＭ復調の際のＸ。／にの演算を
切換スイッチ１７．２７、レジスタ２１．２５、シフト
レジスタ２２．２８、排他的論理和回路２３．２９、加
算器１８．２４等によって行なうようにして除算器１６
を除去することが考えられる。

また、上記実施例においては、シフトレジスタ２２．２
８によってレジスタ２１．２５の出力データに２−ｎを
掛は合わせる演算処理が行なわれたのち論理和回路２３
．２９によってδ。を掛は合わせる演算処理が行なわれ
ていたが、δｎを掛は合わせる演算処理ののち２−ｎを
掛は合わせる演算処理が行なわれるようにしてもよい。

以上、入力アナログ信号をＡ／Ｄ変換したのちヒルベル
ト変換器２に供給して互いに位相がπ／２異なる２つの
ディジタル化信号を形成してアークタンジェント演算器
に供給する回路について説明したが、第４図に示す如く
入力アナログ信号をπ／２だけ移相する移相回路４５を
設け、この移相回路４５の出力及び入力アナログ信号を
Ａ／Ｄ変換器４６．４７に供給してＡ／Ｄ変換したのち
アークタンジェント演算器に供給するようにした回路で
あっても本発明を適用することができる。

また、第５図に示す如く発振器４８、移相器４９によっ
て互いにπ／２の位相差を有する２つの局発信号を生成
し、これら２つの局発信号を乗算器５０．５１によって
入力アナログ信号に掛は合せて周波数変換を行ない、こ
れら乗算器５０．５１の出力をアナログローパスフィル
タ５２．５３を介してＡ／Ｄ変換器５４．５５に供給し
てＡ／Ｄ変換したのちアークタンジェント演算器に供給
するようにした回路であっても本発明を適用することが
できる。更に、第６図に示す如く、ディジタル化局発信
号を発生するディジタル化局発信号発生器５６及びディ
ジタル化局発信号をπ／２だけ移相する移相器５７の各
出力を乗算器５８．５９によってＡ／Ｄ変換器１の出力
データに掛は合せて周波数変換を行ない、これら乗算器
５８．５９の出力をディジタルローパスフィルタ６０．
６１を介してアークタンジェント演算器に供給するよう
にした回路であっても本発明を適用することができる。

発明の効果 以上詳述した如く本発明によるディジタル復調処理回路
においては、クロックによって加算入力データを累算す
る第１累算手段と、第１累算手段の出力データを第１累
算手段の出力データの符号ビットの値に応じて反転する
と共にクロックの所定基準時点以降に発生した発生数と
同数回だけ２で除算する第１除算手段と、クロックによ
って第１除算手段の出力データを累算する第２累算手段
と、第２累算手段の出力データを第１累算手段の出力デ
ータの符号ビットの値に応じて反転すると共に前記発生
数と同数回だけ２で除算する第２除算手段と、ｔａｌｌ
→２−’（ｎは、前記発生数）に比例するデータを発生
する初期値発生手段と、初期値発生手段の出力データを
第１累算手段の出力データの符号ビットの値に応じて反
転する反転手段と、クロックによって反転手段の出力を
累算する第３累算手段と、第３累算手段の出力データの
符号ビットを互いにπ／２だけ位相が異なる第１及び第
２ディジタル化入力信号の瞬時値間の比を表わすデータ
の符号ビットの値に応じた値に変更する符号ビット処理
手段とを設け、第１及び第２累算手段の各々を前記比と
同一比を有する２つの値にそれぞれ初期設定して符号ビ
ット処理手段の出力をアークタンジェント演算手段の出
力として用い、ＦＭ復調を行なうようにしている。従っ
て、本発明によるディジタル復調処理回路においてはＮ
個のデータを記憶し得る小容量のＲＯＭ、加算器、レジ
スタ等で構成することがでと、ディジタル化された入力
信号のビット数ｍの２倍のビット数のデータをアドレス
入力とし、（２ｍ）　２個のデータを記憶し得る大容量
のＲＯＭは不要となって回路規模を小にすることができ
る。

また、初期値発生手段は、２／π・ｔｌｌｌｌ’２”ｎ
を表わすデータを発生し、かつ符号ビット処理手段ノ出
力データは、−２ｒｒ）″カラ２Ｉ′ｒ）″−１マチ（
ｍは自然数）の範囲内のいずれかの２の補数で表わされ
た値に対応するようにすることにより、アークタンジェ
ント演算によって算出された算出値としてπ／２で正規
化した２の補数値が得られることとなる。この結果、該
算出値に不連続点が生じても該算出値を微分する微分回
路の出力には影響が現われないこととなり、波形補正回
路が不要となる。

また、上記第２累算手段の出力データを上記初期値発生
手段の出力データで除算する第３除算手段を設け、この
第３除算手段の出力データを復調データとして出力する
ようにし、かつ上記第１及び第２累算手段を指令に応答
して上記第１及び第２ディジタル化入力信号の瞬時値と
同一値の２つのデータで初期設定し、上記初期値発生手
段は、上記指令に応答して口（１＋　２−２ｋ　）　ｌ
／２に対応ＩＱ するデータを出力するようにすると上記第１及び第２累
算手段、第１及び第２除算手段がＦＭ復調及びＡＭ復調
に共用され、簡単な構成によってＦＭ復調及びＡＭ復調
が行なえることとなる。

また、上記反転手段、第３累算手段及び符号ビット処理
手段に代えて上記第２累算手段の出力データを上記初期
値発生手段の出力データで除算する第３除算手段を設け
、この第３除算手段の出力データを復調データとして出
力するようにし、かつ上記第１及び第２累算手段を上記
第１及び第２ディジタル化信号の瞬時値と同一値の２つ
のデータで初期設定し、上記初期値発生手段は、ＩＩ（
１に−０ ＋２−２ｋ）１／２に対応するデータを出力するように
すると大容量のＲＯＭを使用せずにＡＭ復調が行なえる
こととなり、好ましいのである。

【図面の簡単な説明】

第１図は、本発明の一実施例を示すブロック図は、第２
図は、本発明の他の実施例を示すブロック図、第３図は
、本発明の更に他の実施例を示すブロック図、第４図乃
至第６図は、ヒルベルト変換器に代えて用い得る回路を
示すブロック図、第７図は、従来のＴＡＮ形式ＦＭ復調
回路を示すブロック図、第８図は、従来のＡＭ復調回路
を示すブロック図である。 主要部分の符号の説明 １５・・・・・・絶対値回路 １６・・・・・・除算器 １７．２７・・・・・・切換スイッチ １８．２４．３８・・・・・・加算器 ２１．２５．３９・・・・・・レジスタ２２．２８、・
・・・・・シフトレジスタ２３．２９．３７．４１・・
・・・・排他的論理相同３６・・・・・・ＲＯＭ

Claims (4)

【特許請求の範囲】
1. （１）所定サンプリング周波数で入力アナログ信号のサ
   ンプリングをなしたのちディジタル信号への変換を行な
   って得られる第１ディジタル化信号とこの第１ディジタ
   ル化信号に対してπ／２だけ位相が異なる第２ディジタ
   ル化信号とを生成し、前記１及び第２ディジタル化信号
   に対して所定の演算処理を行なって復調処理をなすディ
   ジタル復調処理回路であって、前記所定サンプリング周
   波数より高い周波数を有するクロックを発生するクロッ
   ク発生手段と、第１初期値データ及び加算入力データの
   供給を受けて前記クロックによって前記第１初期値デー
   タに加算入力データを累算する第１累算手段と、前記第
   １累算手段の出力データを前記第１累算手段の出力デー
   タの符号ビットの値に応じて反転すると共に前記クロッ
   クの所定基準時点以降における発生数と同数回だけ２で
   除算する第１除算手段と、第２初期値データの供給を受
   けて前記クロックによって前記第２初期値データに前記
   第１除算手段の出力データを累算する第２累算手段と、
   前記第２累算手段の出力データを前記第１累算手段の出
   力データの符号ビットの値に応じて反転すると共に前記
   発生数と同数回だけ２で除算して得られたデータを前記
   第１累算手段に前記加算入力データとして供給する第２
   除算手段と、前記１及び第２ディジタル化信号の瞬時値
   間の比と同一比を有する２つのデータを前記第１及び第
   ２初期値データとして発生する初期値発生手段と、ｔａ
   ｎ＾−＾１２＾−＾ｎに比例するデータ（ｎは前記発生
   数）を発生するデータ発生手段と、前記データ発生手段
   の出力データを前記第１累算手段の出力データの符号ビ
   ットの値に応じて反転する反転手段と、前記クロックに
   よって前記反転手段の出力を累算する第３累算手段と、
   前記第３累算手段の出力データの符号ビットを前記比を
   表わすデータの符号ビットの値に応じた値に変更する符
   号ビット処理手段とを含み、前記符号ビット処理手段の
   出力データを微分処理して出力することを特徴とするデ
   ィジタル復調処理回路。
2. （２）前記データ発生手段は、２／π・ｔａｎ＾−＾１
   ２＾−＾ｎに対応するデータを発生し、かつ前記符号ビ
   ット処理手段の出力データは、−２＾ｍ＾−＾１から２
   ＾ｍ＾−＾１−１まで（ｍは自然数）の範囲内のいずれ
   かの２の補数で表わされた値に対応することを特徴とす
   る請求項１記載のディジタル復調処理回路。
3. （３）前記第２累算手段の出力データを前記データ発生
   手段の出力データで除算する第３除算手段を備え、前記
   第３除算手段の出力データを復調データとして出力する
   ようにし、かつ前記初期値発生手段は、指令に応答して
   前記第１及び第２ディジタル化信号の瞬時値と同一値の
   ２つのデータを前記第１及び第２初期値データとして発
   生し、前記データ発生手段は、前記指令に応答して ▲数式、化学式、表等があります▼に対応するデータを
   出力す ることを特徴とする請求項１記載のディジタル復調処理
   回路。
4. （４）所定サンプリング周波数で入力アナログ信号のサ
   ンプリングをなしたのちディジタル信号への変換を行な
   って得られる第１ディジタル化信号とこの第１ディジタ
   ル化信号に対してπ／２だけ位相が異なる第２ディジタ
   ル化信号とを生成し、前記１及び第２ディジタル化信号
   に対して所定の演算処理を行なって復調処理をなすディ
   ジタル復調処理回路であって、前記所定サンプリング周
   波数より高い周波数を有するクロックを発生するクロッ
   ク発生手段と、第１初期値データ及び加算入力データの
   供給を受けて前記クロックによって前記第１初期値デー
   タに加算入力データを累算する第１累算手段と、前記第
   １累算手段の出力データを前記第１累算手段の出力デー
   タの符号ビットの値に応じて反転すると共に前記クロッ
   クの所定基準時点以降における発生数と同数回だけ２で
   除算する第１除算手段と、第２初期値データの供給を受
   けて前記クロックによって前記第２初期値データに前記
   第１除算手段の出力データを累算する第２累算手段と、
   前記第２累算手段の出力データを前記第１累算手段の出
   力データの符号ビットの値に応じて反転すると共に前記
   発生数と同数回だけ２で除算して得られたデータを前記
   第１累算手段に前記加算入力データとして供給する第２
   除算手段と、前記１及び第２ディジタル化信号の瞬時値
   と同一値の２つのデータを前記第１及び第２初期値デー
   タとして発生する初期値発生手段と、▲数式、化学式、
   表等があります▼に対応するデータ（ｎは前記 発生数）を発生するデータ発生手段と、前記第２累算手
   段の出力データを前記データ発生手段の出力データで除
   算する第３除算手段とを含み、前記第３除算手段の出力
   データを復調データとして出力することを特徴とするデ
   ィジタル復調処理回路。