JPH024079B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、高速感知増幅器に関するものであ
る。具体的にいえば、本発明はデイレクトリ・メ
モリ・アレイ・チツプで用いるのに適した、禁止
機能を有する感知増幅器に関するものである。

〔従来技術〕

従来技術およびその問題点を明らかにするた
め、先ず、第３図を参照して、典型的なデイレク
トリ・メモリ・アレイ・チツプの構成を説明し、
次に第４図を参照して、第３図のデイレクトリ・
メモリ・アレイ・チツプで用いられている従来の
バイト選択回路の構成を説明し、最後に第５図を
参照して、本発明が改善しようとする、従来のバ
イト選択回路の具体的感知増幅回路構成を説明す
る。

第３図は、典型的なデイレクトリ・チツプのブ
ロツク・ダイアグラムを示している。まず２つの
レジスタ１１および１２（レジスタＡとＢ）のど
ちらかに入力されたデータは、書込み論理回路に
よつて、全体でメモリ・ブロツクを構成するアレ
イ０〜３のうちの選択された１つに導かれる。書
込み論理回路１４からメモリ・ブロツク１７の
様々なアレイへのデータの選択的供給は、書込み
選択回路１３の制御下で行われる。図面に示され
ているように、各レジスタ１１および１２は、例
えば９ビツト幅にすることができる。したがつ
て、各アレイ０〜３も９ビツト幅である。アレイ
０〜３は、それぞれ32個の９ビツト・バイトのデ
ータを記憶する。データの特定バイトを記憶また
は読取るべきアレイ位置は、ワード・デコーダ１
６で示される。

アレイ０〜３からの９ビツトの出力は、バイト
選択回路２２の入力ポートに送られる。このバイ
ト選択回路２２は、各アレイ０〜３に対する感知
増幅器回路ならびに、感知された信号を駆動し、
それを比較論理回路２１および１組のデータ駆動
器２４に印加するためのデータ駆動回路として働
く。さらに具体的に言えば、バイト選択回路２２
の機能は、ワード・デコーダ１６の出力によつて
指定された記憶セルの出力を感知し、対応する感
知されたビツト状態を直接表わすデータを比較論
理回路２１に伝送し、またアレイ０〜３のうちの
１つだけの出力、具体的には読取りデコーダ１８
の出力によつて指定されたアレイ０〜３のうちの
１つの出力に対応するデータ・ビツトDB₀〜DB₈
を、母線２５によりデータ駆動器２４に伝送する
ことがある。

比較論理回路２１は、感知されたバイト選択回
路２２によつて伝送される、各アレイ０〜３から
の９ビツト・バイトを、比較入力回路１９から母
線２９に供給される比較入力データの単一９ビツ
ト（CD₀〜CD₈）バイトと比較する。各９ビツト
比較の結果を示す単一ビツトが、比較論理回路２
１によつて発生されて、比較駆動器２７に印加さ
れ、比較駆動器２７は母線８上に、対応する駆動
信号をもたらす。データ駆動器２４は、出力母線
１５上への出力として、バイト選択回路２２の出
力または比較入力回路１９からの母線２９上の比
較入力データを選択する。この選択は、バイパス
選択回路２３の出力にもとづいて行われ、バイパ
ス選択回路２３はバイパス信号BPSの状態にも
とづいて選択を行う。

本発明が改善しようとする感知増幅回路が含ま
れているのは、バイト選択回路２２である。ここ
で第４図のブロツク・ダイアグラムを参照する
と、（特願昭57−182212号に開示されているよう
な）従来のバイト選択回路２２の構成が示されて
いる。第４図の回路は36個のビツト位置のうちの
１つに対する回路構成であるが、他のビツト位置
のための回路構成も基本的に同一である。破線の
ブロツク３８は第１図のメモリ・ブロツク１７の
一部分であり、破線のブロツク３９は第１図のバ
イト選択回路２２の一部分である。

各アレイの各ビツト位置からの出力は、１記憶
セル当り２本のビツト線の形になつている。さら
に具体的に言えば、記憶セル３１―０〜３１Ｎが
感知中の場合、ビツト線Ｂ０ｎとＢ１ｎのうちの
１つが、感知増幅器３２の方向に電流を運ぶ。す
なわち、線Ｂ０ｎとＢ１ｎの両方ではなくて一方
が電流を運び、対応する記憶セルがそれぞれ論理
０と論理１のどちらを含むかを示す。感知増幅器
３２の出力、具体的には比較ビツトＣ０ｎとＣ１
ｎが、比較論理回路２１（第３図）中の36個の回
路の１つである排他的OR回路３３に印加され
る。排他的OR回路３３は、COnおよびＣ１ｎの
相対的状態によつて示されるデータ・ビツトを、
母線２９からの対応する比較入力ビツトと比較す
る。感知増幅器３２の出力はまた、禁止論理回３
４の入力ポートに結合されている。禁止論理回路
３４に印加される禁止信号の状態に応じて、Ｃ０
ｎとＣ１ｎのどちらが活動状態であるかによつて
決定される電圧レベルをもつ単一ビツト信号Dn
が、駆動回路３６の入力に選択的に印加される。
すなわち、禁止信号が０状態のとき、禁止論理回
路３４は、その出力ビツトDnの駆動器３６への
伝送を禁止し、禁止信号が論理１状態の場合は、
禁止論理回路３４はビツトDnを駆動回路３６の
入力に電送させる。４バイトの各々の同じ順位の
ビツトに対する禁止論理回路３４の出力は、駆動
器３６の入力でワイヤドORされる。もちろん、
任意の時刻では、４つの同じ順位の禁止論理回路
３４のうちの１つだけが、その出力ビツトを駆動
回路３６に伝送できる。駆動回路３６は、各出力
データ・ビツトDBnに対して２つの信号DB０ｎ
とDB１ｎを発成し、その一方がビツトDBnの状
態を指示するよう活動化（高レベル状態に）され
る。

次に、第５図を参照しながら、第４図のバイト
選択回路２２の具体的回路構成を説明する。感知
増幅器３２は、トランジスタ５１と５２によつて
形成される差動増幅器から構成され、その出力は
対応するエミツタ・フオロワ接続されたトランジ
スタ５４と５６によつて増幅されバツフアされ
る。トランジスタ５３は、トランジスタ５１と５
２のベースに対する基準電圧を与える。各記憶ア
レイの対応するビツトからの出力ビツト線Ｂ０ｎ
およびＢ１ｎは、それぞれトランジスタ５１およ
び５２のエミツタに印加される。トランジスタ５
４および５６のエミツタ出力で、それぞれ信号Ｃ
０ｎおよびＣ１ｎが発生される。これらの信号
は、第４図に示すように、排他的OR回路３３に
直接印加される。またＣ０ｎとＣ１ｎは、禁止論
理回路３４内の差動増幅器構成で接続されたトラ
ンジスタ５７および５８のベースに印加される。
電流源トランジスタ６０から、電流スイツチ・ト
ランジスタ５９を経てトランジスタ５７と５８の
共通接続エミツタに一定電流が供給される。トラ
ンジスタ６０に対する基準電圧は、トランジスタ
６２と６３により供給される。

エミツタ・フオロワ結合されたトランジスタ６
１は、そのベースにトランジスタ５８のコレクタ
からの出力を受け取る。それによつて、トランジ
スタ６１のエミツタに信号Dnが発生される。電
流スイツチ・トランジスタ５５は、トランジスタ
５８のコレクタしたがつてトランジスタ６１のベ
ースと電流源トランジスタ６０のコレクタとの間
に接続されている。禁止信号は、トランジスタ５
５のベースに印加される。禁止信号が低論理状態
のとき、すなわち禁止信号が基準電圧VREFより
も負である場合、トランジスタ５５はターン・オ
フされ、トランジスタ６０の電流がトランジスタ
５９に流れ、こうしてトランジスタ５７と５８に
よつて形成される差動増幅器回路を活動化する。
一方、禁止信号がVREFよりも正である場合、ト
ランジスタ５５はターン・オフされ、それによつ
てトランジスタ５９から電流をスイツチする。こ
れは、トランジスタ６１を遮断する効果をもつ。
すなわち、禁止信号が低論理状態の場合のみ、信
号Dnが駆動回路３６に通される。

駆動回路３６は、トランジスタ６４と６６によ
つて形成される差動増幅器から構成されている。
禁止論理回路３４のトランジスタ６１のエミツタ
からのDn信号が、トランジスタ６６のベースに
印加される。トランジスタ６７，６８，６９，７
１およびそれに付随する抵抗からなる回路によつ
て発生される基準電圧が、トランジスタ６４のベ
ースに印加される。Ｄ１ｎとＤ０ｎは、それぞれ
トランジスタ６４と６６のエミツタに発生され
る。

〔発明が解決しようとする問題点〕

第５図の回路は、第４図のバイト選択回路２２
の所望の基本的な機能を実現できるが、多数の重
大な欠点をもつている。まず第一に、第３図をざ
つと見ただけでわかるように、この回路構成は全
く複雑であり、かなりのチツプ面積を必要とす
る。第２に、結果として、この回路を動作させる
ために必要な電力が大きくなる。第３に、感知増
幅器３２と駆動回路３６との間に禁止論理回路３
４が存在するために、出力Ｃ０ｎ，Ｃ１ｎと出力
Ｄ０ｎ，Ｄ１ｎとの間に時間差が生じる。

従つて、本発明の目的は、デイレクトリ・チツ
プにおけるバイト選択回路の所要の機能を実行す
るが、上記の欠点をもたない高速感知増幅回路を
提供することである。

〔問題点を解決するための手段〕

本発明は、ベースに基準電圧を受取りエミツタ
にメモリ・セル信号Ｂ０ｎまたはＢ１ｎを受取る
第１トランジスタ１１２または１２１と、この第
１トランジスタと共通ベース接続されエミツタに
上記メモリ・セル信号を受取る第２トランジスタ
１０２または１２２と、上記第１トランジスタの
コレクタに接続されたベースを有しエミツタに第
１出力信号Ｃ０ｎまたはＣ１ｎを発生する第３ト
ランジスタ１０９または１１７と、上記第２トラ
ンジスタのコレクタに接続されたベースを有しエ
ミツタに第２出力信号Ｄ０ｎまたはＤ１ｎを発生
する第４トランジスタ１０１または１２６と、禁
止制御信号に応答して上記第２トランジスタを導
通状態に強制し、上記第２トランジスタを上記メ
モリ・セル信号に対して不感にする禁止回路１２
７，１２８，１２９とを含む、禁止機能を有する
感知増幅回路を提供するものである。

〔実施例〕

第２図は、本発明の感知増幅回路のブロツク・
ダイヤグラムを示している。破線のブロツク４８
は第１図のメモリ・ブロツク１７の一部分であ
り、破線のブロツク４９は第１図のバイト選択回
路２２の一部分である。本発明によれば、２つの
感知増幅器４１と４２が共に、記憶セルからの出
力Ｂ０ｎおよびＢ１ｎを受け取る。感知増幅器４
１の出力、すなわち２ビツト信号Ｄ０ｎとＤ１ｎ
は４バイトの同じ順位のビツトのための対応する
感知増幅器４１の出力とワイヤドORされ、出力
データ・ビツトDB０ｎ、DB１ｎを与える。感
知増幅器４２の出力、すなわち禁止されない出力
信号Ｃ０ｎとＣ１ｎは、排他的OR回路３３に印
加される。

次に、第１図の具体的回路図を参照すると、感
知された記憶セルからの低論理状態の出力線Ｂ０
ｎが、第１トランジスタ１１２のエミツタおよび
ダブルエミツタ・トランジスタ１０２の一方のエ
ミツタに印加される。同様に、記憶セルからの高
論理状態の出力ビツト線Ｂ１ｎが、トランジスタ
１２１のエミツタおよび第２のダブルエミツタ・
トランジスタ１２２の第１エミツタに印加され
る。バイアス電流が抵抗１１３と１１６を経て係
給される。基準電圧がノード１３１でトランジス
タ１０２，１１２，１２１，１２２のベースに印
加される。基準電圧を発生するための回路は、抵
抗１１０と１１５およびダイオード１１４を含ん
でいる。各トランジスタ１０２，１１２，１２
１，１２２のコレクタは、対応する抵抗１０７，
１０８，１１８，１２５を介して、電圧Vccの正
電源端子に結合されている。エミツタ・フオロワ
を形成するトランジスタ１０１，１０９，１１
７，１２６がそれぞれトランジスタ１０２，１１
２，１２１，１２２のコレクタ出力をバツフアし
増幅する。具体的にいうと、常時利用可能な出力
Ｃ０ｎとＣ１ｎはそれぞれトランジスタ１０９と
１１７のエミツタに発生され、禁止可能な出力Ｄ
０ｎとＤ１ｎは、それぞれトランジスタ１０１と
１２６のエミツタに発生される。ダブルエミツ
タ・トランジスタ１０２と１２２の第２エミツタ
１０３および１２４は電流スイツチ・トランジス
タ１２８のコレクタに接続され、このトランジス
タ１２８のエミツタは定電流源１２９に接続され
る。トランジスタ１２８のベースは、制御信号
（書込み＋バイパス）を受け取る。第２の電流ス
イツチ・トランジスタ１２７がVccと電流電源１
２９の間に接続されている。トランジスタ１２７
のベースは禁止信号を受取る。禁止信号と（書込
み＋バイパス）信号とが一緒になつて、禁止制御
信号を構成する。シヨツトキ・バリア・ダイオー
ド１０５，１０６，１１９，１２０はクランプ用
であり、従来と同じである。

動作において、もしトランジタ１２８がター
ン・オフならば、すなわち（書込み＋バイパス）
信号が低レベルであり、禁止信号が高レベルのと
きは、トランジスタ１０２と１２２の第２エミツ
タ１０３および１２４から電流が引き出されな
い。その場合、記憶セルが読み出し中のときは、
Ｂ０ｎとＢ１ｎのどちらか一方がその対応するト
ランジスタ対１０２と１１２または１２１と１２
２を介して電流を引き出す。例えば、電流が線Ｂ
０ｎ上を流れると仮定すると、この電流は、トラ
ンジスタ１１２のエミツタとトランジスタ１０２
のエミツタ１０４の間で等分される。従つて、ト
ランジスタ１０２および１１２のコレクタの電位
は負方向に引張られ、これによつて信号Ｄ０ｎと
Ｃ０ｎを低レベル状態にセツトする。Ｂ０ｎが電
流を運ぶ場合、Ｂ１ｎは電流を運ばない。すなわ
ち、トランジスタ１２１および１２２のコレクタ
はこのとき正のままであり、それによつて信号Ｃ
１ｎとＤ１ｎを高レベル状態にセツトする。もち
ろんＢ１ｎが電流を運び、Ｂ０ｎが電流を運ばな
い場合は、状況が逆になる。すなわち信号Ｃ１ｎ
とＤ１ｎは低レベル状態となり、信号Ｃ０ｎとＤ
０ｎは高レベル状態になる。

出力Ｄ０ｎとＤ１ｎのデータ母線２５への伝送
を禁止したい場合、（書込み＋バイパス）信号を
高レベル状態に上げ、禁止信号を低レベル状態に
セツトすることによつて、トランジスタ１２８が
ターン・オンされる。これによつて電流がトラ
ンジスタ１２７からトランジスタ１２８に切り換
わる。トランジスタ１２８中を流れる電流はダブ
ルエミツタ・トランジスタ１０２および１２２の
エミツタ１０３および１２４から同等に引き出さ
れ、トランジスタ１０２および１２２を導通状態
に強制する。その効果は、これらのダブルエミツ
タ・トランジスタのコレクタをプルダウンし、ト
ランジスタ１０２および１２２をメモリ・セル信
号に対して不感にすることであり、そのために、
メモリ・セル・ビツト線Ｂ０ｎおよびＢ１ｎの状
態の如何にかかわらず、トランジスタ１０１と１
２６がターン・オフされる。

〔発明の効果〕

本発明にもとづく第５図の回路は、第３図の従
来技術の回路の全ての機能を実現し、しかも、上
記の各欠点をなくする。特に、第５図の回路は、
明らかに、第３図のそれよりもはるかに簡単であ
り、そして必要なチツプ面積がずつと小さく、従
来技術による構成よりも小さな電力しか必要とせ
ず、速度が大きい。また、メモリ・セル・ビツト
線Ｂ０ｎおよびＢ１ｎから出力線Ｄ０ｎおよびＣ
０ｎ，Ｃ１ｎまでの夫々の経路がほぼ同じであ
り、したがつて禁止データ出力ポートＤ０ｎ，Ｄ
１ｎと非禁止データ出力ポートＣ０ｎ，Ｃ１ｎの
間にほとんど遅延差は生じない。

【図面の簡単な説明】

第１図は、本発明の感知増幅回路を示す図、第
２図は、本発明の感知増幅回路を含むバイト選択
回路の構成を示すブロツク・ダイヤグラム、第３
図は、本発明の感知増幅回路を使用しうるデイレ
クトリ・メモリ・チツプのブロツク・ダイヤグラ
ム、第４図は、従来のバイト選択回路の構成を示
すブロツク・ダイヤグラム、および第５図は、第
４図のバイト選択回路の回路図である。

Claims (1)

【特許請求の範囲】
1. １ ベースに基準電圧を受取りエミツタにメモ
   リ・セル信号を受取る第１トランジスタと、この
   第１トランジスタと共通ベース接続されエミツタ
   に上記メモリ・セル信号を受取る第２トランジス
   タと、上記第１トランジスタのコレクタに接続さ
   れたベースを有しエミツタに第１出力信号を発生
   する第３トランジスタと、上記第２トランジスタ
   のコレクタに接続されたベースを有しエミツタに
   第２出力信号を発生する第４トランジスタと、禁
   止制御信号に応答して上記第２トランジスタを導
   通状態に強制し上記第２トランジスタを上記メモ
   リ・セル信号に対して不感にする禁止回路とを含
   む、禁止機能を有する感知増幅回路。