JPH0239604A - 遅延回路構造 - Google Patents
遅延回路構造Info
- Publication number
- JPH0239604A JPH0239604A JP18814688A JP18814688A JPH0239604A JP H0239604 A JPH0239604 A JP H0239604A JP 18814688 A JP18814688 A JP 18814688A JP 18814688 A JP18814688 A JP 18814688A JP H0239604 A JPH0239604 A JP H0239604A
- Authority
- JP
- Japan
- Prior art keywords
- substrates
- substrate
- delay circuit
- circuit structure
- ground patterns
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 claims abstract description 57
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 238000005476 soldering Methods 0.000 abstract description 8
- 229910000679 solder Inorganic materials 0.000 abstract description 5
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 230000008054 signal transmission Effects 0.000 description 8
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 5
- 239000011347 resin Substances 0.000 description 5
- 229920005989 resin Polymers 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 239000010408 film Substances 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 239000010409 thin film Substances 0.000 description 4
- 239000004593 Epoxy Substances 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 239000011521 glass Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 230000003287 optical effect Effects 0.000 description 2
- 230000008021 deposition Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000284 extract Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0213—Electrical arrangements not otherwise provided for
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/144—Stacked arrangements of planar printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/46—Manufacturing multilayer circuits
- H05K3/4611—Manufacturing multilayer circuits by laminating two or more circuit boards
- H05K3/4614—Manufacturing multilayer circuits by laminating two or more circuit boards the electrical connections between the circuit boards being made during lamination
Landscapes
- Combinations Of Printed Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
アルミナ、ガラスエポキシ等のような誘電率をもった絶
縁基板の表面に信号伝達用の導体ストリップラインを、
裏面にアースパターンを設けた分布定数型の遅延回路構
造に関し、 ２枚の基板のストリップラインを銅線等を使用せずに相
互に接続し、製造効率の向上を図ると共により小型化、
高密度化を図ることを目的とし、表面に信号伝達用の導
体ストリップラインを、裏面にアースパターンを設けた
２枚の絶縁基板を、裏面のアースパターンどおしが接合
するように張り合わせ、アースパターンを避けた位置に
両基板を貫通するように設けたスルーホールを介して両
基板のストリップラインを相互に接続したことを特徴と
する分布定数型の遅延回路構造を構成する。
縁基板の表面に信号伝達用の導体ストリップラインを、
裏面にアースパターンを設けた分布定数型の遅延回路構
造に関し、 ２枚の基板のストリップラインを銅線等を使用せずに相
互に接続し、製造効率の向上を図ると共により小型化、
高密度化を図ることを目的とし、表面に信号伝達用の導
体ストリップラインを、裏面にアースパターンを設けた
２枚の絶縁基板を、裏面のアースパターンどおしが接合
するように張り合わせ、アースパターンを避けた位置に
両基板を貫通するように設けたスルーホールを介して両
基板のストリップラインを相互に接続したことを特徴と
する分布定数型の遅延回路構造を構成する。
本発明は高周波回路に用いられる遅延回路、特にアルミ
ナ、ガラスエポキシ等のような誘電率をもった絶縁基板
の表面に信号伝達用の導体ストリップラインを、裏面に
アースパターンを設けた分布定数型の遅延回路構造に関
する。
ナ、ガラスエポキシ等のような誘電率をもった絶縁基板
の表面に信号伝達用の導体ストリップラインを、裏面に
アースパターンを設けた分布定数型の遅延回路構造に関
する。
光伝送装置の高周波骨では、その信号伝達を遅延させる
必要があり、通常同軸ケーブル又はストリップライン技
術で構成された遅延線（回路）が用いられる。この種の
遅延回路は、近年の光伝送装置の高密度実装化にともな
い、小型化、高密度化が要求される。
必要があり、通常同軸ケーブル又はストリップライン技
術で構成された遅延線（回路）が用いられる。この種の
遅延回路は、近年の光伝送装置の高密度実装化にともな
い、小型化、高密度化が要求される。
第５図は従来の遅延回路構造の斜視図、第６図（ａ）、
（ｂ）は同従来例の第１基板の表裏より見た斜視図、第
７図は同従来例の第２基板の斜視図である。遅延回路は
人力信号を一定時間遅らせて取り出すものであるが、従
来例の遅延回路は、アルミナ、ガラスエポキシ等のよう
な誘電率をもった２枚の絶縁基板１０．２０が使用され
、これらの基板１０．２０の一方の面に薄膜又は厚膜の
蒸着技術等によりジグザグ形状の細長い信号伝達用の導
体ストリップライン１１．２１が形成され、他方の面に
は全面にアースパターン１２．２２が形成される。第１
基板１０（第５図）には２つのストリップライン１１が
形成され、それらの一端は導体ランド１３に接続され、
他端は基板１０の縁部に隣接する位置で導体ランド１５
に接続されている。裏面のアースパターン１２には基板
１０から突き出したアースリード１６がカシメ等により
結合される。また、第２基板２０（第６図−表面のみ示
す）には１つのストリップライン２１が形成され、それ
らの両端は、第１基板１０の２つの導体ランド１５に対
応する位置にある２つの導体ランド２５にそれぞれ接続
されている。そして、２つの基板１０．２０は裏面のア
ースパターン１２．２２を対向させて半田接続して一体
化する。次に、両基板１０．２０の対応する導体ランド
１５．２５間をスズメツキ銅線１７等で接続しする。次
に、信号リード１４を導体ランド１３にカシメ等により
結合し、基板１０から突き出させる。また、アース端子
１６もアースパターン１２にカシメ等により結合し、基
板１０から突き出させる。そして、樹脂１８等でモール
ドして完成させる。このとき、信号リード１３やアース
端子１６はモールド１６から突出している。
（ｂ）は同従来例の第１基板の表裏より見た斜視図、第
７図は同従来例の第２基板の斜視図である。遅延回路は
人力信号を一定時間遅らせて取り出すものであるが、従
来例の遅延回路は、アルミナ、ガラスエポキシ等のよう
な誘電率をもった２枚の絶縁基板１０．２０が使用され
、これらの基板１０．２０の一方の面に薄膜又は厚膜の
蒸着技術等によりジグザグ形状の細長い信号伝達用の導
体ストリップライン１１．２１が形成され、他方の面に
は全面にアースパターン１２．２２が形成される。第１
基板１０（第５図）には２つのストリップライン１１が
形成され、それらの一端は導体ランド１３に接続され、
他端は基板１０の縁部に隣接する位置で導体ランド１５
に接続されている。裏面のアースパターン１２には基板
１０から突き出したアースリード１６がカシメ等により
結合される。また、第２基板２０（第６図−表面のみ示
す）には１つのストリップライン２１が形成され、それ
らの両端は、第１基板１０の２つの導体ランド１５に対
応する位置にある２つの導体ランド２５にそれぞれ接続
されている。そして、２つの基板１０．２０は裏面のア
ースパターン１２．２２を対向させて半田接続して一体
化する。次に、両基板１０．２０の対応する導体ランド
１５．２５間をスズメツキ銅線１７等で接続しする。次
に、信号リード１４を導体ランド１３にカシメ等により
結合し、基板１０から突き出させる。また、アース端子
１６もアースパターン１２にカシメ等により結合し、基
板１０から突き出させる。そして、樹脂１８等でモール
ドして完成させる。このとき、信号リード１３やアース
端子１６はモールド１６から突出している。
遅延量が大きくかつ小型化した遅延回路を得るためには
、ストリップラインを細くかつ長くする必要があるが、
上記のような従来の遅延回路は、誘電率をもった２枚の
絶縁基板１０．２０を張り合わせることで、ストリップ
ライン１１．２１の配線面積を広げ、小型化、高密度化
に寄与できる。しかし、スズメツキ銅線１７で両面のス
トリップライン１１．２１間を半田付けする必要がある
ため、製造工数が大であった。また、スズメツキ銅線１
７が基板１０．２０より突出しているので、樹脂１８等
でモールドする際の作業性が悪い、モールドすべき樹脂
の量も多いという問題があった。
、ストリップラインを細くかつ長くする必要があるが、
上記のような従来の遅延回路は、誘電率をもった２枚の
絶縁基板１０．２０を張り合わせることで、ストリップ
ライン１１．２１の配線面積を広げ、小型化、高密度化
に寄与できる。しかし、スズメツキ銅線１７で両面のス
トリップライン１１．２１間を半田付けする必要がある
ため、製造工数が大であった。また、スズメツキ銅線１
７が基板１０．２０より突出しているので、樹脂１８等
でモールドする際の作業性が悪い、モールドすべき樹脂
の量も多いという問題があった。
そこで、本発明は、スズメツキ銅線１５等の外部の導線
を使用せずに基板１０．１２のストリップライ〉′１１
．２１を相互に接続し、もって半田付は等の作業を不要
とし、製造効率の向上を図ると共により小型化、高密度
化を図った遅延回路を得ることを目的とする。
を使用せずに基板１０．１２のストリップライ〉′１１
．２１を相互に接続し、もって半田付は等の作業を不要
とし、製造効率の向上を図ると共により小型化、高密度
化を図った遅延回路を得ることを目的とする。
ように張り合わせ、アースパターンを避けた位置に両基
板を貫通するように設けたスルーホールを介して両基板
のストリップラインを相互に接続したことを特徴とする
分布定数型の遅延回路構造が提供される。
板を貫通するように設けたスルーホールを介して両基板
のストリップラインを相互に接続したことを特徴とする
分布定数型の遅延回路構造が提供される。
〔作 用］
本発明によれば、裏面のアースパターンを避けた位置に
両基板を貫通するスルーホールを設け、このスルーホー
ルを介して両基板のストリップラインを相互に接続した
ので、従来のようなスズメツキ銅線等の半田付は作業が
不要となり、また基板からスズメツキ銅線等が突出しな
いため、モールドすべき樹脂を少なくて済む。
両基板を貫通するスルーホールを設け、このスルーホー
ルを介して両基板のストリップラインを相互に接続した
ので、従来のようなスズメツキ銅線等の半田付は作業が
不要となり、また基板からスズメツキ銅線等が突出しな
いため、モールドすべき樹脂を少なくて済む。
このような問題点を解決するために、本発明によれば、
表面に信号伝達用の導体ストリンプラインを、裏面にア
ースパターンを設けた２枚の絶縁基板を、裏面のアース
パターンどおしが接合する〔実施例〕 以下、第１図〜第４図を参照して本発明の実施例を詳細
に説明する。第１図は本発明の実施例に係る遅延回路構
造の斜視図で、（ａ）は第１基板側より見た図、（ｂ）
は第２基板側より見た図、第２図は同従来例の遅延回路
構造のスルーホールにおける断面図、第３図（ａ）、（
ｂ）は第１基板の表裏より見た斜視図、第４図（ａ）、
（ｂ）は第２基板の表裏より見た斜視図である。
表面に信号伝達用の導体ストリンプラインを、裏面にア
ースパターンを設けた２枚の絶縁基板を、裏面のアース
パターンどおしが接合する〔実施例〕 以下、第１図〜第４図を参照して本発明の実施例を詳細
に説明する。第１図は本発明の実施例に係る遅延回路構
造の斜視図で、（ａ）は第１基板側より見た図、（ｂ）
は第２基板側より見た図、第２図は同従来例の遅延回路
構造のスルーホールにおける断面図、第３図（ａ）、（
ｂ）は第１基板の表裏より見た斜視図、第４図（ａ）、
（ｂ）は第２基板の表裏より見た斜視図である。
本発明の遅延回路は、アルミナからなる第１絶縁基板１
０（第３図）の一方の面に薄膜又は厚膜の蒸着技術等に
より渦巻状の細長い信号伝達用の導体ストリップライン
１１を形成し、他方の面には中心部を避けた位置に同様
に薄膜又は厚膜の蒸着技術等によりアースパターン１２
を形成する。中心部には導体メツキ３２されたスルーホ
ール３１を有する。
０（第３図）の一方の面に薄膜又は厚膜の蒸着技術等に
より渦巻状の細長い信号伝達用の導体ストリップライン
１１を形成し、他方の面には中心部を避けた位置に同様
に薄膜又は厚膜の蒸着技術等によりアースパターン１２
を形成する。中心部には導体メツキ３２されたスルーホ
ール３１を有する。
このスルーホール３１は表面の渦巻状のストリップライ
ン１１の内端には接続しているが、アースパターン１２
との間は隔離されている。渦巻状のストリップライン１
１の外端は導体ランド部１３に接続されている。
ン１１の内端には接続しているが、アースパターン１２
との間は隔離されている。渦巻状のストリップライン１
１の外端は導体ランド部１３に接続されている。
アルミナからなる第２絶縁基板２０（第４図）も同様に
、一方の面に薄膜又は厚膜の蒸着技術等により渦巻状の
細長い信号伝達用の導体ストリップライン２１を形成し
、他方の面には中心部を避けた位置に同様の技術でアー
スパターン２２を形成する。
、一方の面に薄膜又は厚膜の蒸着技術等により渦巻状の
細長い信号伝達用の導体ストリップライン２１を形成し
、他方の面には中心部を避けた位置に同様の技術でアー
スパターン２２を形成する。
また１、中心部には導体メツキ４２されたスルーホール
４１があり、表面の渦巻状のストリップライン２１の内
端に接続し、裏面のアースパターン２２からは隔離され
ている。
４１があり、表面の渦巻状のストリップライン２１の内
端に接続し、裏面のアースパターン２２からは隔離され
ている。
２つの基板１０．２１は裏面のアースパターン１２．２
２を対向させ、かつ両基板１０．２０のスルーホール３
１．４１が合致するように半田接続して張り合わせ一体
化する。同時に、スルーホール３１．４１間も内部の半
田５０により結合する。ここで、第２基板２０の縦方向
の寸法（１゛）は第１基板１０の縦方向の寸法（１）よ
り小さい（１〉β′）ので、第１基板１０の下部領域は
第２基板２０に重ならない。従って、この重ならない第
１基板１０の下部両端に２つのアース端子１６をカシメ
又は半田付は等により結合する。同様に、両基板１０．
２０の渦巻状ストリップライン１１．２１の外端の導体
ランド部１３．２３に信号リード１４ａ、１４ｂをカシ
メ又は半田付は等により結合する。そして、樹脂等でモ
ールドして完成させる。このとき、信号リード１４ａ、
１４ｂ及びアース端子１６はモールド１８から引き出さ
れる。
２を対向させ、かつ両基板１０．２０のスルーホール３
１．４１が合致するように半田接続して張り合わせ一体
化する。同時に、スルーホール３１．４１間も内部の半
田５０により結合する。ここで、第２基板２０の縦方向
の寸法（１゛）は第１基板１０の縦方向の寸法（１）よ
り小さい（１〉β′）ので、第１基板１０の下部領域は
第２基板２０に重ならない。従って、この重ならない第
１基板１０の下部両端に２つのアース端子１６をカシメ
又は半田付は等により結合する。同様に、両基板１０．
２０の渦巻状ストリップライン１１．２１の外端の導体
ランド部１３．２３に信号リード１４ａ、１４ｂをカシ
メ又は半田付は等により結合する。そして、樹脂等でモ
ールドして完成させる。このとき、信号リード１４ａ、
１４ｂ及びアース端子１６はモールド１８から引き出さ
れる。
なお、上記実施例において、ストリップライン１１．２
１の形状は渦巻き状に限る必要はなく、ジグザグ形状や
その他、細長いパターンのとれる任意の形状とすること
ができる。
１の形状は渦巻き状に限る必要はなく、ジグザグ形状や
その他、細長いパターンのとれる任意の形状とすること
ができる。
本発明によれば、２枚の基板のストリップラインの接続
に、従来のようなスズメツキ銅線等の半田付は作業が不
要となり、しかも、２枚の基板の張り合わせと同時に、
スルーホールを介して両ストリップラインの接続が行わ
れるので、作業性が改善される。また、２枚の基板を張
り合わせる際の位置決めがスルーホールにより容易にで
きる、位置決め精度、ひいては品質の向上が図れる。
に、従来のようなスズメツキ銅線等の半田付は作業が不
要となり、しかも、２枚の基板の張り合わせと同時に、
スルーホールを介して両ストリップラインの接続が行わ
れるので、作業性が改善される。また、２枚の基板を張
り合わせる際の位置決めがスルーホールにより容易にで
きる、位置決め精度、ひいては品質の向上が図れる。
第１図は本発明の実施例に係る遅延回路構造の斜視図で
、（ａ）は表面より見た図、（ｂ）は裏面より見た図、
第２図は同じ遅延回路構造のスルーホールにおける断面
図、第３図（ａ）、（ｂ）は第１基板の表裏より見た斜
視図、第４図（ａ）、（ｂ）は第２基板の表裏より見た
斜視図、第５図は従来の遅延回路構造の斜視図、第６図
（ａ）、（ｂ）は従来の遅延回路構造の第１基板の表裏
より見た斜視図、第７図は従来の遅延回路構造の第２基
板の斜視図である。 １０．２０・・・絶縁基板、 １１．２１・・・ストリップライン、 １２．２２・・・アースパターン、１３．２３・・・導
体ランド、１．４ａ 、１４ｂ・・・信号リード、１６
・・・アース端子、１８・・・モールド、 ３１．４１・・・スルーホール、 ３２．４２・・・導
体、５０・・・半田。 実施例の遅延回路 第１図 実施例の第２基板 第４図 従来の遅延回路 スルーホールにおける断面 第２図 １４ａ、１４ｂ−ｚ号す ド ５０・・・半田 実施例の第１基板 第 図 （Ｇ） 従来例の第１基板 第６図 ン］ 従来例の第２基板 第７図 １０．２ｏ・・・基板 １１．２１・・・ ストリップライン １２．２２・・・ アースパター／ １３．４５．２５・・・導体ランド １４．１６・・・ リード １７・・銅線 １８・・・モールド
、（ａ）は表面より見た図、（ｂ）は裏面より見た図、
第２図は同じ遅延回路構造のスルーホールにおける断面
図、第３図（ａ）、（ｂ）は第１基板の表裏より見た斜
視図、第４図（ａ）、（ｂ）は第２基板の表裏より見た
斜視図、第５図は従来の遅延回路構造の斜視図、第６図
（ａ）、（ｂ）は従来の遅延回路構造の第１基板の表裏
より見た斜視図、第７図は従来の遅延回路構造の第２基
板の斜視図である。 １０．２０・・・絶縁基板、 １１．２１・・・ストリップライン、 １２．２２・・・アースパターン、１３．２３・・・導
体ランド、１．４ａ 、１４ｂ・・・信号リード、１６
・・・アース端子、１８・・・モールド、 ３１．４１・・・スルーホール、 ３２．４２・・・導
体、５０・・・半田。 実施例の遅延回路 第１図 実施例の第２基板 第４図 従来の遅延回路 スルーホールにおける断面 第２図 １４ａ、１４ｂ−ｚ号す ド ５０・・・半田 実施例の第１基板 第 図 （Ｇ） 従来例の第１基板 第６図 ン］ 従来例の第２基板 第７図 １０．２ｏ・・・基板 １１．２１・・・ ストリップライン １２．２２・・・ アースパター／ １３．４５．２５・・・導体ランド １４．１６・・・ リード １７・・銅線 １８・・・モールド
Claims (1)
- １．表面に信号伝達用の導体ストリップライン（１１、
２１）を、裏面にアースパターン（１２、２２）を設け
た２枚の絶縁基板（１０、２０）を、裏面のアースパタ
ーンどおしが接合するように張り合わせ、アースパター
ンを避けた位置に両基板を貫通するように設けたスルー
ホール（３１、４１）を介して両基板のストリップライ
ン（１１、２１）を相互に接続したことを特徴とする分
布定数型の遅延回路構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18814688A JPH0239604A (ja) | 1988-07-29 | 1988-07-29 | 遅延回路構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18814688A JPH0239604A (ja) | 1988-07-29 | 1988-07-29 | 遅延回路構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0239604A true JPH0239604A (ja) | 1990-02-08 |
Family
ID=16218554
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18814688A Pending JPH0239604A (ja) | 1988-07-29 | 1988-07-29 | 遅延回路構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0239604A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529819A (ja) * | 1991-07-24 | 1993-02-05 | Murata Mfg Co Ltd | デイレイライン |
| CN111955059A (zh) * | 2018-04-05 | 2020-11-17 | Lg电子株式会社 | Pcb层压结构和包括该pcb层压结构的移动终端 |
-
1988
- 1988-07-29 JP JP18814688A patent/JPH0239604A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0529819A (ja) * | 1991-07-24 | 1993-02-05 | Murata Mfg Co Ltd | デイレイライン |
| CN111955059A (zh) * | 2018-04-05 | 2020-11-17 | Lg电子株式会社 | Pcb层压结构和包括该pcb层压结构的移动终端 |
| CN111955059B (zh) * | 2018-04-05 | 2023-06-06 | Lg电子株式会社 | Pcb层压结构和具有该pcb层压结构的移动终端 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2616280B2 (ja) | 発振器及びその製造方法 | |
| US5036431A (en) | Package for surface mounted components | |
| JP3252605B2 (ja) | 電子部品及びその製造方法 | |
| US6700076B2 (en) | Multi-layer interconnect module and method of interconnection | |
| JP2003502852A (ja) | 多層プリント回路板へチップを装着するための構成 | |
| US5787575A (en) | Method for plating a bond finger of an intergrated circuit package | |
| JPS6016701A (ja) | マイクロ波プリント板回路 | |
| JPH10327004A (ja) | 同軸コネクタを有する回路モジュール | |
| JPH0239604A (ja) | 遅延回路構造 | |
| JP3710557B2 (ja) | 混成集積回路装置およびその製造に用いる基板シートならびにその混成集積回路装置を組み込んだ電子装置 | |
| US20020171127A1 (en) | Apparatus for routing signals | |
| KR200294942Y1 (ko) | 인쇄회로기판 상의 노이즈 감소 레이아웃 및 이인쇄회로기판을 사용하는 커넥터 | |
| JP2784523B2 (ja) | 電子部品搭載用基板 | |
| US4701723A (en) | Connection construction for electronic component | |
| JPH05102621A (ja) | 導電パターン | |
| JP3161197B2 (ja) | 電子部品の実装構造 | |
| JP3065416B2 (ja) | メタルウォールパッケージ | |
| JP2557081Y2 (ja) | マイクロ・ストリップラインフィルタ | |
| JP2000286614A (ja) | マイクロストリップ線路の接続構造 | |
| JPH06177500A (ja) | フレキシブル配線板 | |
| JPH0314486A (ja) | 電子部品用パッケージ | |
| JPS62179794A (ja) | 電気回路配線板 | |
| JP2005012559A (ja) | カプラ及びカプラアレー | |
| JPS6077499A (ja) | 高周波装置の配線構造 | |
| JP2005018627A (ja) | データ転送回路基板 |