JPH0238666B2 - Etsuchinguhoho - Google Patents

Etsuchinguhoho

Info

Publication number
JPH0238666B2
JPH0238666B2 JP11483382A JP11483382A JPH0238666B2 JP H0238666 B2 JPH0238666 B2 JP H0238666B2 JP 11483382 A JP11483382 A JP 11483382A JP 11483382 A JP11483382 A JP 11483382A JP H0238666 B2 JPH0238666 B2 JP H0238666B2
Authority
JP
Japan
Prior art keywords
etching
etched
pattern
resist pattern
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP11483382A
Other languages
English (en)
Other versions
JPS596379A (ja
Inventor
Hitoshi Kudo
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP11483382A priority Critical patent/JPH0238666B2/ja
Publication of JPS596379A publication Critical patent/JPS596379A/ja
Publication of JPH0238666B2 publication Critical patent/JPH0238666B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Landscapes

  • ing And Chemical Polishing (AREA)
  • Drying Of Semiconductors (AREA)

Description

【発明の詳細な説明】 本発明は、半導体素子製造に用いられるエツチ
ング方法、特にテーパを有する形状を得られるド
ライエツチング方法に関するものである。
半導体素子の高密度化・微細化に伴い、従来の
湿式エツチング方法では不可能になつたため、ド
ライエツチングによるパターン形成が行なわれて
いる。ドライエツチングの利点は異方性エツチン
グと呼ばれている膜厚方向のみ非常に速くエツチ
ングされる現象が起こる事で、1〜2μm程度の
パターンが精度よく形成できる様になつた。
しかしながら、こうしたドライエツチングでは
段部が急峻となり、 堆積膜が段部で断切れを起す。
段部にエツチング残りを生じやすい。
といつた問題が発生している。
さらに、最近の半導体集積回路においては微細
化とともに多層化も進んでおり、例えば、二層多
結晶シリコンや二層アルミニウム配線などが用い
られている。
こうした事から、エツチングも単に切りたつた
矩形の形状を有するのでは不適当であるとの判断
のもとに、ドライエツチングによつてもエツチン
グ後のパターンがいく分かテーパーを有する様な
形状を意図的につくる試みもなされている。以下
その従来例を説明する。
第1図はエツチングマスクとなるレジストがエ
ツチングにより膜減りしレジスト寸法が減少する
事を利用する方法である。第1図aのごとく基板
11上に被エツチング物12を堆積し、端部にテ
ーパーを有するレジストパターン13を形成す
る。このようにレジストパターン13にテーパー
を形成しておくと、ドライエツチング時に生じる
レジストの膜減りに伴つてレジストパターン13
の寸法が減少するため、第1図bの様に、被エツ
チング物12のエツチングパターンにもテーパー
が形成される。
さらに他の方法は、エツチング途中でレジスト
を軟化点以上に熱しエツチング形状を段のあるも
のにする方法である。すなわち、第2図aのごと
く基板21上に被エツチング物22を堆積形成
し、レジスト23により所定のパターンを形成し
たのち、第2図bのように、レジストパターン2
3をマスクとして被エツチング物21を所定量ド
ライエツチングする。この後、基板21を加熱す
る等の方法で、レジストパターン23を軟化点以
上にすると、レジストは流動してやや巾の広いレ
ジストパターン23Aとなる。ひきつづきレジス
トパターン23Aをマスクにドライエツチングを
行なうと、第2図cに示す様に被エツチング物1
2のパターンには段部22Aを有するエツチング
形状が形成される。
上述した第1図のごとくレジストパターンにテ
ーパーをもたせる方法では、レジストパターンが
微細化するにつれ一定値のテーパーをレジストパ
ターンにつける事そのものが難しく、パターンの
大小によつてテーパーのつき方が異なる事が多
い。また、第2図のごとくエツチング中にレジス
トパターンの寸法を流動させて大きくする方法
は、レジストの流動という現象が温度と時間に対
して大きく依存し、微妙な制御が必要であり、レ
ジストパターンが微細になると高精度のエツチン
グは困難である。
本発明は、上記欠点に対してなされたもので、
制御性の良い、テーパーを有するエツチング形状
を得る方法を提供する事を目的とする。
本発明では、エツチング前およびエツチング中
に特別な処置をするのではなく、エツチング後の
レジスト除去時に、被エツチング物質のエツチン
グ可能なエツチングガスをレジスト除去用の酸素
に混入してテーパーを形成するものである。
発明者は、所定のエツチング装置にてレジスト
パターンをマスクとしてアルミニウムのエツチン
グ後、前記所定のエツチング装置内で酸素プラズ
マにてレジストを除去するとき、エツチングされ
たアルミニウムパターンにいく分かのテーパーが
ついているのを観察した。これは、エツチング装
置内に残留しているエツチングガス成分が酸素プ
ラズマによるレジスト除去中に、露出したアルミ
ニウム表面をごく薄くエツチングするために起こ
るものであると考えられる。本発明は、この現象
を積極的に利用し、被エツチング膜のエツチング
パターンを形成したのち、レジスト除去にあわせ
て、ごくわずかのエツチングが起るように、レジ
スト除去用のエツチングガスである酸素ガスに、
被エツチング物のエツチングガスを混入するもの
である。
以下、本発明の実施例を図面を用いて説明す
る。第3図は、本発明の一実施例のドライエツチ
ング方法を説明するものである。まず、所定のエ
ツチング装置内において半導体等の基板31上に
Al膜等の被エツチング物32を堆積した後、被
エツチング物上にレジストパターン33を形成
し、このレジストパターン33をマスクとして被
エツチング物32をたとえばAlの場合CCl4を含
むエツチングガスにてドライエツチし、被エツチ
ング物32のパターンを形成する(第3図a)。
このときのパターンは微細化に対応するためテー
パーやサイドエツチの生じない形状が望ましく、
パターン32と33は図に示すごとくほぼ等しい
幅に形成される。ひき続き酸素にCCl4(Alのエツ
チングガス)を混入したたとえば流量比(酸素ガ
ス:CCl4ガス=1:0.001〜0.3)のエツチングガ
スにてレジストパターン33を除去する。第3図
bはレジストパターン33のエツチング途中の状
態を示したもので、レジストパターン33はかな
り除去され、同時に被エツチング物(Al)32
のパターンも添加したCCl4にてエツチングされ
ている。
第3図cは、レジストパターン33の除去が終
了した状態を示したもので、32にもテーパー部
32Aが形成されている。すなわち、第3図bに
おいて、レジストパターン33は表面および側面
からエツチングが進行し、レジストパターン33
の外側部分のエツチングが速く進行し、パターン
33の外側に位置する被エツチング物32のパタ
ーン部分から露出しはじめる。したがつて、被エ
ツチング物32のパターンも外側に位置する方か
らエツチングされはじめ、その結果ゆるやかなテ
ーパー32Aが形成される。このテーパーは主に
被エツチング膜32の表面付近のみに形成される
ため初期のレジストのパターン幅とほとんど同等
である。
なお、酸素ガスに混入する被エツチング物32
用のドライエツチング用として、不活性ガスを用
いてもよい。この場合、被エツチング物32は化
学反応に基づくエツチングでなく、むしろスパツ
タエツチの形となる。すなわち、テーパー形成用
としては不活性ガスでも充分である。このとき、
酸素ガスに対する割合は、流量比(酸素:不活性
ガス=1:0.05〜5)の混合ガスとすればよい。
また、被エツチング物32としてはAlに限ら
ず半導体装置における多結晶Si、酸化膜、窒化膜
等にも適用できるとともに、エツチングガスとし
てはBCl3、BBr3、CFCl3、CF2Cl2、CF3Cl、
CF4、C3F8、C4F8、SF6などのハロゲンを含む化
合物を用いることもでき、不活性ガスとしては
He、Ne、Ar、Xr、N2等を用いることができ
る。
また、第2図aにおける被エツチング物32の
エツチングは、ドライエツチングに限らずエツチ
ング液によるエツチングでもよい。
以上説明した様に本発明の方法は、エツチング
時ではなく、レジスト除去の際に被エツチングパ
ターンにテーパーを形成するので、あらゆるエツ
チングの方法に適用でき、制御性も良好で寸法、
形状の精度をそこなう事がなく、微細な半導体装
置等の製造に大きく奇与するものである。また、
レジスト除去はエツチング後に必ず必要な工程で
あり、工程数が増加する事はなく、工業的効果も
大きい。
【図面の簡単な説明】
第1図a,b、第2図a,b,cは従来知られ
ているテーパーを形成するエツチング方法の工程
説明図、第3図a,b,cは本発明の一実施例の
エツチング工程図である。 31……基板、32……被エツチング物、33
……レジストパターン、32A……テーパー部。

Claims (1)

  1. 【特許請求の範囲】 1 基板上の被エツチング膜上に形成された所定
    のレジストパターンをマスクとして前記被エツチ
    ング膜を前記基板に達するまで選択的にエツチン
    グし、エツチング終了後の前記レジストパターン
    と幅のほぼ等しい被エツチング膜パターンを形成
    したのち、前記レジストパターン灰化用の酸素と
    前記被エツチング膜をエツチング可能なガスを含
    む混合ガスを用いて、前記レジストパターンを除
    去するとともに前記被エツチング膜パターンの表
    面付近をテーパ状に除去する事を特徴とするエツ
    チング方法。 2 エツチングガスがHe、Ar、Ne、Xr、N2
    少くとも一つである事を特徴とする特許請求の範
    囲第1項記載のエツチング方法。 3 エツチングガスがBCl3、BBr3、CFCl3
    CF2Cl2、CF3Cl、CF4、C3F8、C4F8、SF6の少く
    とも一つである事を特徴とする特許請求の範囲第
    1項記載のエツチング方法。
JP11483382A 1982-07-01 1982-07-01 Etsuchinguhoho Expired - Lifetime JPH0238666B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP11483382A JPH0238666B2 (ja) 1982-07-01 1982-07-01 Etsuchinguhoho

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP11483382A JPH0238666B2 (ja) 1982-07-01 1982-07-01 Etsuchinguhoho

Publications (2)

Publication Number Publication Date
JPS596379A JPS596379A (ja) 1984-01-13
JPH0238666B2 true JPH0238666B2 (ja) 1990-08-31

Family

ID=14647830

Family Applications (1)

Application Number Title Priority Date Filing Date
JP11483382A Expired - Lifetime JPH0238666B2 (ja) 1982-07-01 1982-07-01 Etsuchinguhoho

Country Status (1)

Country Link
JP (1) JPH0238666B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101701665B1 (ko) * 2013-03-29 2017-02-01 미쓰비시덴키 가부시키가이샤 시퀀서 단자대, 시퀀서 및 시퀀서 유닛

Also Published As

Publication number Publication date
JPS596379A (ja) 1984-01-13

Similar Documents

Publication Publication Date Title
JP4507120B2 (ja) 半導体集積回路装置の製造方法
US5582679A (en) Enhanced metal etch process
US5403438A (en) Process for forming pattern
US4425183A (en) Metal bevel process for multi-level metal semiconductor applications
JP3818828B2 (ja) 半導体装置の製造方法
US6296988B1 (en) Method for forming a mental wiring pattern on a semiconductor device
JPH0238666B2 (ja) Etsuchinguhoho
JP3585039B2 (ja) ホール形成方法
JP2003179064A (ja) 配線パターンの形成方法
JP3725811B2 (ja) 半導体装置の製造方法
US6287752B1 (en) Semiconductor device, method of manufacturing a semiconductor device, and method of forming a pattern for semiconductor device
JP2937537B2 (ja) パターン形成方法
JPH03108330A (ja) 半導体装置の製造方法
JPH04157723A (ja) アルミニウム膜のドライエッチング方法
JP2973439B2 (ja) 基体のエッチング方法
KR910006544B1 (ko) 접속창 형성방법
KR920007186B1 (ko) 잔류물 제거방법
JPH05142788A (ja) レジストパターンの形成方法
JPS5984444A (ja) パタ−ン形成方法
JPH07135198A (ja) エッチング方法
JPH01248522A (ja) 高融点金属配線層の形成方法
KR0183045B1 (ko) 감광막 패턴 형성방법
JPS63111619A (ja) 半導体装置の製造方法
JP2002305181A (ja) 半導体装置の製造方法
JPH0314260A (ja) 半導体装置の製造方法