JPH0236972B2 - - Google Patents

Description

【発明の詳細な説明】 〔概要〕 システムを構成するチヤネルおよびＩ／Ｏデバ
イスの構成情報を内部で自動識別し、システムを
生成する。

〔産業上の利用分野〕 本発明は、データ処理システムにおけるシステ
ム構成に適合した制御プログラム（OS）等のシ
ステムを自動生成する方式に関するものであり、
特にチヤネルおよびＩ／Ｏデバイスの構成を自動
識別してシステムを生成する方式に関する。

〔従来の技術〕

システムに接続されているチヤネルやＩ／Ｏデ
バイスが固定である場合には、システムをシステ
ム設置時までに生成することができた。しかしな
がら、システム構成が可変である場合には、シス
テム変更に合わせてその都度システムの生成を行
なう必要があつた。システムの生成は、システム
管理者が多数の構成要素について要素名、種別、
その他のパラメータを指定し、対応する機能を編
集することによつて行なわれる。

〔発明が解決しようとする問題点〕

従来のシステム生成方式は、システム構成に関
する多数の情報を人手に介して入力指定しなけれ
ばならず、そのための設備や工数が必要となり、
またエラーを起しやすいという問題があつた。

〔問題点を解決するための手段〕 本発明は、標準チヤネルについては共通のオペ
レーシヨンを実行することによつて構成に関する
情報を内部的に取得できることに着目してなされ
たものである。

第１図は、本発明の原理を説明するための概要
図である。図において、１はCPU、２は主記憶
装置、３，４はチヤネル、５はＩ／Ｏデバイス、
６はコンソール、７はシステム生成部、８は接続
されている標準チヤネルのアドレスを検出する標
準チヤネル検出部、９はチヤネル識別コマンドを
用いて標準チヤネルのアドレスからそのチヤネル
の種類およびＩ／Ｏデバイスの種類に関する情報
を取得する構成情報識別部、１０はチヤネルの種
類や属性を示すチヤネルID、１１は接続されて
いるＩ／Ｏデバイスの種類や属性を示すデバイス
IDを表わす。

〔作用〕

第２図は、第１図に示す本発明の概要図におけ
るシステム生成動作の概略的なフローを示したも
のである。まず、電源投入後、システム生成を必
要とするとき、システム生成部７を起動する。シ
ステム生成部７は、標準チヤネル検出部８および
構成情報識別部９を呼出して、接続されている標
準チヤネルおよびＩ／Ｏデバイスの種類に関する
情報を取得する動作を実行させる。

すなわち、標準チヤネル検出部８は、接続され
ている標準チヤネルの物理的位置を検出するため
チヤネルに割当てられているアドレス空間を走査
し、各チヤネルがアクセスする。アクセスされた
アドレスにチヤネルが存在すると、チヤネルから
標準／非標準のタイプを示す情報が応答される。
標準チヤネル検出部８は、このうち標準タイプで
あることを応答したチヤネルのアドレスを、構成
情報識別部９に通知する。

構成情報識別部９は、通知された標準チヤネル
のアドレスに対して所定の共通オペレーシヨンを
実行し、チヤネルIDおよびデバイスIDを読出し
てその種類などの必要な構成情報を取得する。

システム生成部７は、取得された構成情報を用
いてシステムの自動生成を行なう。さらに標準チ
ヤネル以外の特殊チヤネルが存在すれば、別途入
力されたその構成情報にしたがつてシステム修正
を行ない、登録して終了する。

〔実施例〕 以下に、本発明の詳細を実施例にしたがつて説
明する。

第３図は、標準チヤネルの共通部の構成を示し
たもので、３１はチヤネル制御レジスタ、３２は
アトリビユートレジスタ、３３は個別部のデバイ
ス制御レジスタ、３４はタイミング制御回路、３
５および３６はデコーダ、３７はANDゲート、
３８はマルチプレクサ、Ａ００〜Ａ１５はアドレ
ス情報、AM０〜AM５はアドレスモデフアイ
ア、ASはアドレスストローブ、DS０，１はデー
タストローブ、DTACKはDS０，１に対する応
答信号、Ｄ００〜Ｄ１５はデータを表わす。

チヤネルが標準タイプか非標準（特殊）タイプ
かの識別情報は、アトリビユートレジスタ３２を
アクセスして、そのアトリビユートコードを読出
すことによつて得られる。またチヤネルIDおよ
びデバイスIDは、デバイス制御レジスタ３３に
保持されており、チヤネル制御レジスタ３１を介
して読出すことができる。

チヤネル制御レジスタ３１およびアトリビユー
トレジスタ３２はチヤネルごとに16個ずつ設けら
れており、アドレス情報Ａ００〜Ａ１５およびア
ドレスモデフアイアAM０〜AM５によつて、デ
コーダ３５、３６を介して選択される。

次に本実施例で用いられるアドレスモデイフア
イアの機能について、もう少し詳しく説明する。

チヤネル及びＩ／Ｏの構成情報を読み出すコマ
ンドは一般のチヤネルやＩ／Ｏコマンドと質を異
にするものである。このためこのコマンドをあえ
て定義すると、次のような問題が発生する。

存在しないチヤネルに対してコマンドを発行
すると無応答になるためエラーが発生する。

チヤネルが存在する可能性のある全アドレス
に対して上記の動作を行なうとエラー検出、
処理時間のためにシステム立上げ時の性能が低
下する。

上記コマンドを全チヤネルがサポートするこ
とになるため低機能のチヤネルにとつて負担と
なる。

このため本発明では、チヤネルの存在するアド
レスを認識する方法として通常のメモリアクセス
と同じようにアドレツシングするだけで直ちに標
準チヤネルか否か判断できる方式を用いている。
この標準チヤネルを識別するアドレス空間を指定
する手段としてアドレスモデイフアイアが用いら
れるものである。

このアドレツシングにおいては、アドレスモデ
イフアイア信号をアトリビユートレジスタが存在
する空間（AM＝Ｂ）に固定し、そこでレジスタ
をアクセスする（AM＝Ｂ）。するとアトリビユ
ート情報が返されるのでそれにより標準チヤネル
を認識できる。

以後はこの標準チヤネルに対してのみチヤネル
IDやＩ／ＯデバイスIDを知るためのコマンドを
発行し、構成情報（属性、アドレス等）を得る。

以上のように、アドレスモデイフアイアを用い
ることにより、構成情報を読み出せる標準チヤネ
ルを速やかに認識することが可能にされる。

第４図は、標準チヤネルのアドレス空間の１例
を示したものである。アドレス情報Ａ００〜Ａ１
５の値0000〜FFFFのうち、上位２桁00〜FFは
チヤネルアドレス（＃00〜＃15）を与え、下位２
桁はチヤネル制御レジスタ３１およびアトリビユ
ートレジスタ３２の各16個のレジスタを指定す
る。ただし、本実施例では、双方のレジスタとも
２個ずつを単位としてアクセスされ、アドレスは
偶数のみが使用される。

他方、アドレスモデフアイアAM０〜AM５
は、同一チヤネルアドレス内でチヤネル制御レジ
スタとアトリビユートレジスタとを区別するため
に使用される。

つまり第３図からわかるように、アドレスモデ
イフアイアAM＝Ｂのときはアトリビユートレジ
スタが選ばれる。一方AM＝Ａのときはチヤネル
制御レジスタが選ばれる。

すなわちアドレスモデフアイアAMの値Ａは、
チヤネル制御レジスタ３１を読出すための標準チ
ヤネルアクセス空間を指定し、またAMの値Ｂ
は、アトリビユートレジスタ３２を読出すための
標準チヤネル識別空間を指定する。

例えば第４図のチヤネル＃00内の0000〜00FF
で指定されるレジスタが上記のようにAMの質に
よつて変わつてくる。通常ソフトウエアでアクセ
スするのはAM＝Ａの標準チヤネルアクセス空間
である。AM＝Ｂをアクセスするのはシステムで
も特質を持つたカーネルやOS等でありアプリケ
ーシヨンプログラムからはアクセスできない。

第５図に標準チヤネル内のレジスタ構成を示
す。

アドレス情報Ａ００〜Ａ１５の値はデコーダ３
５でデコードされ、さらにアドレスストローブ
ASおよびデータストローブDS０，１の信号との
一致条件により、タイミング識別回路３４でタイ
ミングをとつて、レジスタ群３１，３２の選択が
行なわれる。

アドレスモデフアイアAM０〜AM５の値
（Ａ，Ｂ）は、デコーダ３６でデコードされ、そ
の出力によつてマルチプレクサ３８が制御され
る。これにより、チヤネル制御レジスタ側かアト
リビユートレジスタ側かの一方を選択して、その
内容をデータＤ００〜Ｄ１５として読出す。この
とき、同時に応答信号DTACKを返す。

次にシステム生成動作について述べる。まず電
源投入時に、システムの自動生成モードが設定さ
れているか否かを調べる。もし自動生成モードが
設定されていれば、アドレスモデフアイアAM０
〜AM５の値を第４図の標準チヤネル識別空間
（＝Ｂ）に設定する。

次にアドレス情報Ａ００〜Ａ１５の値を若い方
から変化させて、この空間すなわち各チヤネルの
アトリビユートレジスタを順次アクセスする。そ
してこれに応答のあつたアドレスを、標準チヤネ
ルが接続されている位置と判定して、そのチヤネ
ルアドレスを記憶しておく。

次に、アドレスモデフアイアAM０〜AM５の
値を、第４図の標準チヤネルアクセス空間（＝
Ａ）に設定し、先に記憶してあるチヤネルアドレ
スを用いて、それぞれのチヤネルから、チヤネル
IDおよびデバイスIDを読出す。

第６図は、標準チヤネルからチヤネルIDおよ
びデバイスIDを読出す制御を説明するための図
である。図において、６１および６２は、同時に
アクセスされた２個のチヤネル制御レジスタ、６
３はデバイス制御レジスタ、６４はＩ／Ｏデバイ
スを表わしている。

まず、CPUのプログラムから標準チヤネルの
チヤネル制御レジスタ６１，６２のアドレスを指
定し、既存のチヤネル識別コマンドを発行する。
チヤネル識別コマンドは、指定されたチヤネルの
チヤネル制御レジスタ６１に書込まれる
（Write）。このコマンドは解読され、で示すよ
うにデバイス制御レジスタ６３からチヤネルID
を読出して、チヤネル制御レジスタ６２を介して
CPU側へ送出される（Read）。

CPUのプログラムは、指定したチヤネルアド
レスと、そのチヤネルから受取つたチヤネルID
とを対にして、構成情報としてテーブル登録す
る。

このようにして全ての標準チヤネルのチヤネル
IDを取得した後、CPUのプログラムは同様に各
標準チヤネルのチヤネル制御レジスタを指定して
デバイスコマンドを発行する。このデバイスコマ
ンドは、チヤネル制御レジスタ６１から、で示
すようにデバイス制御レジスタ６３を介してＩ／
Ｏデバイス６４に伝えられ、その結果デバイス
IDが返される。

デバイスIDは、デバイス制御レジスタ６３に
書込まれ、次にDMA転送により主記憶装置へ送
出される。このようにして、CPU側のプログラ
ムは、各標準チヤネルに接続されている全ての
Ｉ／ＯデバイスのIDを読出し、テーブル登録す
る。

以上により、標準チヤネルに関する限りチヤネ
ルおよびＩ／ＯデバイスのIDから種類その他の
構成情報を取得することができる。これらの情報
を登録したテーブルに基づいてシステム生成を行
なうことができる。

なおこの方式で取得できない特殊チヤネルの構
成情報は、従来方式で個別に設定する。

〔発明の効果〕

本発明によれば、システム生成時のチヤネルや
Ｉ／Ｏデバイスの種類や台数等に関する構成情報
の人手による設定が不要となり、作業負担の軽減
と信頼性の向上が図られ、さらにはコストの引下
げが可能となる。

【図面の簡単な説明】

第１図は本発明の概要図、第２図は本発明によ
るシステム生成動作フロー図、第３図は標準チヤ
ネル共通部の構成図、第４図は標準チヤネルのア
ドレス空間説明図、第５図はレジスタ構成図、第
６図はID読出し動作説明図である。 第１図において、１はCPU、３，４はチヤネ
ル、５はＩ／Ｏデバイス、７はシステム生成部、
８は標準チヤネル検出部、９は構成情報識別部を
表わす。

Claims (1)

【特許請求の範囲】
1. １ 複数のチヤネルをもち、システムの自動生成
   機能をそなえたデータ処理システムにおいて標準
   チヤネルを識別するための特殊アドレス空間を有
   し、上記システムの自動生成機能は、上記標準チ
   ヤネルを識別するための特殊アドレス空間をアク
   セスすることにより、存在している標準チヤネル
   の物理的なアドレスを検出する手段８と、この検
   出された標準チヤネルのアドレスについて、通常
   のアドレス空間においてコマンドを発行し、その
   標準チヤネルの種類および接続デバイスの種類を
   示す構成情報を取得する手段９とをそなえ、上記
   各手段により取得した構成情報に基づいてシステ
   ムの自動生成を行なうことを特徴とするシステム
   自動生成方式。