JPH0235753A - Manufacture of semiconductor device - Google Patents
Manufacture of semiconductor deviceInfo
- Publication number
- JPH0235753A JPH0235753A JP18596788A JP18596788A JPH0235753A JP H0235753 A JPH0235753 A JP H0235753A JP 18596788 A JP18596788 A JP 18596788A JP 18596788 A JP18596788 A JP 18596788A JP H0235753 A JPH0235753 A JP H0235753A
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- metal
- layer
- wire
- melting point
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 99
- 238000004519 manufacturing process Methods 0.000 title claims description 34
- 239000010409 thin film Substances 0.000 claims abstract description 203
- 239000010410 layer Substances 0.000 claims abstract description 122
- 239000011229 interlayer Substances 0.000 claims abstract description 84
- 239000004020 conductor Substances 0.000 claims abstract description 60
- 239000000758 substrate Substances 0.000 claims abstract description 49
- 238000002844 melting Methods 0.000 claims abstract description 36
- 238000000151 deposition Methods 0.000 claims abstract description 33
- 230000008021 deposition Effects 0.000 claims abstract description 19
- 239000000126 substance Substances 0.000 claims abstract description 5
- 229910052751 metal Inorganic materials 0.000 claims description 170
- 239000002184 metal Substances 0.000 claims description 170
- 238000000034 method Methods 0.000 claims description 67
- 229910045601 alloy Inorganic materials 0.000 claims description 35
- 239000000956 alloy Substances 0.000 claims description 35
- 230000008018 melting Effects 0.000 claims description 28
- 238000000576 coating method Methods 0.000 claims description 13
- 239000011248 coating agent Substances 0.000 claims description 9
- 229910052782 aluminium Inorganic materials 0.000 claims description 7
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 7
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 abstract description 56
- 239000010408 film Substances 0.000 abstract description 54
- 238000004544 sputter deposition Methods 0.000 abstract description 53
- 229910001092 metal group alloy Inorganic materials 0.000 abstract description 18
- 229910008814 WSi2 Inorganic materials 0.000 abstract description 9
- 238000001312 dry etching Methods 0.000 abstract description 4
- 230000002542 deteriorative effect Effects 0.000 abstract description 3
- 239000000463 material Substances 0.000 description 32
- 239000003870 refractory metal Substances 0.000 description 15
- 238000011049 filling Methods 0.000 description 13
- 230000006866 deterioration Effects 0.000 description 11
- 229910020968 MoSi2 Inorganic materials 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 8
- 238000010438 heat treatment Methods 0.000 description 8
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 230000000694 effects Effects 0.000 description 6
- 239000002244 precipitate Substances 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 229910052814 silicon oxide Inorganic materials 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 3
- 239000010931 gold Substances 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 229910052719 titanium Inorganic materials 0.000 description 3
- 229910052721 tungsten Inorganic materials 0.000 description 3
- NXHILIPIEUBEPD-UHFFFAOYSA-H tungsten hexafluoride Chemical compound F[W](F)(F)(F)(F)F NXHILIPIEUBEPD-UHFFFAOYSA-H 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000012141 concentrate Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 238000001556 precipitation Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000005245 sintering Methods 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 241001663154 Electron Species 0.000 description 1
- UOACKFBJUYNSLK-XRKIENNPSA-N Estradiol Cypionate Chemical compound O([C@H]1CC[C@H]2[C@H]3[C@@H](C4=CC=C(O)C=C4CC3)CC[C@@]21C)C(=O)CCC1CCCC1 UOACKFBJUYNSLK-XRKIENNPSA-N 0.000 description 1
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 1
- 240000002834 Paulownia tomentosa Species 0.000 description 1
- 239000004642 Polyimide Substances 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 1
- YXTPWUNVHCYOSP-UHFFFAOYSA-N bis($l^{2}-silanylidene)molybdenum Chemical compound [Si]=[Mo]=[Si] YXTPWUNVHCYOSP-UHFFFAOYSA-N 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 210000004709 eyebrow Anatomy 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 230000005012 migration Effects 0.000 description 1
- 238000013508 migration Methods 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 239000011733 molybdenum Substances 0.000 description 1
- 229910021344 molybdenum silicide Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000000047 product Substances 0.000 description 1
- 239000012495 reaction gas Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 238000000427 thin-film deposition Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
Description
【発明の詳細な説明】
産業上の利用分野
本発明は複数の配線層を有する半導体装置の製造方法に
関するものであり、特に微細化された場合においても高
い信頼性を持つ半導体装置の製造方法に関する。DETAILED DESCRIPTION OF THE INVENTION Field of the Invention The present invention relates to a method for manufacturing a semiconductor device having a plurality of wiring layers, and particularly to a method for manufacturing a semiconductor device that has high reliability even when miniaturized. .
従来の技術
従来の半導体装置の製造方法を用いて半導体装置を製造
する場合、アルミニウム(以下AIと記す)系もしくは
高融点金属系の金属導線が使用された。AI系金金属導
線例としては純A1もしくはAIを主成分とする合金(
以下A1合金と略記する)の薄膜を細線に加工した金属
導線がある。2. Description of the Related Art When semiconductor devices are manufactured using conventional semiconductor device manufacturing methods, aluminum (hereinafter referred to as AI)-based or high-melting point metal-based metal conducting wires are used. Examples of AI-based gold metal conductors are pure A1 or alloys whose main component is AI (
There is a metal conductor wire made by processing a thin film of A1 alloy (hereinafter abbreviated as A1 alloy) into a fine wire.
高融点金属系金属導線の例としてはタングステン(以下
Wと記す)、モリブデン(以下Moと記す)、チタン(
以下T1と記す)などの高融点金属系1体もしくはそれ
らとンリコン(以下Siと記す)やその他の物質との合
金(以下亮融点金属合金と略記する)の薄膜を細線に加
工した金属導線がある。Examples of high-melting-point metal conductive wires include tungsten (hereinafter referred to as W), molybdenum (hereinafter referred to as Mo), titanium (hereinafter referred to as Mo), and titanium (hereinafter referred to as Mo).
A metal conductor wire made by processing a thin film of a high melting point metal such as T1 (hereinafter referred to as T1) or an alloy of these with silicon (hereinafter referred to as Si) or other substances (hereinafter referred to as high melting point metal alloy) into a fine wire. be.
この内04者は後者に比較して抵Fノ″Cが低いという
利点を持ち、特にSiを含んだA1合金(以下AlSi
と記す)やAlSiにさらに銅(以下Cuと記す)NT
Iなどの元素を混合させた合金を使用した場合はSi基
板との良好かつ安定なコンタクトが容易に得られると言
う利点も佇するため、従来はとんどすべての半導体装置
において最も一般的に用いられて来た。Of these, the 04 type has the advantage of lower resistance F no.
) and AlSi with copper (hereinafter referred to as Cu) NT
When using an alloy containing elements such as I, it has the advantage that good and stable contact with the Si substrate can be easily obtained. It has been used.
また@細化された場合に信朝製が劣化するというAI系
金金属導線欠点を解決するために(1)Al薄膜もしく
はA1合金薄膜と他の金属、例えば高融点金属もしくは
高融点金属合金の薄膜とを積層した金属薄膜を細線に加
工した金属導線、 (例えば、 D、 S、
Gardner 他、 アイ・イ・イ トラン号゛
クション オン エレクトロン テ′ハ′イスス゛ (
IEEE Tan5actlonon Elect
ron Devlcls ) yol、 32
. 1985、 p、l74)、(2)A1合金薄膜
を細線に加工した後にその上面および側面に高融点金屑
簿膜もしくは高融点金属合金薄膜を堆積した金属導線(
例えば、H,P。In addition, in order to solve the drawback of AI-based gold-metal conductive wires, such as the deterioration of Shintomo-made conductors when thinned, (1) Al thin film or A1 alloy thin film and other metals, such as refractory metals or refractory metal alloys, A metal conductor wire made by laminating a thin metal film and processed into a thin wire (for example, D, S,
Gardner et al.
IEEE Tan5actlonon Elect
ron Devlcls) yol, 32
.. 1985, p. 174), (2) A metal conductor wire in which an A1 alloy thin film is processed into a fine wire and then a refractory metal scrap film or a refractory metal alloy thin film is deposited on the top and side surfaces of the thin wire.
For example, H, P.
W、 He Y 他、 1986 インター
ナショナル エレクトロン テ°ハ゛イス ミーテイン
ク゛ (International Ele
ctron Device Meetin
g)、 Technical Digestl p
、50)なども提案されていた。W, He Y et al., 1986 International Electron Technology Meeting
ctron Device Meetin
g), Technical Digestlp
, 50) have also been proposed.
なおAI系金金属導線材料の少なくとも一部となるAl
薄膜もしくはA1合金薄膜は、堆積中の半導体基板温度
を250℃程度以下に保った状態でスパッタを行うこと
によって堆積することが通例であった。Note that Al, which forms at least a part of the AI-based gold metal conductor material,
Thin films or A1 alloy thin films have generally been deposited by sputtering while maintaining the temperature of the semiconductor substrate during deposition at about 250° C. or lower.
一方、従来の半導体装置の製造方法を用いて配線層間を
接続する層間コンタクトを作製する場合、下層側の金属
導線形成後、層間絶縁膜堆積およびコンタクト孔形成を
行った半導体基板上に上層側の金属導線の材料となる金
属薄膜を堆積する事によって、コンタクト孔内への導電
性物質堆積を同時に行うのが通例であった。On the other hand, when creating an interlayer contact that connects wiring layers using a conventional semiconductor device manufacturing method, after forming a lower layer metal conductor, an upper layer is placed on a semiconductor substrate on which an interlayer insulating film is deposited and a contact hole is formed. It has been customary to deposit a conductive material into the contact hole at the same time as depositing a metal thin film that will serve as the material for the metal conductor.
以下2,3の従来の方法を図面を用いて示す。A few conventional methods will be described below using drawings.
従来例I
第15図(a )および(b)は従来の方法によって製
造した半導体装置の第1および第2の例を示す断面図で
ある。Conventional Example I FIGS. 15(a) and 15(b) are cross-sectional views showing first and second examples of semiconductor devices manufactured by a conventional method.
それぞれ第15図(a)ではAl薄膜もしくはA1合金
薄膜を細線に加工することによって、第15図(b)で
は第1層AlSi細線5の1−而および側面をW薄膜7
で被覆するこさによって第1層金属導線8を作製し、そ
して第2層金属導線17はいずれの場合にも通常の、2
50℃以下にノ、(板温度を保ったスパッタ法で堆積し
たAl薄膜もしくはA1合金薄膜を細線に加工すること
によって作製した。このため第1層間コンタクト孔12
側壁の導電性材料の被覆性が乏しく膜厚が極めて薄くな
り、側壁において断線が生じたり、配線断面積の減少に
よる信頼性の低下が生じたりする可能性が高い。In FIG. 15(a), an Al thin film or an A1 alloy thin film is processed into thin wires, and in FIG. 15(b), the first layer AlSi thin wire 5 is formed into a W thin film 7.
The first layer metal conductor 8 is prepared by covering it with a thin layer, and the second layer metal conductor 17 is coated with the usual 2-layer metal conductor.
The first interlayer contact hole 12 was fabricated by processing an Al thin film or A1 alloy thin film deposited by a sputtering method while keeping the plate temperature below 50°C into a thin wire.
The coverage of the conductive material on the sidewalls is poor and the film thickness is extremely thin, and there is a high possibility that disconnections will occur on the sidewalls or that reliability will decrease due to a reduction in the cross-sectional area of the wiring.
従来例2
第16図は従来の方法によって製造した半導体装置の第
3の例を示す断面図である。Conventional Example 2 FIG. 16 is a sectional view showing a third example of a semiconductor device manufactured by a conventional method.
本例ではAI薄膜もしくはA1合金薄膜を細線に加工す
ることによって第1層金属導線8を作製し、第1コンタ
クト孔12内を含めて基板全面にWSi2薄膜をたとえ
ば基板温度250℃以下のスパッタ法で堆積したのちに
、続いて通常の、250″C以下に基板温度を保ったス
バ・フタ法でAI薄膜もしくはA1合金薄膜を堆積し、
AlSi薄膜とWSi2薄膜とが積層された金属薄膜を
細線に加工することによって第2層金属導線17を作製
した例を示している。この場合WSi2薄膜をある程度
厚くすれば第1層間コンタクト孔12側壁での断線発生
や、信頼性低下をある程度防ぐことが可能になる。しか
し本発明の方法によって製造した半導体装置に比較すれ
ば明かに劣っている。また第1層間コンタクト孔12側
壁のAI薄膜もしくはA1合金薄膜は極めて薄くなるた
めこの部分の抵抗が高くなる、等の問題を生じる。In this example, the first layer metal conductive wire 8 is fabricated by processing an AI thin film or an A1 alloy thin film into fine wires, and a WSi2 thin film is applied to the entire surface of the substrate including the inside of the first contact hole 12, for example, by sputtering at a substrate temperature of 250° C. or lower. After that, an AI thin film or an A1 alloy thin film is deposited by the usual bath-lid method with the substrate temperature kept below 250"C,
An example is shown in which the second layer metal conducting wire 17 is fabricated by processing a metal thin film in which an AlSi thin film and a WSi2 thin film are laminated into thin wires. In this case, by increasing the thickness of the WSi2 thin film to a certain extent, it is possible to prevent disconnection on the side wall of the first interlayer contact hole 12 and decrease in reliability to some extent. However, it is clearly inferior to the semiconductor device manufactured by the method of the present invention. Furthermore, since the AI thin film or A1 alloy thin film on the side wall of the first interlayer contact hole 12 becomes extremely thin, problems such as increased resistance in this portion arise.
従来例3
第17図(a)および(b)はそれぞれ従来の半導体装
置の製造方法によって製造した半導体装置の第4および
第5の例を示す断面図である。Conventional Example 3 FIGS. 17(a) and 17(b) are cross-sectional views showing fourth and fifth examples of semiconductor devices manufactured by the conventional semiconductor device manufacturing method, respectively.
第17図(a)ではSiを含むA1合金薄膜を、第17
図(b)ではAI薄膜もしくはSiを含まないA1合金
薄膜を細線に加工することによって第1層金属導線8を
作製し、第2層金属導線17をFBスパッタ法、高温ス
パッタ法等の、段差被覆性を向上をさせた方法によって
堆積したAlSi薄膜を細線に加工することによって第
2層金属導線17を作製した。In Fig. 17(a), the A1 alloy thin film containing Si is
In Figure (b), the first layer metal conductor 8 is fabricated by processing an AI thin film or an A1 alloy thin film that does not contain Si into fine wires, and the second layer metal conductor 17 is formed using a stepped method such as FB sputtering or high temperature sputtering. The second layer metal conductive wire 17 was fabricated by processing the AlSi thin film deposited by a method that improved coverage into fine wires.
本例においてはいずれも層間コンタクト特性の悪化の問
題が生じた。これは第17図(a)においては第1層金
属導線8の層間コンタクト12直下の領域に集中してS
i析出粒9やヒロック22が発生することに、第17図
(b)においては第1層金属導線8の層間コンタクト1
2直下の領域に集中してヒロック22が発生することに
起因する。In all of these examples, the problem of deterioration of interlayer contact characteristics occurred. In FIG. 17(a), the S
In addition to the occurrence of precipitated grains 9 and hillocks 22, in FIG.
This is due to the fact that hillocks 22 are concentrated in the area immediately below 2.
従来例4
第18図は従来の半導体装置の製造方法によって製造し
た半導体装置の第6の例を示す断面図である。Conventional Example 4 FIG. 18 is a sectional view showing a sixth example of a semiconductor device manufactured by a conventional semiconductor device manufacturing method.
本例ではAI薄膜もしくはA1合金薄膜を細線に加工す
ることによって第1層金属導線8を作製し、W埋め込み
材13の形成形成の後に、FBスパッタ法、高温スパッ
タ法等の、段差被覆性を向上をさせた方法によって堆積
したAlSi薄膜を細線に加工することによって第2層
金属導線17を作製した。ただしW堆積時の基板温度を
約300℃に設定した。このため第1層金属導線8の層
間コンタクト12直下の領域に集中してSi析出粒やヒ
ロックが発生し、層間コンタクト特性の悪化の問題が生
じた。In this example, the first layer metal conductive wire 8 is fabricated by processing an AI thin film or an A1 alloy thin film into a thin wire, and after forming the W filling material 13, step coverage is performed using FB sputtering, high temperature sputtering, etc. The second layer metal conductive wire 17 was fabricated by processing the AlSi thin film deposited by the improved method into a fine wire. However, the substrate temperature during W deposition was set at approximately 300°C. For this reason, Si precipitated grains and hillocks were generated concentrated in the region immediately below the interlayer contact 12 of the first layer metal conductive wire 8, resulting in a problem of deterioration of interlayer contact characteristics.
発明が解決しようとする課題
通常の基板温度を250 ’C程度以下に保つスパッタ
法で堆積した金属薄膜や金属合金薄膜は段差被覆性に乏
しいため、コンタクト孔形成を行った半導体基板上に上
層側の金属導線の桐材となる金属薄膜を堆積する事によ
ってコンタクト孔内への金属膜堆積を同時に行い、層間
コンタクトを形成する方法では、特に上層側にAl系の
金属導線を使用する場合、層間コンタクト孔側壁の金属
膜厚が極めて薄くなりその部分の導線断面積が極めて小
さくなる。このためこの部分で断線が生じたり、エレク
トロマイグレーションやストレスマイグレーション等に
対する信頼性が劣化したりする可能性が大きかった。し
かもこの問題は半導体装置の微細化が進むに伴ってます
ます重大になる。コンタクト孔の深さと直径との比(以
下アスペクト比と記す)が増大し、側壁の金属膜厚の減
少がさらに顕著になるからである。Problems to be Solved by the Invention Metal thin films and metal alloy thin films deposited by the sputtering method, which normally maintains the substrate temperature at about 250'C or less, have poor step coverage. In the method of forming an interlayer contact by simultaneously depositing a metal film in the contact hole by depositing a metal thin film that becomes the paulownia material of the metal conductor, especially when using an Al-based metal conductor on the upper layer side, the interlayer The thickness of the metal film on the side wall of the contact hole becomes extremely thin, and the cross-sectional area of the conductor at that portion becomes extremely small. Therefore, there was a high possibility that a wire breakage would occur in this portion or that reliability against electromigration, stress migration, etc. would deteriorate. Moreover, this problem becomes more and more serious as semiconductor devices become smaller. This is because the ratio between the depth and the diameter of the contact hole (hereinafter referred to as aspect ratio) increases, and the reduction in the metal film thickness on the sidewall becomes more significant.
この問題は上層側の金属導線の材料となる金属薄膜を段
差被覆性の高い方法で堆積することによって解決するこ
とが可能である。そのため(1)堆積中の基板温度を5
00 ’C程度以上に高める高温スパッタ法(例えば橋
詰他、第34回応用物理学関係連合講演会予稿集、29
p−B−8)、 (2)基板温度を250℃程度以上に
高めるとともに基板に対してアルゴンイオンを照射しな
がら堆積を行うFBスパッタ法(例えばに、Kamos
hida他、 1986 年 インターナショナル
エレクトロン テ゛ハ。This problem can be solved by depositing a metal thin film, which is the material of the upper metal conductive wire, using a method that provides high step coverage. Therefore, (1) the substrate temperature during deposition was
High-temperature sputtering method to increase the temperature to 00'C or more (for example, Hashizume et al., Proceedings of the 34th Applied Physics Association Conference, 29
p-B-8), (2) FB sputtering method (for example, Kamos
Hida et al., 1986 International
Electron technology.
イス ミーティンク° (Internationa
l Electron Device
Meetir+g)1Technocal Dig
estl p、 70)などの方法が提案されている
。Chair Meeting° (Internationala
l Electron Device
Meetir+g)1Technical Dig
estl p, 70) and other methods have been proposed.
しかしこれらの方法は、下層側にAI系金金属導線使用
した場合には例えば次のような現象が発生するため、半
導体装置の製造に実際に適用することは困難である。However, these methods are difficult to actually apply to the manufacture of semiconductor devices because, for example, the following phenomenon occurs when an AI-based gold metal conducting wire is used on the lower layer side.
(1)下層側金属導線の表面にSiを含むA1合金薄膜
が存在する場合、250℃程度以−にの温度に加熱する
ことによって層間コンタクト部において露出した下層側
金属導線表面にSi析出粒が発生する。このため層間コ
ンタクト而において金属と金属とが直接接触する部分の
面積が減少し、コンタクト特性の劣化が生じる。(1) When an A1 alloy thin film containing Si exists on the surface of the lower metal conductor, heating to a temperature of about 250°C or higher will cause Si precipitate grains to form on the surface of the lower metal conductor exposed at the interlayer contact area. Occur. For this reason, the area of the part where metals are in direct contact with each other in interlayer contact is reduced, resulting in deterioration of contact characteristics.
(2)下層側金属導線の表面にA I i”J膜もしく
はA1合金薄膜が存在する場合、250’C程度以上の
温度に加熱する事によって層間コンタクト部において露
出した下層側金属導線表面に高密度のヒロックが発生し
、表面平坦性が失われる。このためコンタクト孔内に堆
積する導電性材料の被着性が悪化し、コンタクト特性の
劣化が生じる。(2) If an A I i"J film or an A1 alloy thin film is present on the surface of the lower metal conductor, heating it to a temperature of about 250'C or higher will create a high temperature coating on the surface of the lower metal conductor exposed at the interlayer contact area. Density hillocks occur and surface flatness is lost.This deteriorates the adhesion of the conductive material deposited within the contact hole, resulting in deterioration of contact characteristics.
Si析出、ヒロ・ツク発生などの現象は、シンター処理
、層間絶縁膜堆積堆積やその他の1」的で金属導線が加
熱される際に常に生じる可能性がある。Phenomena such as Si precipitation and hollow spots can occur whenever metal conductors are heated during sintering, interlayer dielectric deposition, or other processes.
しかし層間コンタクト孔が形成され、その部分に金属導
線表面が露出した状態で加熱された場合に特に影響が大
きい。金属導線の大部分が層間絶縁膜によって覆われ、
強いストレスが印加されているため、Si析出やヒロッ
クなどが露出したコンタクト孔部に集中して発生するか
らである。However, the effect is particularly large when an interlayer contact hole is formed and the surface of the metal conductive wire is heated in the exposed area. Most of the metal conductor wire is covered with an interlayer insulation film,
This is because, due to the strong stress being applied, Si precipitation, hillocks, etc. are concentrated in the exposed contact hole.
また高融点金属薄膜もしくは高融点金属合金薄膜は、A
l薄膜もしくはA1合金薄膜に比較して良好な段差被覆
性を持つため、コンタクト孔部分での金属導線の断線や
信頓性劣化の問題を解決するために使用されることがあ
る。しかしスパッタ法もしくは非選択的なc h e
m i c a I v a I)Or depo
sition法(以下CV I)法と略記する)で堆積
した場合には段差被覆性は不完全であるため、今後さら
にアスペクト比の−1−昇が進むにつれて適用が困難に
なる。−力選択的なCVD法で堆積した場合には(例え
ば、R6ChOWイ141、 1987(4th)
インターナショナル アイ・イ・イ ブイエルニスアイ
マルティレベル インク−コネクション コンファレ
イス (I n t ernational
IEEE VLSI Multile
vel Interconnec’tion
Conference)+ I)、208)段差被覆
性を極めて高くできる利点があるものの、様々な異なる
深さを持つ層間コンタクI・孔が存在する現実の半導体
装置の製造における適用には限界がある。In addition, the high melting point metal thin film or the high melting point metal alloy thin film is A
Because it has better step coverage than A1 thin film or A1 alloy thin film, it is sometimes used to solve the problem of disconnection of metal conductor wires and deterioration of reliability at contact hole portions. However, sputtering or non-selective ch e
m i c a I v a I) Or depo
If the layer is deposited using the CVI method (hereinafter abbreviated as CV I method), the step coverage is incomplete, and as the aspect ratio increases by -1, it will become difficult to apply the layer. - When deposited by a force-selective CVD method (e.g. R6ChOW I141, 1987 (4th)
International I.I.B.I. Multilevel Ink-Connection Conference
IEEE VLSI Multi
vel Interconnection
Conference) + I), 208) Although it has the advantage of extremely high step coverage, there are limits to its application in the manufacture of actual semiconductor devices where interlayer contacts/holes with various different depths exist.
さらに、抵抗率その他の観点で良好な特性を得るため、
高融点金属薄膜もしくは高融点金属合金薄膜は250℃
程度以上の基板温度で堆積を行うのが通例である。この
ため前記の高温スパッタ法やFBスパッタ法を用いる場
合と同様に、層間コンタクト特性劣化の問題も生じ’d
)る。Furthermore, in order to obtain good characteristics in terms of resistivity and other aspects,
High melting point metal thin film or high melting point metal alloy thin film at 250℃
It is customary to carry out the deposition at a substrate temperature of about 100 mL or higher. For this reason, as in the case of using the above-mentioned high temperature sputtering method or FB sputtering method, the problem of deterioration of the interlayer contact characteristics arises.
).
本発明者は以上の様な従来の半導体装置の製造方法の諸
欠点に鑑みて種々考案検討した結果、本発明を完成する
に至ったものである。The present inventor has completed the present invention as a result of various ideas and studies in view of the various drawbacks of the conventional semiconductor device manufacturing methods as described above.
課題を解決するための手段
本発明の半導体装置の製造方法は、層間コンタクト孔内
にまず250 ’C以下の基板温度で高融点金属薄膜も
しくは高融点金属合金薄膜が堆積され、その後さらに2
50℃以上の基板温度で導電性物質が堆積されるもので
ある。Means for Solving the Problems In the method for manufacturing a semiconductor device of the present invention, a high melting point metal thin film or a high melting point metal alloy thin film is deposited in an interlayer contact hole at a substrate temperature of 250'C or less, and then a second layer is deposited.
A conductive material is deposited at a substrate temperature of 50° C. or higher.
作用
本出願の半導体装置の製造方法では、眉間コンタクト孔
内に250℃以上の基板温度で導電性物質が堆積される
ため、層間コンタクトの特性を劣化させることなく、層
間コンタクト孔の内の導電性物質の段差被覆性を高め、
コンタクト孔側壁の導線断面積を大きくすることができ
る。Function: In the method for manufacturing a semiconductor device of the present application, a conductive material is deposited in the contact hole between the eyebrows at a substrate temperature of 250°C or higher, so that the conductivity within the interlayer contact hole is improved without deteriorating the characteristics of the interlayer contact. Improves step coverage of materials,
The cross-sectional area of the conductor on the side wall of the contact hole can be increased.
実施例
以下図面に基づいて本発明についてさらに詳しく説明す
る。EXAMPLES The present invention will be explained in more detail below based on the drawings.
実施例1
第1図は本発明筒1の特許請求の範囲の方lノξによっ
て製造した半導体装置の第1の例を示す断面図である。Embodiment 1 FIG. 1 is a cross-sectional view showing a first example of a semiconductor device manufactured according to the claims of the present invention.
ただしここではAlSi薄膜を細線に加工することによ
って第1層金属導線8を作製し、第1コンタクト孔12
内を含めて基板全面にタングステ/シリサイド(以下W
S12と記す)薄膜をたとえば基板温度250℃以下の
スパッタ法で堆積したのちに、FBスパッタ法、高温ス
パッタ法等の、堆積中の半導体基板温度を250℃もし
くはそれ以」二に加熱することによって段差被覆製を向
上させた方法によってAlSi薄膜を堆積し、AlSi
薄膜とW S f a薄膜とが積層された金属薄膜を細
線に加工することによって第2層金属導線17を作製し
た例を示している。However, here, the first layer metal conductive wire 8 is fabricated by processing the AlSi thin film into a thin wire, and the first contact hole 12 is
Tungsten/silicide (hereinafter W) is applied to the entire surface of the board, including the inside.
After a thin film (denoted as S12) is deposited by sputtering at a substrate temperature of 250°C or lower, for example, by heating the semiconductor substrate during deposition to 250°C or higher using FB sputtering, high-temperature sputtering, etc. AlSi thin film is deposited by an improved step coating method, and AlSi
An example is shown in which the second layer metal conductive wire 17 is fabricated by processing a metal thin film in which a thin film and a W S fa thin film are laminated into thin wires.
下地絶縁膜2には例えばシリコン酸化膜(以下5I02
膜と略記する)、シリコン窒化膜、シリコン酸窒化膜、
リン、ホウ素などの不純物を含むシリコン酸化膜やもし
くはそれらを組み合わせた多層絶縁膜が使用される。層
間絶縁膜11には例えばシリコン酸化膜、シリコン窒化
膜、シリコン酸窒化膜、リン、ホウ素などの不純物を含
むシリコン酸化膜、polyimideなどの有機物絶
縁膜やもしくはそれらを組み合わせた多層絶縁膜が使用
される。また本図では省略されているが、シリコンウェ
ハ1中には半導体装置として必要な構造の白金属配線を
除(部分が既に形成されている。The base insulating film 2 is, for example, a silicon oxide film (hereinafter 5I02
(abbreviated as “film”), silicon nitride film, silicon oxynitride film,
A silicon oxide film containing impurities such as phosphorus and boron, or a multilayer insulating film made of a combination thereof, is used. As the interlayer insulating film 11, for example, a silicon oxide film, a silicon nitride film, a silicon oxynitride film, a silicon oxide film containing impurities such as phosphorus and boron, an organic insulating film such as polyimide, or a multilayer insulating film made of a combination thereof is used. Ru. Although not shown in this figure, the silicon wafer 1 has already been formed with the exception of the platinum metal wiring that is necessary for the semiconductor device.
本例の半導体装置においては次の様な理由により微細化
が進んだ場合においても良好な特性が得られる。In the semiconductor device of this example, good characteristics can be obtained even when miniaturization progresses for the following reasons.
(1)第2層金属配線の材料となるAlSi薄膜が段差
被覆製の高い方法によって堆積されるため、第1層間コ
ンタクト孔12の側壁において断線が生じたり、配線断
面積の減少による信頼性の低下が生じたりすることがな
い。(1) Since the AlSi thin film, which is the material for the second layer metal wiring, is deposited using an expensive step coating method, disconnections may occur on the side walls of the first interlayer contact hole 12, and reliability may be affected due to a reduction in the cross-sectional area of the wiring. No deterioration occurs.
(2)第1層間コンタクト孔12において露出した第1
層金属導線8の表面が250℃以下の基板温度で堆積し
たW S i 2薄膜で覆われるため、第2層金属配線
の材料となるAlSi薄膜の堆積を250℃以上の基板
温度で行っても、第1層金属導線8の層間コンタクト1
2直下の領域に集中してSt析出粒やヒロックが発生す
ることが無い。このため、層間コンタクト特性が劣化す
ることがない。(2) The first layer exposed in the first interlayer contact hole 12
Since the surface of the layer metal conductor 8 is covered with the W Si 2 thin film deposited at a substrate temperature of 250°C or lower, even if the AlSi thin film, which is the material for the second layer metal wiring, is deposited at a substrate temperature of 250°C or higher, , interlayer contact 1 of first layer metal conductor 8
No St precipitate grains or hillocks are generated concentrated in the area immediately below the second layer. Therefore, interlayer contact characteristics do not deteriorate.
なお第1図には1層のAlSi薄膜を細線に加工して第
1層金属導線8を作製した例のみを示したが、AI薄膜
もしくは例えばS I+ CLl+ T i等の内
の一種もしくはそれ以上の元素を含むA1合金薄膜を使
用することも可能であるし、AI薄膜もしくはA1合金
薄膜と他の薄膜とを最上層がAI薄膜もしくはA1合金
薄膜である様に積層した金属薄膜を使用することも可能
である。Although FIG. 1 shows only an example in which the first layer metal conductor 8 is fabricated by processing one layer of AlSi thin film into a thin wire, it is possible to use an AI thin film or one or more of the following, for example, S I + CLl + Ti, etc. It is also possible to use an A1 alloy thin film containing the elements, or it is possible to use a metal thin film in which an AI thin film or A1 alloy thin film and another thin film are laminated so that the top layer is the AI thin film or A1 alloy thin film. is also possible.
また第1図には第2層金属導線17にAl系のものを使
用した例を示したが、高融点金属系のものを使用する事
も可能である。Further, although FIG. 1 shows an example in which the second layer metal conducting wire 17 is made of Al-based material, it is also possible to use a high-melting point metal-based material.
さらに第1図には第1層間コンタクト孔12内を含めた
基板全面にWSi2薄膜を堆積した例を示したが、他の
高融点金属薄膜や高融点金属合金薄膜、例えばWsMo
s モリブデンシリサイド(以下MoSi2と記す)
、チタンシリサイド(以下Ti5iaと記す)、窒化チ
タン(以下TiNと記す)の薄膜を堆積することも可能
である。さらに第1図には基板全面に堆積したW S
i 2薄膜を残したまま第2層金属配線の材料となるA
lSi薄膜を堆積した例を示したが、層間コンタクト付
近以外の領域のW S i 2薄膜を除去したのちにA
lSi薄膜を堆積することも可能である。Furthermore, although FIG. 1 shows an example in which a WSi2 thin film is deposited on the entire surface of the substrate including the inside of the first interlayer contact hole 12, other refractory metal thin films or refractory metal alloy thin films, such as WsMo.
s Molybdenum silicide (hereinafter referred to as MoSi2)
It is also possible to deposit thin films of titanium silicide (hereinafter referred to as Ti5ia), titanium nitride (hereinafter referred to as TiN). Furthermore, Fig. 1 shows W S deposited on the entire surface of the substrate.
i 2 A that becomes the material for the second layer metal wiring while leaving the thin film
An example was shown in which a lSi thin film was deposited, but after removing the WSi2 thin film in areas other than the vicinity of the interlayer contact,
It is also possible to deposit lSi thin films.
また第1図には本発明の方法を用いて2層の金属配線を
持つ半導体装置を作製した例を示したが、3層もしくは
それ以上の金属配線層を持つ半導体装置を作製すること
ももちろん可能である。Furthermore, although FIG. 1 shows an example in which a semiconductor device having two layers of metal wiring is manufactured using the method of the present invention, it is of course possible to manufacture a semiconductor device having three or more metal wiring layers. It is possible.
さらに第1図ではSiウェハ中に半導体素子を作製した
半導体装置の製造に本発明の方法を使用した例のみを示
したが、例えばGaAsウェハ中やガラスウェハ上に形
成した半導体膜中に半導体素子を作製した半導体装置に
使用することも可能である。Furthermore, although FIG. 1 shows only an example in which the method of the present invention is used to manufacture a semiconductor device in which a semiconductor element is formed in a Si wafer, for example, a semiconductor element is formed in a GaAs wafer or a semiconductor film formed on a glass wafer. It is also possible to use it for a semiconductor device fabricated with.
第1図に示された構造の半導体装置は例えば第2図に示
された工程によって製造される。The semiconductor device having the structure shown in FIG. 1 is manufactured, for example, by the steps shown in FIG.
すなわちまず、金属配線以外の半導体装置として必要な
構造の作製を終えたシリコンウェハ1上に下地絶縁膜2
を形成し、必要な部分にコンタクトホール(本図では省
略しである)を開孔した基板上に0.5−1μmの厚さ
のAlSi薄膜を例えばスパッタ法によってに堆積する
。そして例えばレジストパターンを形成した後に乾式エ
ツチングを行うことによって、AlSi薄膜を細線に加
工し第1層金属導線8とする(第2図(a)・)。That is, first, a base insulating film 2 is deposited on a silicon wafer 1 on which structures necessary for a semiconductor device other than metal wiring have been fabricated.
A thin AlSi film with a thickness of 0.5 to 1 μm is deposited, for example, by sputtering, on a substrate in which contact holes (not shown in the figure) are formed in necessary areas. Then, for example, by dry etching after forming a resist pattern, the AlSi thin film is processed into fine wires to form the first layer metal conductive wire 8 (FIG. 2(a)).
続いてに層間絶縁膜11を堆積し第1層間コンタクト孔
12を開孔する(第2図(b))。Subsequently, an interlayer insulating film 11 is deposited and a first interlayer contact hole 12 is formed (FIG. 2(b)).
次にWSi2薄膜10を例えば250℃以下の基板温度
を用いたスパッタ法で堆積する(第2図(C))。Next, a WSi2 thin film 10 is deposited, for example, by sputtering using a substrate temperature of 250° C. or lower (FIG. 2(C)).
最後に第2層AlSi薄膜14をFBスパッタ法、高温
スパッタ法等の、堆積中の半導体基板温度を250℃も
しくはそれ以上に加熱することによって段差被覆製を向
上させた方法によって堆積しく第2図(d))、細線形
状に加工し第2層金属導線17とすることにより、第1
図の構造の半導体装置を得る。Finally, the second layer AlSi thin film 14 is deposited by a method such as FB sputtering or high-temperature sputtering that improves step coverage by heating the semiconductor substrate during deposition to 250° C. or higher. (d)), by processing it into a thin wire shape and making it the second layer metal conductive wire 17.
A semiconductor device having the structure shown in the figure is obtained.
実施例2
第3図は本発明第1の特許請求の範囲の方法によって製
造した半導体装置の第2の例を示す断面図である。ただ
しここではAlSi薄膜を細線に加工することによって
第1層金属導線8を作製し、第1コンタクト孔12内に
W埋め込み材13を形成したのちに、FBスパッタ法、
高温スパッタ法等の、堆積中の半導体基板温度を250
℃もしくはそれ以上に加熱することによって段差被覆性
を向上させた方法でAlSi薄膜を堆積し、細線に加工
することによって第2層金属導線17を作製した例を示
している。Example 2 FIG. 3 is a sectional view showing a second example of a semiconductor device manufactured by the method according to the first claim of the present invention. However, here, the first layer metal conductive wire 8 is fabricated by processing an AlSi thin film into a thin wire, and after forming the W filling material 13 in the first contact hole 12, FB sputtering is performed.
The temperature of the semiconductor substrate during deposition, such as high-temperature sputtering, is reduced to 250℃.
An example is shown in which the second layer metal conductive wire 17 is produced by depositing an AlSi thin film by heating it to a temperature of .degree. C. or higher to improve step coverage and processing it into a thin wire.
W埋め込み材13の形成は、 (1)250℃以下の基
板温度でのCVD法によって第1層間コンタクト孔12
内にのみ選択的にW薄膜を堆積する、(2)250℃以
下の基板温度でのスパッタ法もしくはCVD法によって
基板表面全体にW薄膜を堆積したのちに、エッチバック
を行って第1層間コンタクト孔12内以外のW膜を除去
する等の方法によって実施する。この内、微細化が進ん
だ半導体装置の製造において最も適しているのは(1)
の方法である。最も良好な被着性の得られるのがこの方
法だからである。ただしW薄膜堆積時の基板温度を25
0℃以下に保つために、例えば六弗化タングステン(以
下W F aと記す)とジシランとを含む反応ガス系を
使用する必要がある。The W filling material 13 is formed by: (1) forming the first interlayer contact hole 12 by a CVD method at a substrate temperature of 250°C or less;
(2) After depositing a W thin film on the entire substrate surface by sputtering or CVD at a substrate temperature of 250°C or less, etching back is performed to form the first interlayer contact. This is carried out by a method such as removing the W film other than inside the hole 12. Among these, (1) is most suitable for manufacturing semiconductor devices with advanced miniaturization.
This is the method. This is because this method provides the best adhesion. However, the substrate temperature during W thin film deposition was set to 25
In order to maintain the temperature below 0° C., it is necessary to use a reaction gas system containing, for example, tungsten hexafluoride (hereinafter referred to as W Fa) and disilane.
本例の半導体装置においても第1の例の場合と同様の理
由により、微細化が進んだ場合においても良好な特性が
得られる。その上第1層間コンタクト孔12内に埋め込
み材が形成されアスペクト比が減少しているため、第2
層金属配線の材料となるAlSi薄膜の段差被覆性を容
易に高める事が可能である。For the same reason as in the first example, the semiconductor device of this example also provides good characteristics even when miniaturization progresses. Furthermore, since the filling material is formed in the first interlayer contact hole 12 and the aspect ratio is reduced, the second
It is possible to easily improve the step coverage of the AlSi thin film that is the material for layered metal wiring.
なお第3図の例では埋め込み材としてWを使用した例の
みを示したが、他の高融点金属もしくは高融点金属合金
を使用することも可能である。また第3図には第1層間
コンタクト孔12内の下部的173のみをWで埋め込ん
だ例を示したが、さらに上部まで埋め込むことも可能で
ある。この場合、第1層間コンタクト孔12のアスペク
ト比が十分に小さ(なり、第2層金属導線17の材料と
なるAlSi薄膜の堆積を段差被覆性の乏しい通常のス
パッタ法で行っても、第1層間コンタクト孔12個壁に
おける金属薄膜の膜厚減少が小さく、断線や信顆性低下
の問題は発生しない可能性かある。しかし現実の半導体
装置製造工程においては深さの異なるコンタクト孔が同
時に存在し、少なくとも埋め込み材の形成を選択的なC
VD法で行う場合には、埋め込み可能な深さが最も浅い
層間コンタクト孔の深さで制限されるため、より深いコ
ンタクト孔におけるアスペクト比減少効果は十分には得
られず、やはり第2層金属導線17の材料となるAlS
i薄膜の堆積を段差被覆性を向上させた方法で行うこと
が必要である。Although the example in FIG. 3 shows only an example in which W is used as the filling material, it is also possible to use other high-melting point metals or high-melting point metal alloys. Although FIG. 3 shows an example in which only the lower part 173 in the first interlayer contact hole 12 is filled with W, it is also possible to fill it further to the upper part. In this case, the aspect ratio of the first interlayer contact hole 12 is sufficiently small (so that even if the AlSi thin film that is the material of the second layer metal conductor 17 is deposited by a normal sputtering method with poor step coverage, the first interlayer contact hole 12 The decrease in the thickness of the metal thin film on the walls of the 12 interlayer contact holes is small, and there is a possibility that problems such as disconnection and deterioration of reliability will not occur.However, in the actual semiconductor device manufacturing process, contact holes of different depths exist at the same time. and at least selective C
When using the VD method, the depth that can be buried is limited by the depth of the shallowest interlayer contact hole, so the aspect ratio reduction effect in deeper contact holes cannot be sufficiently obtained, and the second layer metal AlS, which is the material of the conductor 17
It is necessary to deposit thin films in a manner that improves step coverage.
実施例3
第4図は本発明第2、特許請求の範囲の方法によって製
造した半導体装置の第1の例を示す断面図である。ただ
しここではAlSi薄膜上にMoSi2薄膜を積層した
金属薄膜を細線に加工することによって第1届金属導線
8を作製し、FBスパッタ法、高温スパッタ法等の、堆
積中の半導体基板温度を250℃もしくはそれ以上に高
めることによって段差被覆製を向上させた方法で堆積し
たAlSi薄膜を細線に加工することによって第2層金
属導線17を作製した例を示している。Example 3 FIG. 4 is a sectional view showing a first example of a semiconductor device manufactured by the method according to the second aspect of the present invention. However, here, the first metal conducting wire 8 is fabricated by processing a metal thin film in which a MoSi2 thin film is laminated on an AlSi thin film into a thin wire, and the semiconductor substrate temperature during deposition is 250°C by FB sputtering method, high temperature sputtering method, etc. An example is shown in which the second layer metal conductive wire 17 is fabricated by processing an AlSi thin film deposited by a method that improves the step coverage by increasing the thickness to a fine wire.
本例の半導体装置においては次の様な理由により微細化
が進んだ場合においても良好な特性が得られる。In the semiconductor device of this example, good characteristics can be obtained even when miniaturization progresses for the following reasons.
(1)第2ノ呂金属配線の材料となるAlSi薄膜が段
差被覆製の高い方法によって111積されるため、層間
コンタクト孔12の側壁において断線が生じたり、配線
断面積の減少による信頼性の低下が生じたりすることが
ない。(1) Since the AlSi thin film, which is the material for the second metal wiring, is stacked using a high-level step coating method, disconnections may occur on the sidewalls of the interlayer contact hole 12, and reliability may deteriorate due to a reduction in the cross-sectional area of the wiring. No deterioration occurs.
(2)第1層金属導線8の表面がMoSi2細線8によ
って覆われているため、第2ノ1フ金属配線の材料とな
るAlSi薄膜を堆積する際に第1層金属導線表面が2
50℃以上の温度に加熱されても第1層金属導線8の層
間コンタクト12直下の領域に集中してSi析出粒やヒ
ロックが発生することが無い。このため層間コンタクト
特性が劣化することがない。(2) Since the surface of the first layer metal conductor 8 is covered with the MoSi2 thin wire 8, the surface of the first layer metal conductor 8 is covered with the MoSi2 thin wire 8.
Even when heated to a temperature of 50° C. or higher, Si precipitate grains and hillocks do not concentrate in the region immediately below the interlayer contact 12 of the first layer metal conductor 8. Therefore, interlayer contact characteristics do not deteriorate.
(3)例えば第1層金属導線8形成後に/ンターを行な
うことによって第1層AlSi細線5中に均一にSi析
出粒が発生し、層間コンタクト孔12直下の領域にSi
析出粒が存在した場合にも、析出粒がMoSi2細線6
の下に埋め込まれ第1層金属導線8の表面に露出するこ
とがない。このため層間コンタクト特性が劣化すること
がない。(3) For example, by performing /interpolation after forming the first layer metal conductive wire 8, Si precipitated grains are uniformly generated in the first layer AlSi thin wire 5, and Si precipitates are formed in the area directly under the interlayer contact hole 12.
Even when precipitated grains exist, the precipitated grains are MoSi2 thin wires 6
It is buried under the metal conductor wire 8 and is not exposed to the surface of the first layer metal conductor wire 8. Therefore, interlayer contact characteristics do not deteriorate.
なお第4図にはそれぞれ一層のAlSi薄膜およびMo
5it薄膜をMovi2薄膜が上になるように積層した
金属薄膜を細線に加工して第1層金属導線8を作製した
例のみを示したが、3層以上の薄膜を積層することも可
能である。さらにAlSi薄膜の代わりにAl薄膜もし
くは例えばSi+Cu、Ti等の内の一種もしくはそれ
以上の元素を含むA1合金薄膜を使用することも可能で
あるし、Mos+2薄膜の代わりに他の高融点金属な1
メ膜もしくは高融点金属合金薄膜を使用することも可能
である。In addition, FIG. 4 shows a single layer of AlSi thin film and a single layer of Mo.
Although only an example was shown in which the first layer metal conductor 8 was produced by processing the metal thin film into a thin wire by laminating the 5it thin film with the Movi2 thin film on top, it is also possible to laminate three or more layers of thin films. . Furthermore, instead of the AlSi thin film, it is also possible to use an Al thin film or an A1 alloy thin film containing one or more elements of Si+Cu, Ti, etc., and instead of the Mos+2 thin film, it is also possible to use other high melting point metals.
It is also possible to use a metal film or a refractory metal alloy thin film.
また第4図には本発明の方法を用いて2層の金属配線を
持つ半導体装置を作製した例を示したが、3層もしくは
それ以上の金属配線層を持つ半導体装置を作製すること
ももちろん可能である。Although FIG. 4 shows an example of manufacturing a semiconductor device with two layers of metal wiring using the method of the present invention, it is of course possible to manufacture a semiconductor device with three or more metal wiring layers. It is possible.
さらに第4図には第2層金属導線17にA1系のものを
使用した例を示したが、高融点金属系のものを使用する
事も可能である。Further, although FIG. 4 shows an example in which the second layer metal conducting wire 17 is made of A1 type wire, it is also possible to use a high melting point metal type wire.
第4図に示された構造の半導体装置は例えば第5図に示
された工程によって製造される。The semiconductor device having the structure shown in FIG. 4 is manufactured, for example, by the steps shown in FIG.
すなわちまず、金属配線以外の半導体装置として必要な
構造の作製を終えたシリコンウェハ1上に下地絶縁膜2
を形成し、必要な部分にコンタクトホール(本図では省
略しである)を開孔した基板上に0.5−1μmの厚さ
のAlSi薄膜3および0. 03−0. 3μmの厚
さのMoSi2薄膜4を例えばスパッタ法によってに堆
積する(第5図(a))。That is, first, a base insulating film 2 is deposited on a silicon wafer 1 on which structures necessary for a semiconductor device other than metal wiring have been fabricated.
0.5-1 μm thick AlSi thin film 3 and 0.5-1 μm thick AlSi thin film 3 and 0.5-1 μm thick contact holes (not shown in this figure) were formed on the substrate. 03-0. A MoSi2 thin film 4 having a thickness of 3 μm is deposited, for example, by sputtering (FIG. 5(a)).
続いて、例えばレジストパターンを形成した後に乾式エ
ツチングを行うことによって、Al5i薄膜3およびM
oSi2薄膜4をそれぞれ第1層AlSi細線5および
MoSi2細線6に加]ニし第1層金属導線8とする(
第5図(b))。Subsequently, for example, by dry etching after forming a resist pattern, the Al5i thin film 3 and M
The oSi2 thin film 4 is added to the first layer AlSi thin wire 5 and the MoSi2 thin wire 6 to form the first layer metal conducting wire 8 (
Figure 5(b)).
次に層間絶縁膜11を堆積し第1層間コンタクト孔12
を開孔する(第5図(C))。Next, an interlayer insulating film 11 is deposited and a first interlayer contact hole 12 is formed.
A hole is drilled (Fig. 5(C)).
最後に第2層AlSi薄膜14をFBスパッタ法、高温
スパッタ法等の、堆積中の半導体基板温度を250℃も
しくはそれ以上に加熱することによって段差被覆製を向
上させた方法で堆積しく第5図(d))、細線形状に加
工し第2層金属導線17とすることにより、第4図の構
造の半導体装置を得る。Finally, the second layer AlSi thin film 14 is deposited using a method such as FB sputtering or high temperature sputtering that improves step coverage by heating the semiconductor substrate during deposition to 250° C. or higher. (d)) The semiconductor device having the structure shown in FIG. 4 is obtained by processing it into a thin wire shape to form the second layer metal conductive wire 17.
実施例4
第6図は本発明筒2、特許請求の範囲の方法によって製
造した半導体装置の第2の例を示す断面図である。ただ
しここでは第1コンタクト孔■2内にW埋め込み材13
を形成した半導体装置の例を示す。Embodiment 4 FIG. 6 is a sectional view showing a second example of a semiconductor device manufactured by the tube 2 of the present invention and the method claimed in the claims. However, here, the W filling material 13 is placed inside the first contact hole ■2.
An example of a semiconductor device formed with the following is shown below.
W埋め込み材13の形成は、第3図の場合と同様に、
(1)CVD法によって第1層間コンタクト孔12内に
のみ選択的にWを堆積する、 (2)スパッタ法もしく
はCVD法によって基板表面全体にW膜を堆積したのち
に、エッチバックを行って第1層間コンタクト孔12内
以外のW膜を除去する等の方法によって実施する。ただ
し本例の場合にはW堆積時の基板温度を250℃以上に
することが可能であり、CvDを行うためのガス雰囲気
として例えばWF6およびシラン(以下SiH4と記す
)を含むものを採用することができる。The W filling material 13 is formed in the same way as in the case of FIG.
(1) Selectively deposit W film only in the first interlayer contact hole 12 by CVD method; (2) Deposit W film over the entire substrate surface by sputtering method or CVD method, and then perform etchback to remove the W film. This is carried out by a method such as removing the W film other than in the one-layer contact hole 12. However, in the case of this example, it is possible to raise the substrate temperature during W deposition to 250° C. or higher, and a gas atmosphere containing, for example, WF6 and silane (hereinafter referred to as SiH4) for performing CvD can be adopted. Can be done.
また埋め込み材としてW以外の高融点金属もしくは高融
点金属合金を使用することも可能である。It is also possible to use a high melting point metal or a high melting point metal alloy other than W as the filling material.
第6図の半導体装置においても第4図の例の場合と同様
の理由により、微細化が進んだ場合においても良好な特
性が得られる。その上第3図の例の場合と同様に、第2
層金属配線の材料となるAlSi薄膜の段差被覆性を容
易に高める事が可能である。In the semiconductor device shown in FIG. 6, good characteristics can be obtained even when miniaturization progresses for the same reason as in the example shown in FIG. Moreover, as in the example of Fig. 3, the second
It is possible to easily improve the step coverage of the AlSi thin film that is the material for layered metal wiring.
実施例5
第7図は本発明第3の特許請求の範囲の方法によって製
造した半導体装置の第1の例を示す断面図である。ただ
しここではAlSi薄膜を第1居AlSi細線5に加工
し、その上面および側面をW薄膜7で被覆することによ
って第1層金属導線8を作製し、FBスパッタ法、請温
スパッタ法等の、堆積中の半導体基板温度を250 ”
Cもしくはそれ以上に加熱することによって段差被覆製
を向上させた方法によって堆積したAlSi薄膜を細線
に加工することによって第2層金属導線17を作製した
例を示している。Embodiment 5 FIG. 7 is a sectional view showing a first example of a semiconductor device manufactured by the method according to the third claim of the present invention. However, here, the AlSi thin film is processed into the first AlSi thin wire 5, and the top and side surfaces thereof are covered with the W thin film 7 to produce the first layer metal conductive wire 8, and then the first layer metal conductive wire 8 is fabricated by FB sputtering method, subtemperature sputtering method, etc. Semiconductor substrate temperature during deposition to 250"
An example is shown in which the second layer metal conductive wire 17 is fabricated by processing an AlSi thin film deposited by a method in which step coverage is improved by heating to C or higher to form a thin wire.
本例の半導体装置においては次の様な理由により微細化
が進んだ場合においても良好な特性が得られる。In the semiconductor device of this example, good characteristics can be obtained even when miniaturization progresses for the following reasons.
(1)第2層金属配線の材料となるAlSi薄膜が段差
被覆製の亮い方法によって堆積されるため、層間コンタ
クト孔12の側壁において断線が生じたり、配線断面積
の減少による信頼性の低下が生じたりすることがない。(1) Since the AlSi thin film, which is the material for the second layer metal wiring, is deposited using a step coating method, disconnections may occur on the side walls of the interlayer contact hole 12, and reliability may decrease due to a reduction in the cross-sectional area of the wiring. will not occur.
(2)第1層金属導線8の表面がW薄膜7によって覆わ
れているため、第2層金属配線の材料となるA1合金薄
膜を堆積する際に第1層金属導線表面が250℃以上の
温度に加熱されても第1層金属導線8の層間コンタクト
12直下の領域に集中してSi析出粒やヒロックが発生
することが無い。(2) Since the surface of the first layer metal conductor 8 is covered with the W thin film 7, the surface of the first layer metal conductor is heated to a temperature of 250°C or higher when depositing the A1 alloy thin film, which is the material for the second layer metal wiring. Even when heated to a high temperature, Si precipitate grains and hillocks do not concentrate in the region immediately below the interlayer contact 12 of the first layer metal conductor 8.
このため、層間コンタクト特性が劣化することがない。Therefore, interlayer contact characteristics do not deteriorate.
(3)例えば第1層金属導線8形成後にシンターを行な
うことによって第1ffAISi細線5中に均一にSi
析出粒が発生し、層間コンタクト孔12直下の領域にS
i析出粒が存在した場合にも、析出粒がW薄膜7内に埋
め込まれ第1層金属導線8の表面に房出することがない
。このため層間コンタクト特性が劣化することがない。(3) For example, by performing sintering after forming the first layer metal conductive wire 8, Si is uniformly distributed in the first ffAISi thin wire 5.
Precipitated grains are generated and S
Even if precipitated grains are present, the precipitated grains are embedded in the W thin film 7 and do not tuft onto the surface of the first layer metal conductive wire 8. Therefore, interlayer contact characteristics do not deteriorate.
なお第7図ではAlSi薄膜を加工した金属細線の上面
および側面をW薄膜で被4’d した例のみを示したが
、AlSi薄膜の代わりにAI薄膜もしくは例えばSi
、Cuy Ti等の内の一種もしくはそれ以上の元素
を含むA1合金薄膜を使用することも可能であるし、W
薄11々の代わりに他の高融点金属薄膜もしくは高融点
金属合金薄膜を使用することも可能である。Although FIG. 7 shows only an example in which the top and side surfaces of the thin metal wire processed from an AlSi thin film are covered with a W thin film, an AI thin film or, for example, a Si thin film may be used instead of the AlSi thin film.
It is also possible to use an A1 alloy thin film containing one or more elements such as , Cuy Ti, etc.
It is also possible to use other refractory metal thin films or refractory metal alloy thin films in place of the thin films 11.
また第7図には本発明の方法を用いて2層の金属配線を
持つ半導体装置を作製した例を示したが、3層もしくは
それ以上の金属配線層を持つ半導体装置を作製すること
ももちろん可能である。Although FIG. 7 shows an example of manufacturing a semiconductor device with two layers of metal wiring using the method of the present invention, it is of course possible to manufacture a semiconductor device with three or more metal wiring layers. It is possible.
さらに第7図には第2層金属導線17にAI系のものを
使用した例を示したが、高融点金属系のものを使用する
事も可能である。Further, although FIG. 7 shows an example in which the second layer metal conducting wire 17 is made of an AI-based material, it is also possible to use a high-melting point metal-based material.
第7図に示された構造の半導体装置は例えば第8図に示
された工程によって製造される。The semiconductor device having the structure shown in FIG. 7 is manufactured, for example, by the steps shown in FIG.
すなわちまず、金属配線以外の半導体装置として必要な
構造の作製を終えたシリコンウェハ1」二に下地絶縁膜
2を形成し、必要な部分にコンタクトホール(本図では
省略しである)を開孔した基板上に膜厚0.55−1a
の第1AJAISi;iす膜3を例えばスパッタ法によ
ってに堆積する(第8図(a))。That is, first, a base insulating film 2 is formed on a silicon wafer 1''2 on which structures necessary for a semiconductor device other than metal wiring have been fabricated, and contact holes (not shown in this figure) are opened in the necessary parts. film thickness 0.55-1a on a substrate
A first AJAISi film 3 is deposited by, for example, sputtering (FIG. 8(a)).
次に、例えばレジストパターンを形成した後に乾式エツ
チングを行うことによって、第11AIsi薄膜3を第
1層AlSi細線5に加工し、レジスト除去後、たとえ
ばWF6およびSiH4ガスを含む雰囲気中でCVDを
行うことによって、膜厚330−1O0nのW薄膜7を
第1EAiSjffll線5の上面および側面上にのみ
選択的に堆積し、第1層金属導線8とする(第8図(b
))。Next, for example, by dry etching after forming a resist pattern, the eleventh AIsi thin film 3 is processed into the first layer AlSi thin wire 5, and after the resist is removed, CVD is performed in an atmosphere containing, for example, WF6 and SiH4 gas. A W thin film 7 with a thickness of 330-100n is selectively deposited only on the top and side surfaces of the first EAiSjffll wire 5 to form the first layer metal conductor 8 (FIG. 8(b)
)).
次に層間絶縁膜11をノイkjr(シ第1層間コンタク
ト孔12を開孔する(第8図(C))。Next, a first interlayer contact hole 12 is opened in the interlayer insulating film 11 (FIG. 8(C)).
最後に第2層AlSi薄膜14をFBスパッタ法、高温
スパッタ法等の、堆積中の半導体基板温度を250℃も
しくはそれ以上に加熱することによって段差被覆製を向
上させた方法によって堆積しく第8図(d))、細線形
状に加工し第2層金属導線17とすることにより、第7
図の構造の半導体装置を得る。Finally, the second layer AlSi thin film 14 is deposited by a method such as FB sputtering or high-temperature sputtering that improves step coverage by heating the semiconductor substrate during deposition to 250° C. or higher. (d)), by processing it into a thin wire shape and making it the second layer metal conductive wire 17.
A semiconductor device having the structure shown in the figure is obtained.
ここでは第1層AlSi細線5の上面および側面をCV
D法で選択的に堆積したW薄膜7で被覆した例のみを示
したが、他の高融点金属薄膜もしくは高融点金属Fjす
膜で被覆を行うことも可能であるし、またその堆積をC
VD以外の方法、例えばスパッタ法で行うことも可能で
ある。ただし非選択的な方法で堆積を行った場合には不
要な部分に堆積した薄膜を除去する工程を追加すること
が必要になる。Here, the top and side surfaces of the first layer AlSi thin wire 5 are CV
Although only an example of coating with the W thin film 7 selectively deposited by the D method is shown, it is also possible to perform the coating with another refractory metal thin film or a refractory metal Fj film, and the deposition can also be performed using the C method.
It is also possible to use a method other than VD, for example, a sputtering method. However, if the deposition is performed using a non-selective method, it will be necessary to add a step to remove the thin film deposited on unnecessary areas.
第9図には第7図に示した半導体装置および従来の方法
で作製した、すなわちW薄膜による被覆を行っていない
AlSi細線を第1層金属導線とした半導体装置におけ
る層間コンタクトの歩留を調べた結果を示す。W薄膜7
の膜厚はf 00 n mとし、第2層AlSi薄膜1
4はFBスパッタ法。FIG. 9 shows the yield of interlayer contacts in the semiconductor device shown in FIG. 7 and a semiconductor device manufactured by the conventional method, that is, in which the first layer metal conductor is an AlSi thin wire that is not covered with a W thin film. The results are shown below. W thin film 7
The film thickness of is f 00 nm, and the second layer AlSi thin film 1
4 is FB sputtering method.
具体的にはあらかじめ300 ’Cに加熱した基板上に
RFバイアスを印加しながらスパッタを行う方法で堆積
した。第1層間絶縁11には膜厚800nmのプラズマ
5jO2膜を使用した。ただし歩留は月間コンタクトを
10,000個直列に接続したコンタクトチェーンにお
いて調べており、層間コンタクト1個当りの抵抗が1Ω
以」二であった場合に不良であると判定した。Specifically, the film was deposited by sputtering on a substrate heated to 300'C in advance while applying an RF bias. For the first interlayer insulation 11, a plasma 5jO2 film with a film thickness of 800 nm was used. However, the yield was investigated using a contact chain with 10,000 monthly contacts connected in series, and the resistance per interlayer contact was 1Ω.
It was determined that the product was defective if the following conditions were met.
第9図からW薄膜による被覆を行なわなかった場合には
層間コンタクト孔径が1.2μmから078μmに縮小
されると歩留が95%以」〕がら約60%に急激に低下
しているのに対して、被覆を行なった場合には低下がほ
とんど認められず、本発明の半導体装置の製造方法が微
細化が進んだ場合においても良好な層間コンタクト1!
i性をt)るために有効であることは明かである。As can be seen from Figure 9, when the interlayer contact hole diameter was reduced from 1.2 μm to 0.78 μm without coating with the W thin film, the yield decreased sharply from more than 95% to approximately 60%. On the other hand, when coating is performed, almost no deterioration is observed, and the method for manufacturing a semiconductor device of the present invention provides good interlayer contact even when miniaturization progresses.
It is clear that this method is effective for improving i-ness.
実施例6
第10図は本発明筒3の特許8111求の範囲の方法に
よって製造した半導体装置の第2の例を示す断面図であ
る。ただしここではA I S’、 i薄膜を第1層A
lSi細線5に加工し、その上面および側面をW薄膜7
で被覆することによって第1層金属導線8を作製し、例
えばスパッタ法によって堆積したW S i 2薄膜と
、FBスパッタ法、高温スパッタ法等の、段差被覆性を
向上をさせた方法によって堆積したAlSi薄膜とを積
層した金属薄膜を細線に加工することによって第2層金
属導線17を作製した例を示している。ただし膜質を向
上させるためにW S i 2膜堆積時の基板温度を3
00℃程度に設定した。Embodiment 6 FIG. 10 is a sectional view showing a second example of a semiconductor device manufactured by the method disclosed in Patent No. 8111 of the present invention. However, here, AIS', i thin film is the first layer A
Processed into a lSi thin wire 5, its top and side surfaces are coated with a W thin film 7.
The first layer metal conductive wire 8 is prepared by coating with a W Si 2 thin film deposited by sputtering, for example, and a W Si 2 thin film deposited by a method that improves step coverage, such as FB sputtering or high temperature sputtering. An example is shown in which the second layer metal conducting wire 17 is fabricated by processing a metal thin film laminated with an AlSi thin film into a thin wire. However, in order to improve the film quality, the substrate temperature during W Si 2 film deposition was
The temperature was set at about 00°C.
FBスパッタ法、高温スパッタ法等よってAlSi薄膜
を堆積する場合、本例の様にコンタクト孔内に高融点金
属薄11々もしくは高融点金属合金薄膜を堆積しておく
ことにより、AlSi薄膜のコンタクト孔中の被覆性を
さらに向上させることが可能である。WSi2以外の高
融点金属薄膜もしくは高融点金属合金薄膜を使用した場
合にも同様な効果が得られる。なお高融点金属薄膜もし
くは高融点金属合金薄膜の膜厚は550−300n程度
が適当である。When depositing an AlSi thin film by FB sputtering method, high temperature sputtering method, etc., the contact hole of the AlSi thin film can be formed by depositing a high melting point metal thin film 11 or a high melting point metal alloy thin film in the contact hole as in this example. It is possible to further improve the coating properties inside. Similar effects can be obtained when a high melting point metal thin film or a high melting point metal alloy thin film other than WSi2 is used. The appropriate thickness of the high melting point metal thin film or high melting point metal alloy thin film is about 550 to 300 nm.
実施例7
第11図は本発明筒3の特許請求の範囲の方法によって
製造した半導体装置の第3の例を示す断面図である。た
だしここではAlSi薄膜とM。Embodiment 7 FIG. 11 is a sectional view showing a third example of a semiconductor device manufactured by the method according to the claims of the third aspect of the present invention. However, here, the AlSi thin film and M are used.
Si2薄膜とを積層した金属薄膜を細線に加工し、その
上面および側面をW薄膜7で被覆することによって第1
層金属導線8を作製し、I?’Bスパッタ法、高温スパ
ッタ法等の、段差被覆性を向上をさせた方法によって堆
積したAlSi薄膜とを積層した金属薄膜を細線に加工
することによって第2層金属導線17を作製した例を示
している。The metal thin film laminated with the Si2 thin film is processed into a thin wire, and the top and side surfaces are covered with the W thin film 7.
A layered metal conductive wire 8 is produced, and I? An example is shown in which the second layer metal conductive wire 17 is fabricated by processing into a thin wire a metal thin film laminated with an AlSi thin film deposited by a method that improves step coverage such as 'B sputtering method or high temperature sputtering method. ing.
本例のように積層構造を持った金属薄膜を加工した金属
細線にW薄膜7による被覆を行う事も可能である。また
ここではそれぞれ−層のAlSi薄膜およびMcSi2
薄膜をMoSi2薄膜が上になるように積層した例のみ
を示したが、積層の順序を逆にすることも、3層以上の
薄膜を積層することも可能である。さらにAlSi薄膜
の代わりにA1薄膜もしくは例えばS 11 CLI
T T i等の内の一種もしくはそれ以上の元素を含
むA1合金薄膜を使用することも可能であるし、MO8
12薄膜の代わりに他の高融点金属薄膜もしくは高融点
金属合金薄膜を使用することも可能である。It is also possible to cover a thin metal wire obtained by processing a metal thin film having a laminated structure with the W thin film 7 as in this example. Also here, -layers of AlSi thin film and McSi2
Although only an example in which the thin films are stacked with the MoSi2 thin film on top is shown, it is also possible to reverse the stacking order or to stack three or more thin films. Furthermore, instead of the AlSi thin film, an A1 thin film or, for example, S 11 CLI
It is also possible to use an A1 alloy thin film containing one or more elements such as TTi, etc., or MO8
It is also possible to use other refractory metal thin films or refractory metal alloy thin films instead of the No. 12 thin film.
実施例8
第12図は本発明第3の特許請求の範囲の方法によって
製造した半導体装置の第4の例を示す断面図である。た
だしここでは第1コンタクト孔12内にW埋め込み月1
3を形成した半導体装置の例を示す4゜
第12図の半導体装置においても第7図の例の場合と同
様の理由により、微細化が進んだ場合においても良好な
特性が得られる。その上第3図の例の場合と同様に、第
2層金属配線の材料となる金属薄膜の段差被覆性を容易
に高める事が可能である。Example 8 FIG. 12 is a sectional view showing a fourth example of a semiconductor device manufactured by the method according to the third claim of the present invention. However, here, W is embedded in the first contact hole 12.
In the semiconductor device shown in FIG. 12, which shows an example of a semiconductor device formed with the structure No. 3, good characteristics can be obtained even when miniaturization is advanced, for the same reason as in the example shown in FIG. Furthermore, as in the case of the example shown in FIG. 3, it is possible to easily improve the step coverage of the metal thin film that is the material of the second layer metal wiring.
またここでは埋め込み材としてWを使用した例のみを示
したが、他の高融点金属もしくは高融点金属合金を使用
することも可能である。Further, although only an example in which W is used as the filling material is shown here, it is also possible to use other refractory metals or refractory metal alloys.
第12図に示された構造の半導体装置は例えば第13図
に示された工程によって製造される。The semiconductor device having the structure shown in FIG. 12 is manufactured, for example, by the steps shown in FIG. 13.
すなわちまず、第8図の場合と同様の工程に従って下地
絶縁膜2を堆積したSiウェハ1」ユに第1層金属導線
8を作製し、さらに第1層間絶縁膜11堆積および第1
層間コンタクト孔12作製を行う(第13図(a))。That is, first, a first layer metal conductor 8 is fabricated on a Si wafer 1'' on which a base insulating film 2 is deposited according to the same steps as in the case of FIG.
Interlayer contact holes 12 are created (FIG. 13(a)).
次に、例えば半導体基板を250−350 ’Cに加熱
しW F 6および5iHaを含む雰囲気中でCVDを
行い、第1層間コンタクト孔12内にのみ選択的に堆積
する事によってW埋め込み祠13を形成する(第13図
(b))。Next, for example, the semiconductor substrate is heated to 250-350'C and CVD is performed in an atmosphere containing W F 6 and 5iHa to selectively deposit only in the first interlayer contact hole 12, thereby forming the W buried shrine 13. (Fig. 13(b)).
最後に第2層AlSi薄膜14を例えばスパッタ法で堆
積しく第13図(c))、細線形状に加工し第2層金属
導線17とすることにより、第12図の構造の半導体装
置を得る。Finally, a second layer AlSi thin film 14 is deposited, for example, by sputtering (FIG. 13(c)), and processed into a thin wire shape to form a second layer metal conductive wire 17, thereby obtaining a semiconductor device having the structure shown in FIG. 12.
なおここでは埋め込み材をCV i) 法で層間コンタ
クト孔12内にのみ選択的にWを堆積する事によって作
製したした例のみを示したが、基板表面全面に堆積した
後にエッチバックを行ってJ+υ間コンタクト孔12以
外の部分の膜を除去する方法をとることも、W膜堆積に
CVD以外の、例えばスパッタ法を使用する事も可能で
ある。Here, we have shown only an example in which the filling material was fabricated by selectively depositing W only in the interlayer contact hole 12 using the CV i) method, but it was deposited on the entire surface of the substrate and then etched back to form J+υ. It is also possible to use a method of removing the film in areas other than the intercontact holes 12, or to use a method other than CVD, for example, sputtering, to deposit the W film.
また第12図には第1層間コンタクト孔12の80%以
上の部分までWを埋め込んでアスペクト比を十分に小さ
くした例を示した。この場合、第2層AlSi薄膜14
の段差被覆性が乏しくても第1層間コンタクト孔12側
壁における金属薄膜の膜厚減少が小さく、断線や信頼性
低下の問題は発生しない。従って第2JifflAIS
i薄膜の堆積を通常のスパッタ法で行うことも可能であ
る。Further, FIG. 12 shows an example in which W is buried up to 80% or more of the first interlayer contact hole 12 to sufficiently reduce the aspect ratio. In this case, the second layer AlSi thin film 14
Even if the step coverage is poor, the decrease in the thickness of the metal thin film on the side wall of the first interlayer contact hole 12 is small, and problems such as disconnection and reduced reliability do not occur. Therefore, the second JifflAIS
It is also possible to deposit the i-thin film by a conventional sputtering method.
しかし現実の半導体装置製造工程においては、深さの異
なるコンタクト孔が同時に存在する事が多く、少なくと
も埋め込み材の形成を選択的なCVD法で行う場合には
、浅いコンタクト孔におけるアスペクト比減少効果は十
分に得られたとしても、より深いコンタクト孔における
アスペクト比減少効果は十分には得られない。この場合
には第2層AlSi薄膜14の堆積を段差被覆性を向上
させた方法で行うことが必要になる。However, in the actual semiconductor device manufacturing process, contact holes with different depths often exist at the same time, and at least when the filling material is formed by selective CVD, the aspect ratio reduction effect in shallow contact holes is Even if a sufficient amount is obtained, the effect of reducing the aspect ratio in deeper contact holes cannot be sufficiently obtained. In this case, it is necessary to deposit the second layer AlSi thin film 14 by a method that improves step coverage.
実施例9
第14図は本発明第3の特許請求の範囲の方法によって
製造した半導体装置の第5の例を示す断面図である。た
だしここでは3層の金属配線層を持つ半導体装置を作製
した例を示した。そして第1層金属導線8を第11ff
lA]Si細線5の−に面および側面にW薄膜7を被覆
することによって作製し、第2層金属導線17および第
3層金属導線21をいずれも通常のスパッタ法で堆積し
たAlSi薄膜を細線に加工することによって作製し、
そして、第1層金属導線8と第3層金属導線17とを接
続する第2層間コンタクト孔19内にのみW埋め込み材
13を形成した。第2層金属導線17および第3層金属
導線21をいずれも通常のスパッタ法で堆積したAlS
i薄膜を細線に加二Eすることによって作製し、かつ第
1コンタクト孔12内および第2層金属導線17と第3
層金属導線21とを接続する第3層間コンタクト孔20
内に埋め込み材を形成しなかったのは、第1および第3
層間コンタクト孔のアスペクト比が小さく、特別の対策
を施さなくとも層間コンタクト孔側壁において断線が生
じたり、配線断面積の減少による信頼性の低下が生じた
りすることがなかったからである。またそのため、第2
層金属導線17にはW薄膜による被覆を行わなかった。Example 9 FIG. 14 is a sectional view showing a fifth example of a semiconductor device manufactured by the method according to the third claim of the present invention. However, here, an example was shown in which a semiconductor device having three metal wiring layers was manufactured. Then, the first layer metal conductive wire 8 is
1A] A thin AlSi film is prepared by coating the negative side and side surface of the Si thin wire 5 with a W thin film 7, and the second layer metal conductor wire 17 and the third layer metal conductor wire 21 are both deposited by a normal sputtering method. Produced by processing,
Then, the W filling material 13 was formed only in the second interlayer contact hole 19 connecting the first layer metal conductor 8 and the third layer metal conductor 17. Both the second layer metal conductor 17 and the third layer metal conductor 21 are deposited using AlS using a normal sputtering method.
It is fabricated by adding a thin film to a thin wire, and is formed in the first contact hole 12 and in the second layer metal conductive wire 17 and the third layer metal conductive wire 17.
Third interlayer contact hole 20 connecting to layer metal conductor 21
No embedded material was formed in the first and third
This is because the aspect ratio of the interlayer contact hole is small, and even without special measures, disconnection does not occur on the side wall of the interlayer contact hole, and reliability does not deteriorate due to a reduction in the cross-sectional area of the wiring. Also, for that reason, the second
The layer metal conducting wire 17 was not coated with a W thin film.
発明の効果
本発明の半導体装置の製造方法は以」二の様な構成によ
るものであり、第1、第2および第3のいずれの特許請
求の範囲の方法を用いた場合にも、半導体装置の微細化
が進んだ場合において深刻化する層間コンタクト孔の上
層側の金属導線の断線もしくは信頼性低下の問題を、層
間コンタクト特性を悪化させる事なく解決することが可
能である。Effects of the Invention The method for manufacturing a semiconductor device of the present invention has the following two configurations, and even when the method according to any one of the first, second, and third claims is used, the semiconductor device can be manufactured. It is possible to solve the problem of disconnection or reduced reliability of the metal conducting wire on the upper layer side of the interlayer contact hole, which becomes more serious as the miniaturization of the interlayer contact hole progresses, without deteriorating the interlayer contact characteristics.
しかもその方法は容易なものであり、生産性を大きく低
下させることはない。Moreover, the method is easy and does not significantly reduce productivity.
従って本発明の半導体装置の製造方法は、産業上極めて
価値の晶いものである。Therefore, the method of manufacturing a semiconductor device of the present invention is of great industrial value.
第1図は本発明筒1の特許請求の範囲の方法によって製
造した半導体装置の第1の例を示す断面図、第2図は同
半導体装置を製造するための二[程の一例を示す工程断
面図、第3図は本発明筒1の特許’FB!求の範囲の方
法によって製造した半導体装置の第2の例を示す断面図
、第4図は本発明筒2、特許請求の範囲の方法によって
製造した半導体装置の第1の例を示す断面図、第5図は
同半導体装置を製造するための工程の一例を示す工程断
面図、第6図は本発明筒2、特許請求の範囲の方法によ
って製造した半導体装置の第2の例を示す断面図、第7
図は本発明筒3の特許請求の範囲の方法によって製造し
た半導体装置の第1の例を示す断面図、第8図は同半導
体装置を製造するための工程の一例を示す工程断面図、
第9図には第7図に示した半導体装置および従来の方法
で作製した半導体装置における層間コンタクトの歩留を
調べた結果を示す特性図、第10図、第11図および第
12図は各々本発明筒3の特許請求の範囲の方法によっ
て製造した半導体装置の第2、第3および第4の例を示
す断面図、第13図は第12図の半導体装置を製造する
ための工程の一例を示す工程断面図、第14図は本発明
筒3の特許請求の範囲の方法によって製造した半導体装
置の第5の例を示す断面図、第15図
は各々従来の方法によって製造した半導体装置の第1
および第2の例を示す断面図、第16図は従来の方法に
よって製造した半導体装置の第3の例を示す断面図、第
17図 ゛ はそれぞれ従来の半導体装置
の製造方法によって製造した半導体装置の第4および第
5の例を示す断面図、第18図は従来の半導体装置の製
造方法によって製造した半導体装置の第6の例を示す断
面図である。
1・・・Siウェハ、2・・・下地絶縁膜、3・・・第
1 JiAISi薄膜、4・・・MoSi2薄膜、5・
・・第1層AlSi細線、 6・・・MoSi2細線、
7・・・W薄膜、 8・・・第1層金属導線、9・・
・Si析出粒、10・・・WSi2薄膜、11・・・第
1層間絶縁膜、12・・・第1層間コンタクト孔、13
・・・W埋め込み材、14・・・第2層AlSi薄膜、
15・・・W S t 2細線、16・・・第2層Al
Si細線、17・・・第2層金属導線、18・・・第2
層間絶縁膜、19・・・第2層間コンタクト孔、20・
・・第3層間コンタクト孔、21・・・第3層金属導線
、22・・・ヒロック。
代理人の氏名 弁理士 栗野重孝 はか1名第
図
第
図
第
図
12NIλi房j7ンタク八7乙
17港4ネ漬處燦
\
第
図
第
図
ノ2諺IJ間コンダクト毘
t3w埋a〜a
\
I 12情j1げ5コンタグ)−了b) /
フンタフh
幌
り訓〕
第8図
第10図
第11図
第12図
第14図
第、13図
第15図
12vtt、r/l聞コンタクト孔
第16図
第17図
(の)
/Z 第1眉間ゴンタグト孔
fJ)
!?第を層間コンタクトコム
\ 22ヒロヅクFIG. 1 is a sectional view showing a first example of a semiconductor device manufactured by the method claimed in claim 1 of the present invention, and FIG. 2 is a sectional view showing an example of the second step for manufacturing the semiconductor device. The cross-sectional view and Figure 3 are the patent 'FB!' of the tube 1 of the present invention. FIG. 4 is a cross-sectional view showing a second example of a semiconductor device manufactured by the claimed method; FIG. FIG. 5 is a process cross-sectional view showing an example of the process for manufacturing the semiconductor device, and FIG. 6 is a cross-sectional view showing a second example of the semiconductor device manufactured by the present invention tube 2 and the method claimed in the claims. , 7th
The figure is a cross-sectional view showing a first example of a semiconductor device manufactured by the method according to claim 3 of the present invention, and FIG. 8 is a process cross-sectional view showing an example of the process for manufacturing the semiconductor device.
FIG. 9 is a characteristic diagram showing the results of investigating the yield of interlayer contacts in the semiconductor device shown in FIG. 7 and a semiconductor device manufactured by a conventional method, and FIGS. Cross-sectional views showing second, third, and fourth examples of semiconductor devices manufactured by the method according to claim 3 of the present invention, and FIG. 13 is an example of the process for manufacturing the semiconductor device of FIG. 12. FIG. 14 is a cross-sectional view showing a fifth example of a semiconductor device manufactured by the method according to claim 3 of the present invention; FIG.
are the first of the semiconductor devices manufactured by the conventional method, respectively.
16 is a sectional view showing a third example of a semiconductor device manufactured by a conventional method, and FIG. 17 is a sectional view showing a third example of a semiconductor device manufactured by a conventional method. FIG. 18 is a sectional view showing a sixth example of a semiconductor device manufactured by a conventional semiconductor device manufacturing method. DESCRIPTION OF SYMBOLS 1... Si wafer, 2... Base insulating film, 3... First JiAISi thin film, 4... MoSi2 thin film, 5...
...First layer AlSi thin wire, 6...MoSi2 thin wire,
7... W thin film, 8... First layer metal conducting wire, 9...
・Si precipitate grains, 10... WSi2 thin film, 11... First interlayer insulating film, 12... First interlayer contact hole, 13
...W filling material, 14...second layer AlSi thin film,
15...W S t 2 thin wire, 16... 2nd layer Al
Si thin wire, 17...Second layer metal conductor wire, 18...Second layer
Interlayer insulating film, 19... second interlayer contact hole, 20.
...Third layer contact hole, 21...Third layer metal conducting wire, 22... Hillock. Name of agent: Patent attorney Shigetaka Kurino (1 person) Figure 8 Figure 10 Figure 11 Figure 12 Figure 14 Figure 13 Figure 15 Figure 12 vtt, r/l contact hole No. Figure 16 Figure 17 (of) /Z 1st glabellar gontagt foramen fJ)! ? Interlayer contact com \ 22 Hirozuku
Claims (3)
ウム薄膜もしくはアルミニウムを主成分とする合金薄膜
である金属薄膜を細線に加工することによって作製する
工程と、前記金属導線と、前記金属導線より上層に位置
する金属導線の内の少なくとも一つとを接続するための
層間コンタクト孔を形成する工程と、前記層間コンタク
ト孔内に高融点金属薄膜もしくは高融点金属を主成分と
する合金薄膜を250℃以下の基板温度で堆積する工程
と、前記高融点金属薄膜もしくは高融点金属を主成分と
する合金薄膜の堆積以後に、250℃以上の基板温度で
導電性物質を堆積する工程を含むことを特徴とする半導
体装置の製造方法。(1) A step of manufacturing at least one layer of metal conductive wire by processing a metal thin film whose outermost surface is an aluminum thin film or an alloy thin film containing aluminum as a main component into a fine wire; A step of forming an interlayer contact hole for connecting to at least one of the metal conductive wires located in the upper layer, and forming a high melting point metal thin film or an alloy thin film mainly composed of a high melting point metal in the interlayer contact hole at 250°C. and a step of depositing a conductive substance at a substrate temperature of 250° C. or higher after the deposition of the high melting point metal thin film or alloy thin film containing the high melting point metal as a main component. A method for manufacturing a semiconductor device.
もしくはアルミニウムを主成分とする合金薄膜と、高融
点金属薄膜もしくは高融点金属を主成分とする合金薄膜
とを、最上部が高融点金属薄膜もしくは高融点金属を主
成分とする合金薄膜である様に積層した金属薄膜を、細
線に加工することによって作製する工程と、前記第1の
金属導線と、前記金属導線より上層に位置する金属導線
の内の少なくとも一つとを接続するための層間コンタク
ト孔を形成する工程と、前記層間コンタクト孔内に前記
第1の金属導線表面が露出した基板上に、250℃以上
の基板温度で導電性物質を堆積する工程を含むことを特
徴とする半導体装置の製造方法。(2) At least one layer of the metal conducting wire is formed by forming an aluminum thin film or an alloy thin film mainly composed of aluminum, and a high melting point metal thin film or an alloy thin film mainly containing a high melting point metal, and the uppermost layer is a high melting point metal thin film or an alloy thin film mainly composed of a high melting point metal. A step of fabricating a laminated metal thin film, which is an alloy thin film mainly composed of a high-melting point metal, by processing it into a thin wire; forming an interlayer contact hole for connection to at least one of the above, and forming a conductive substance on the substrate with the first metal conductive wire surface exposed in the interlayer contact hole at a substrate temperature of 250° C. or higher. A method for manufacturing a semiconductor device, comprising a step of depositing.
もしくはアルミニウムを主成分とする合金薄膜、もしく
はそれらと他の薄膜とを積層した金属薄膜を細線に加工
し、前記細線の上面および側面を高融点金属薄膜もしく
は高融点金属を主成分とする合金薄膜で被覆することに
よって作製する工程と、前記第1の金属導線と、前記金
属導線より上層に位置する金属導線の内の少なくとも一
つとを接続するための層間コンタクト孔を形成する工程
と、前記層間コンタクト孔内に前記第1の金属導線表面
が露出した基板上に、250℃以上の基板温度で導電性
物質を堆積する工程を含むことを特徴とする半導体装置
の製造方法。(3) At least one layer of the metal conductor wire is processed into a thin wire using an aluminum thin film, an alloy thin film mainly composed of aluminum, or a metal thin film laminated with these and other thin films, and the top and side surfaces of the thin wire have a high melting point. A step of manufacturing by coating with a metal thin film or an alloy thin film containing a high melting point metal as a main component, and connecting the first metal conductive wire and at least one of the metal conductive wires located in a layer above the metal conductive wire. and a step of depositing a conductive material on the substrate in which the surface of the first metal conductive wire is exposed in the interlayer contact hole at a substrate temperature of 250° C. or higher. A method for manufacturing a semiconductor device.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18596788A JPH0235753A (en) | 1988-07-26 | 1988-07-26 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18596788A JPH0235753A (en) | 1988-07-26 | 1988-07-26 | Manufacture of semiconductor device |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0235753A true JPH0235753A (en) | 1990-02-06 |
Family
ID=16180009
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP18596788A Pending JPH0235753A (en) | 1988-07-26 | 1988-07-26 | Manufacture of semiconductor device |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0235753A (en) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH04328824A (en) * | 1991-04-30 | 1992-11-17 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043858A (en) * | 1983-08-22 | 1985-03-08 | Toshiba Corp | Manufacture of semiconductor device |
JPS60115221A (en) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | Manufacture of semiconductor device |
JPS6115349A (en) * | 1984-07-02 | 1986-01-23 | Oki Electric Ind Co Ltd | Wiring formation for semiconductor element |
JPS6343349A (en) * | 1986-08-08 | 1988-02-24 | Matsushita Electric Ind Co Ltd | Multilayer thin-film interconnection |
JPS63142835A (en) * | 1986-11-28 | 1988-06-15 | シーメンス、アクチエンゲゼルシヤフト | Integrated semiconductor circuit and manufacture of the same |
JPS63169045A (en) * | 1986-12-29 | 1988-07-13 | ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド | Interconnection in integrated circuit and method of forming the same |
JPS6473745A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
-
1988
- 1988-07-26 JP JP18596788A patent/JPH0235753A/en active Pending
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6043858A (en) * | 1983-08-22 | 1985-03-08 | Toshiba Corp | Manufacture of semiconductor device |
JPS60115221A (en) * | 1983-11-28 | 1985-06-21 | Toshiba Corp | Manufacture of semiconductor device |
JPS6115349A (en) * | 1984-07-02 | 1986-01-23 | Oki Electric Ind Co Ltd | Wiring formation for semiconductor element |
JPS6343349A (en) * | 1986-08-08 | 1988-02-24 | Matsushita Electric Ind Co Ltd | Multilayer thin-film interconnection |
JPS63142835A (en) * | 1986-11-28 | 1988-06-15 | シーメンス、アクチエンゲゼルシヤフト | Integrated semiconductor circuit and manufacture of the same |
JPS63169045A (en) * | 1986-12-29 | 1988-07-13 | ソーン、イーエムアイ、ノース、アメリカ、インコーポレーテッド | Interconnection in integrated circuit and method of forming the same |
JPS6473745A (en) * | 1987-09-16 | 1989-03-20 | Fujitsu Ltd | Semiconductor device and manufacture thereof |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5268329A (en) * | 1990-05-31 | 1993-12-07 | At&T Bell Laboratories | Method of fabricating an integrated circuit interconnection |
JPH04328824A (en) * | 1991-04-30 | 1992-11-17 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6143672A (en) | Method of reducing metal voidings in 0.25 μm AL interconnect | |
JP3540895B2 (en) | Semiconductor device wiring forming method | |
JP3104534B2 (en) | Semiconductor device and its manufacturing method. | |
KR100331906B1 (en) | Method for manufacturing a semiconductor device | |
JP3027946B2 (en) | Semiconductor device and manufacturing method thereof | |
JPS63133648A (en) | Tungsten covering | |
JP2616402B2 (en) | Method for manufacturing semiconductor device | |
JPH0235753A (en) | Manufacture of semiconductor device | |
US5948705A (en) | Method of forming interconnection line | |
JP3277909B2 (en) | Semiconductor device and manufacturing method thereof | |
JP2001319930A (en) | Method of manufacturing semiconductor device | |
JP3109269B2 (en) | Method for manufacturing semiconductor device | |
JP2861583B2 (en) | Semiconductor device manufacturing method | |
JP3087692B2 (en) | Method for manufacturing semiconductor device | |
JPH04116953A (en) | Semiconductor device provided with plated wiring layer and manufacture thereof | |
JP3407516B2 (en) | Semiconductor device and manufacturing method thereof | |
JPH08203899A (en) | Fabrication of semiconductor device | |
JPH0695516B2 (en) | Semiconductor device | |
KR100197665B1 (en) | Forming method for metal wiring in semiconductor device | |
JPH0714917A (en) | Manufacture of semiconductor device | |
KR950003222B1 (en) | Fabricating method of semiconductor device | |
KR101005739B1 (en) | Method for forming metal wires in a semiconductor device | |
JPH0629237A (en) | Semiconductor device and its manufacture | |
JPH06163705A (en) | Semiconductor device having structure of conductive-film laminated wiring | |
JPH07122639A (en) | Formation of multilayer wiring structure |