KR100197665B1 - Forming method for metal wiring in semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 금속배선 및 그 형성방법에 관한 것으로, 제1금속배선 상부에 형성되는 다수의 다른 금속배선 형성공정시 사용하는 접합층과 다른 금속배선이 반응하여 유발하는 금속배선의 EM특성 저화를 방지하기 위한 반도체소자의 금속배선 형성방법에 있어서, 상기 제1금속배선 상부에 층간 절연막을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 제1금속배선을 노출시키는 비아콘택홀을 형성한 다음, 전체표면상부에 접합층인 티타늄막을 소정두께 형성하고 상기 티타늄막 상부에 AlSiCu막을 소정두께 형성한 다음, 상기 비아콘택홀을 매립하는 제2금속배선을 형성하여 금속배선의 EM 특성과 비아 EM 특성을 향상시키고 단차피복비를 향상시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 기술이다.The present invention relates to a metal wiring of a semiconductor device and a method of forming the same, and more particularly, to a metal wiring of a semiconductor device, which is formed by a plurality of different metal wiring formation processes formed on a first metal wiring, A method for forming a metal wiring of a semiconductor device for preventing deterioration, the method comprising: forming an interlayer insulating film on the first metal wiring; forming a via contact hole for exposing the first metal wiring by an etching process using a contact mask; Forming a titanium layer as a bonding layer to a predetermined thickness on the entire surface, forming a predetermined thickness of an AlSiCu layer on the titanium layer, and forming a second metal interconnection for filling the via contact hole, And the step coverage ratio is improved, thereby improving the characteristics and reliability of the semiconductor device and enabling the high integration of the semiconductor device Technology.
Description
제1도 그리고 제2a도 및 제2b도는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도.FIGS. 1 and 2 and FIGS. 2a and 2b are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to the prior art.
제3a도 및 제3b도는 본 발명의 실시예에 반도체소자의 금속배선 형성방법을 도시한 단면도.FIGS. 3a and 3b are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device in an embodiment of the present invention.
* 도면의 주요부분에 대한 부호의 설명DESCRIPTION OF THE REFERENCE NUMERALS
11, 31, 41 : 제1금속배선 13, 33, 43 : 층간절연막11, 31, 41: first metal wiring 13, 33, 43: interlayer insulating film
15, 35, 45 : 비아콘택홀 17 : 티타늄막/AlSiCu막15, 35, 45: Via contact hole 17: Titanium film / AlSiCu film
19, 39, 49 : 제2금속배선 21, 51 : 그레인 바운더리19, 39, 49: second metal wiring 21, 51: grain boundary
23, 47 : TiAl3막 37 : 티타늄막(Ti)23, 47: TiAl 3 film 37: Ti film (Ti)
본 발명은 반도체소자의 금속배선 형성방법에 관한 것으로, 특히 티타늄막을 하지층으로 하고 AlSiCu막을 왕충층으로 하며, 구리를 함유하는 알루미늄합금을 저온과 고온의 2단계 증착 공정으로 금속배선을 형성하는 기술에 관한 것이다.In particular, the present invention relates to a method of forming a metal wiring by a two-step deposition process of a low-temperature and high-temperature aluminum alloy containing copper as an underlayer of a titanium film, an AlSiCu film, .
일반적으로, 소자간이나 소자와 외부회로 사이를 전기적으로 접속시키기 위한 반도체소자의 배선은, 배선을 위한 소정의 콘택홀 및 비아홀을 배선재료로 매립하여 배선층을 형성하고 후속공정을 거쳐 이루어지며, 낮은 저항을 필요로 하는 곳에는 금속배선을 사용한다.In general, a wiring of a semiconductor element for electrically connecting between elements or between an element and an external circuit is formed by filling a predetermined contact hole and a via hole with a wiring material to form a wiring layer and performing a subsequent process, Metal wiring is used where resistance is required.
상기 금속배선은 알루미늄(Al)에 소량의 실리콘이나 구리가 포함되거나 실리콘과 구리가 모두 포함되어 비저항이 낮으면서 가공성이 우수한 알루미늄합금을 배선재료로 하여 물리기상증착(Physical Vapor Deposition, 이하에서 PVD라 함)방법의 스퍼터링으로 상기의 콘택홀 및 비아홀을 매립하는 방법이 가장 널리 이용되고 있다.The metal interconnection may be formed by physical vapor deposition (hereinafter referred to as " PVD ") using an aluminum alloy containing a small amount of silicon or copper or silicon and copper, A method of filling the contact holes and the via holes by sputtering is most widely used.
제1도는 종래기술에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.FIG. 1 is a cross-sectional view showing a method of forming a metal wiring of a semiconductor device according to a conventional technique.
제1도를 참조하면, 반도체 기판(도시안됨) 상부에 제1금속배선(31)을 형성하고, 상기 금속배선(31) 상부에 층간절연막(33)을 형성하고 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 층간절연막(33)을 식각하여 상기 제1금속배선(31)을 노출시키는 비아콘택홀(35)을 형성한다.Referring to FIG. 1, a first metal interconnection 31 is formed on a semiconductor substrate (not shown), an interlayer insulating film 33 is formed on the metal interconnection 31, and a contact mask The interlayer insulating film 33 is etched by an etching process to form a via contact hole 35 exposing the first metal interconnection 31.
그리고, 상기 제1금속배선(31)에 접속되는 티타늄막(37)을 소정두께 형성한다. 이때, 상기 티타늄막(37)은 금속배선의 일렉트로마이그레이션(Electro-Migration : EM, 이하에서 EM이라함) 특성 및 콘택공정시 단차 피복성 향상을 위하여 사용한다.Then, a titanium film 37 connected to the first metal interconnection 31 is formed to a predetermined thickness. At this time, the titanium film 37 is used for improving electro-migration (EM) characteristics of a metal wiring and step coverage during a contact process.
참고로, EM이란 전자가 금속배선층인 알루미늄합금을 통해 이동할 때 알루미늄 이온과 충돌하여 전자의 운동량이 알루미늄 이온에 전달됨으로써 전자의 흐름방향으로 알루미늄의 질량흐름(mass flux)이 생기는 현상을 말하는 것으로, 다수의 결정입계를 갖는 결정구조, 즉 알루미늄의 금속원자에서 발생할 가능성이 크다. 그리고, 상온부근의 온도에서 발생하기 쉽다.EM refers to a phenomenon in which a mass flux of aluminum occurs in the flow direction of electrons when electrons collide with aluminum ions when the electrons move through an aluminum alloy, which is a metal wiring layer, to transfer the momentum of electrons to aluminum ions. There is a high possibility that a crystal structure having a large number of crystal grain boundaries, that is, a metal atom of aluminum is generated. And it is likely to occur at a temperature near room temperature.
그 다음에, 제2금속배선(39)을 형성한다. 이때, 상기 제2금속배선(39)은 구리가 함유된 알루미늄합금(39)으로 형성한다.Then, a second metal wiring 39 is formed. At this time, the second metal wiring 39 is formed of an aluminum alloy 39 containing copper.
그러나, 반도체소자가 고집적화됨에 따라 콘택홀의 크기가 감소하고, 단차가 커져 상기 제1도의 기술로 단차의 문제를 극복할 수 없게 되었다.However, as the semiconductor device is highly integrated, the size of the contact hole is reduced and the step is increased, so that the problem of the step difference can not be overcome by the technique of FIG.
제2a도 및 제2b도는 고온에서 제2금속배선을 증착함으로써 단차피복비를 향상시키지만, 제2금속배선의 그레인 바운더리에서 접합층이 두껍게 형성되어 금속배선의 EM 특성이 저화되는 것을 도기한 단면도이다.Figs. 2a and 2b are cross-sectional views illustrating that the junction layer is thickened at the grain boundary of the second metal interconnection to improve the step coverage ratio by depositing the second metal interconnection at a high temperature, thereby lowering the EM characteristics of the metal interconnection.
먼저, 반도체기판(도시안됨) 상부에 제1금속배선(41)을 형성하고, 상기 제1금속배선(41) 상부에 층간절연막(43)을 형성한다.First, a first metal interconnection 41 is formed on a semiconductor substrate (not shown), and an interlayer insulating film 43 is formed on the first metal interconnection 41.
그리고 콘택마스크(도시안됨)를 이용한 식각공정으로 상기 제1금속배선(31)을 노출시키는 비아콘택홀(45)을 형성한다.A via contact hole 45 exposing the first metal interconnection 31 is formed by an etching process using a contact mask (not shown).
그리고, 전체표면상부에 티타늄막을 소정두께 형성한다. 이때, 상기 티타늄막은 금속배선의 EM 특성과 단차피복비 향상을 위하여 사용한다.Then, a titanium film is formed to a predetermined thickness on the entire surface. At this time, the titanium film is used for improving the EM characteristics of the metal wiring and the step coverage ratio.
그 다음에, 상기 비아콘택홀(45)을 통하여 상기 제1금속배선(41)에 접속되는 제2금속배선(49)을 형성한다. 이때, 상기 제2금속배선(49)은 단차피복비를 향상시키기 위해 구리를 함유하는 알루미늄합금을 고온에서 증착한 것이다.Next, a second metal interconnection 49 connected to the first metal interconnection 41 is formed through the via contact hole 45. At this time, the second metal wiring 49 is formed by depositing an aluminum alloy containing copper at a high temperature in order to improve the step coverage ratio.
여기서, 상기 제2금속배선(49) 형성공정을 고온으로 실시함으로써 알루미늄과 티타늄막이 반응하여, 상기 티타늄막이 TiAl3막(47)을 형성한다. (제2a도)Here, by performing the step of forming the second metal interconnection 49 at a high temperature, aluminum reacts with the titanium film, and the titanium film forms the TiAl 3 film 47. (Fig. 2a)
이때, 상기 TiAl3막(47)은 고온공정을 수반하는 제2금속배선(49) 형성공정으로 인하여, 상기 제2금속배선(49)인 구리를 함유하는 알루미늄합금의 그레인(grain) 경계부에서 두껍게 형성되어, 상기 제2금속배선(49)의 전류밀도를 유발시킴으로써 금속배선의 EM 특성을 저하시킨다.(제2b도)At this time, due to the step of forming the second metal interconnection 49 involving the high-temperature process, the TiAl 3 film 47 is thickened at the grain boundary portion of the aluminum alloy containing copper, which is the second metal interconnection 49 Thereby lowering the EM characteristic of the metal wiring by causing the current density of the second metal wiring 49. (2b)
상기 제1도 그리고 제2a도 및 제2b도의 EM 특성 저하와 단차피복성의 문제를 해결하기 위하여, 접합층인 티타늄막의 두께를 감소시키거나 티타늄막과 티타늄질화막의 적층구조를 사용하였다. 그러나, 상기 금속배선의 EM 특성이 향상되는데 비하여 비아 EM 특성이 저하되는 현상이 발생하였다.In order to solve the problem of the degradation of the EM characteristics and the step coverage of the first, second, and second diagrams, the thickness of the titanium film as the bonding layer is reduced or a laminated structure of the titanium film and the titanium nitride film is used. However, the EM characteristic of the metal wiring is improved, whereas the via EM characteristic is lowered.
그리고, 저온과 고온에서 연속적으로 증착하는 2단계 증착공정을 이용하여 단차피복비를 향상시켰으나, 금속배선의 EM 특성이나 비아 EM 특성이 저하되는 현상이 발생하였다.In addition, although the step coverage ratio was improved by using the two-step deposition process in which the layers were continuously deposited at a low temperature and a high temperature, the EM characteristic and the via EM characteristic of the metal wiring were degraded.
상기와 같은 현상들로 인하여, 반도체소자의 특성 및 신뢰성이 저하되고 그에 따른 반도체소자의 고집적화를 가능하게 하는 문제점이 있다.Due to the above-described phenomena, the characteristics and reliability of the semiconductor device are deteriorated and the semiconductor device can be highly integrated.
따라서, 본 발명은 상기한 문제점을 해결하기 위하여, 접합층을 얇게 형성하고 2단계 증착기술로 금속배선을 형성함으로써 TiAl3막의 형성을 방지하여 금속배선의 EM 특성을 향상시킴으로써 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 반도체소자의 금속배선 형성방법을 제공하는데 그 목적이 있다.Accordingly, the present invention is characteristic of a semiconductor element by, a thin shape and by forming a metal wire to prevent TiAl 3 film formation improves EM properties of the metal wire in two steps deposition techniques, the bonding layer in order to solve the above problems and reliability And to provide a method of forming a metal wiring of a semiconductor device which enables high integration of a semiconductor device.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체소자의 금속배선 형성방법의 특징은, 제1금속배선 상부에 형성되는 다수의 다른 금속배선 형성공정시 사용하는 접합층과 다른 금속배선이 반응하여 유발하는 금속배선의 EM 특성 저하를 방지하기 위한 반도체 소자의 금속배선 형성방법에 있어서, 상기 제1금속배선 상부에 층간절연막을 형성하고, 콘택마스크를 이용한 식각공정으로 상기 제1금속배선을 노출시키는 비아콘택홀을 형성하는 공정과, 전체표면상부에 접합층인 티타늄막을 소정두께 형성하는 공정과, 상기 티타늄막 상부에 AlSiCu막을 소정두께 형성하는 공정과, 상기 비아콘택홀을 매립하는 제2금속배선을 형성하는 공정을 포함하는 것이다.In order to accomplish the above object, a method of forming a metal wiring of a semiconductor device according to the present invention is characterized in that a bonding layer used in a plurality of other metal wiring forming processes formed on the first metal wiring is caused to react with another metal wiring An interlayer insulating film is formed on the first metal interconnection and a via contact for exposing the first metal interconnection by an etching process using a contact mask is provided. A step of forming a predetermined thickness of a titanium film as a bonding layer on the entire upper surface of the substrate, a step of forming a predetermined thickness of an AlSiCu film on the titanium film, and a step of forming a second metal interconnection for filling the via contact hole .
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.
제3a도 및 제3b도는 본 발명의 실시예에 따른 반도체소자의 금속배선 형성방법을 도시한 단면도이다.3A and 3B are cross-sectional views illustrating a method of forming a metal wiring of a semiconductor device according to an embodiment of the present invention.
제3a도를 참조하면, 반도체기판(도시안됨) 상부에 제1금속배선(11)을 형성하고, 전체표면상부에 층간절연막(13)을 형성한다.Referring to FIG. 3A, a first metal wiring 11 is formed on a semiconductor substrate (not shown), and an interlayer insulating film 13 is formed on the entire surface.
그리고, 상기 콘택마스크(도시안됨)을 이용한 식각공정으로 상기 제1금속배선(11)을 노출시키는 비아콘택홀(15)을 형성한다.A via contact hole 15 exposing the first metal wiring 11 is formed by an etching process using the contact mask (not shown).
그 다음에, 전체표면상부에 티타늄막(도시안됨)을 500 ~ 1500Å 두께로 형성하고, 그 상부에 상온 ~ 300℃정도의 온도에서 10 ~ 1000KW의 전력으로 AlSiCu막(도시안됨)을 상기 티타늄막의 1 ~ 3배인 1500 ~ 4500Å정도의 두께로 형성하여 티타늄막/AlSiCu막(17)의 적층구조를 형성한다. 이때, 상기 AlSiCu막은 AlSi막을 대신 형성할 수도 있다.Then, an AlSiCu film (not shown) is formed on the entire upper surface of the titanium film (not shown) at a temperature of about room temperature to 300 ° C at a power of 10 to 1000 KW, And a thickness of about 1500 to 4500 ANGSTROM, which is 1 to 3 times, to form a laminated structure of the titanium film / AlSiCu film 17. [ At this time, the AlSiCu film may be formed instead of the AlSi film.
이는 TiAl3막이 300℃ 이상의 고온에서 형성되므로 고온에서 구리를 함유하는 알루미늄합금인 AlCu 막증착시 형성되도록하여, 두께를 보다 얇게 형성할 수 있고, AlSiCu막의 증착을 고르게 하여 AlCu막의 증착시 고른 그레인 분포를 얻기 위한 것이다.Since the TiAl 3 film is formed at a high temperature of 300 ° C or higher, it can be formed at the time of depositing the AlCu film, which is an aluminum alloy containing copper at high temperature, so that the thickness can be made thinner and the AlSiCu film is uniformly deposited, .
그 다음에, 진공을 유지하여 AlCu막인 제2금속배선(19)을 형성한다. 이때, 상기 제2금속배선(19) 형성공정은 저온과 고온의 2단계 증착공정으로 실시한다.Then, a vacuum is maintained to form a second metal wiring 19 which is an AlCu film. At this time, the second metal wirings 19 are formed by a two-step deposition process at a low temperature and a high temperature.
여기서, 상기 저온의 제2금속배선 증착공정은 증착전력을 10 ~ 1000KW 정도로 하여 상온에서 실시함으로써 층덮힘을 고르게 한다. 그리고, 상기 고온의 제2금속배선 증착공정은 0.1 ~ 5KW 정도의 전력으로 3000 ~ 6000Å 정도의 두께로 증착함으로써 상기 비아콘택홀(15)의 매립특성을 양호하게 한다.Here, the deposition of the second metal wiring at the low temperature is carried out at room temperature at a deposition power of about 10 to 1000 KW to uniformly cover the layer. The high-temperature second metal wiring deposition process is performed at a power of about 0.1 to 5 kW to a thickness of about 3000 to 6000 ANGSTROM, thereby improving the filling property of the via contact hole 15. [
제3b도를 참조하면, 상기 제3a도의 티타늄막/AlSiCu막(17)과 제2금속배선(19)인 AlCu막 사이에 TiAl3막(23)이 균일하고 얇게 형성된다.이때, 상기 AlCu막의 그레인 바운더리 부분에 상기 TiAl3막이 형성되더라도 상기 AlSiCu막을 사용하지 않을 때보다 매우 작은 두께로 형성된다.Referring to FIG. 3b, a TiAl 3 film 23 is uniformly and thinly formed between the titanium film / AlSiCu film 17 of FIG. 3a and the AlCu film of the second metal wiring 19. At this time, Even if the TiAl 3 film is formed at the grain boundary portion, the AlSiCu film is formed to have a much smaller thickness than when it is not used.
본 발명은 본 발명의 실시예와 같이 제1금속배선 상부에 제2 금속배선을 형성하는 경우 외에도, 제3, 4, 5의 금속배선을 제 1, 2, 3, 4의 금속배선에 접속시키는 콘택공정시에도 적용하여 금속배선의 EM 특성과 단차피복비 향상을 기대할 수 있다.The present invention is not limited to the case where the second metal interconnection is formed on the first metal interconnection as in the embodiment of the present invention, and the third, fourth, and fifth metal interconnection are connected to the first, second, It can also be applied to the contact process to improve the EM characteristics of the metal wiring and the step coverage ratio.
이상에서 설명한 바와같이 본 발명에 따른 반도체소자의 금속 배선 형성방법은, 접합층인 티타늄막과 금속배선인 AlCu막이 고온증착공정시 반응하여 TiAl3막을 형성함으로써 금속배선의 EM 특성과 비아 EM 특성을 저하시켜 반도체소자의 특성 및 신뢰성을 향상시키고 그에 따른 반도체소자의 고집적화를 가능하게 하는 잇점이 있다.As described above, in the method of forming a metal wiring of a semiconductor device according to the present invention, a titanium film as a bonding layer and an AlCu film as a metal wiring react in a high-temperature deposition process to form a TiAl 3 film, So that the characteristics and reliability of the semiconductor device can be improved and the semiconductor device can be highly integrated.
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