JPH0235689A - 連想メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、データの高速検索等に非常に有効な紀［２子
、連想メモリに関するものである。

従来の技術 連想メモリは、通常のメモリ（ｆＭえはランダムアクセ
スメモリ）のような「アドレス信号を入力しその場所に
格納しであるデータを読み出す」のではなく、逆に「デ
ータ（記憶内容）を入力し、これと一致するデータが内
部に格納されてるい場合は、一致信号を出力、格納され
ていない場合には不一致信号を出力する」という基本機
能を有する。更に応用分野に応じて、上記基本機能の他
に入力データと格納データとの一致がある場合にその箇
所のアドレス出力したり、入力データを一種のタグとし
、データの拡張部分（エクステンション）を出力したり
するものもある。

何れにせよ連想メモリにおける特徴的な機能は並列的な
一致検出機能である。従来より、この機能を実現するた
めには大別して２ｆｌ類の方法が知られている。

第１は各メモリセルごとに一致検出機能、即ち排他的論
理和の機能を持たせることで、セルの寸法は当然太き（
なる。通常この形態はフルアソシアティブ形の連想メモ
リ（Ｆｕｌｌ　Ａｓ５ｏｃｉａｔｉｖｅ　Ｃａｎｔｅｎ
ｔ−Ａｄｄｒｅｓｓａｂｌｅ　Ｍｅｔｓｏｒｙ　；　　
以後ＦＡ−ＣＡＭと記述する）と呼ばれている。参考文
献１　：　Ｔ、Ｋｏｈｏｎｅｎ“コンテント　°アドレ
ッサブル　メモリーズ（“Ｃｏｎｔｅｎｔ−Ａｄｄｒｅ
ｓｓａｂｌｅ　　Ｍｅｍｏｒｉｅｓ’″　〉　ロｅｒｌ
ｉｎ、Ｈｅｉｄｅｌｂｅｒｇ：１９８０　Ｓｐｒｉｎｇ
ｅｒ−Ｖｅｒｌａｇ、参考文献２ｚＨ２にａｄｏｔａ　
ｅｔ、ａｌ、“Ａｎ　８にｂｉｔ　Ｃｏｎｔｅｎｔ−Ａ
ｄｄｒｅｓｓａｂｌｅ　ａｎｄ　Ｒｅｅｎｔｒａｎｔ　
Ｍｅｍｏｒｙ”ジェイイイ　ジャーナルオブソリッドー
スティトサーキット（ＪＥＥＥＪｏｕｒｎａｌ　ｏｆ　
５ｏｌｉｄ−５ｔａｔｅ　Ｃ１ｒａｕｉｔｓ）　、　ｖ
ｏｌｓｃ−２ＯＮｏ、５　ＰＰ、９５１−９５７０ｃｔ
ｏｂｅｒ　１９８５）第２のものは、通常のランダムア
クセスメモリと（以後ＲＡＭと略述する）とその周辺に
排他的論理和回路を付加した構成のもので、検索用の入
力ホードデータの一部のビットフィールド（以後この部
分をアドレスフィールドと呼ぶ）をアドレスと考え、連
想メモリ要素２のアドレスデコーダ２１に入力し選ばれ
たワードに格納されている内容フィールド２２のデータ
が読み出され、これが前述の検索用入力ワードデータの
残りのビットフィールド（アドレスフィールドを除いた
データ）と同一であるがどうがか前述の排他的論理和回
路で判定され、同一であればこの検索用入力ワードデー
タは格納されていることを示し、不一致であれば検索用
入力データは格納されていないことを示している。（こ
の形の連想メモリを旧ｒｅｃｔＭａｐｐｉｎｇ　ＣＡＭ
、と呼び以後ロトＣＡＭと略述する）。

しかし、このＵＮ−ＣＡＭ方法の欠点は、ランダムアク
セスメモリ全体の中で未使用の格納場所（未使用ワード
）がまだ残っている状態でも、アドレスフィールドが同
一で残りのビットフィールドが異なるデータは２個以上
格納できない。（通常データの衝突と呼ばれる） この衝突を回避するための色々の方法が提案されている
が何れの方法を用いても素子全体の連想処理特性はかな
り劣化する。

発明が解決しようとする課題 連想メモリは多くのデータに対して高速の検索を行った
りする場合非常に有効な素子であるが、従来技術の部分
で述べたように、ＦＡ−ＣＡＭではセル面積が大きいの
で、通常のＲＡＭ程大容量のものが得られない。他方、
ＤＭ−ＣＡＭでは衝突を回避するための回路などにより
性能が列化する（処理速度か遅くなる）。従って本発明
が解決しようとする課題は、充分大容量でしかも素子全
体の連想処理速度も速い連想メモリを得ることである。

課題を解決するための手段 本発明は、ＦＡ−ＣＡＭ、ＤＭ−ＣＡＭおよびこの両者
にデータを供給することができる配線、ＤＭ−ＣＡＭで
衝突が起こった場合選択的ＦＡ−ＣＡＭのバリッドビッ
トのフラグをたてる論理回路網から構成される。

作　　　用 本発明は上記構成により、連想メモリへの書き込みをＤ
Ｍ−ＣＡＭとＦＡ−ＣＡＭに並行して行い、ＤＭ−ＣＡ
Ｍ衝突が発生した場合にＦＡ−ＣＡＭの書き込んだワー
ドアドレスのバリッドビットフラグをたててその書き込
まれたデータを有効にし、衝突が発生しない場合はこの
フラグをたてずＤ　Ｍ　−ＣＡ　Ｍ　側のバリッドピッ
トをたて、ＦＡ−ＣＡＭｆｌｌｌのバリッドをたてずに
おくため実質的にＦＡ−ＣＡＭには書き込みがなされて
いないことにより、高速性を失うことな（大容量の連想
メモリ装置が実現できる。

実施例 第１図に本発明の実施例を示す。連想メモリ要素１はＦ
Ａ−ＣＡＭである。ＦＡ−ＣＡＭの主要な動作には「書
き込み」と「検索」である。書き込み動作では、空きア
ドレス（バリッドピットに有効フラグがたっていないア
ドレス）に優先準位がついており、もっとも優先順位が
高いアドレスのワードに新しいデータが書き込まれる（
書き込まれると同時にバリッドピットには有効フラグが
たつ）。一方、検索動作では、参照データがメモリの全
ワードに同時に供給され、各ワードに配置された一致検
出回路（具体的には排他的論理和回路）により、参照デ
ータと格納されているデータとの一致、不一致がしらべ
られ、もし一致しているワードがあればそのワードの一
致検出部から一致検出信号が（場合によってはそのアド
レス情報も同時に）外部へ出力される。

次に、第１図の連想メモリ要素２はＤＭ−ＣＡＭである
。ＤＭ−ＣＡＭは実質的に複数Ｉ１０のランダムアクセ
スメモリと一致検出回路列（具体的には排他的論理和回
路）から構成されている・従って単位面積当りの記憶容
量（メモリの集積度）はＦＡ−ＣＡＭに比べてかなり大
きいものが得られる。第２図にこのＤＭ−ＣＡＭの構成
とデータ入力の方法を示す。

入力データワードの各ビットはアドレスフィールドのビ
ットと残りのフィールド（データフィールドと以後略述
する）に分けられる。アドレスフィールドの各ビット情
報はＲＡＭのアドレス入力としてアドレスデコーダに印
加され対応したＲＡＭ中のワードの読みだし動作を行う
。読み出された各ビットは、前述のデータフィールドの
各ビットとの一致検出回路で行われ、全ビットが同一の
場合は一致しており、１ビツトでも異なればデータは不
一致で検索データは格納されていないことになる。

本実施例では、データの書き込み時（Ｗｔ）、検索時（
Ｒｖ）何れも、連想メモリ要素１、要素２の両方に同時
に処理を介しすることを特徴としている。

まず、書き込みの時（Ｗｔ）には、連想メモリ要素１の
ＦＡ−ＣＡＭに対しては、書き込みの優先度がもっとも
高いワードに対して一応データの書き込みが行われるが
、そのワードのバリッドフラグはまだ１にしない。連想
メモリ要素２のＤＭ−ＣＡＭに対してはまずバリッドピ
ットの読み出しくＲｄ）が行なわれ、読み出されたバリ
ッドフラグが１の場合即ち、既にそのアドレスにデータ
が書き込まれている場合に先程保留状態にしておいた要
素１のバリッドフラグを１に設定する。逆に連想メモリ
要素２のバリッドフラグがＯの場合はそのアドレスは未
使用なのでＲＡＭのそのワードに対して書き込み（Ｗｔ
）動作を行い同時にそのアドレスのバリッドフラグも１
に設定する。これら一連の動作は制御回路部で制御され
る。

次に検索の場合（Ｒｖ）は連想メモリ要素１に対して検
索動作、連想メモリ要素２に対してデータフィールドの
読み出し動作が同時に実行され、各々の検出信号とバリ
ッド信号の論理が同時に実行され、各々の検出信号とバ
リッド信号の論理積信号の何れかが１であれば装置全体
として検索データを格納していることを示し、何れもＯ
であれば装置全体として検索データを格納していないこ
とを示している。

また、事前に、複数のデータを同一アドレスに指定しな
ければならないことが分っている場合（即ち特定のアド
レスで衝突が頻繁に発生する可能性がある場合）連想メ
モリ要素２のアドレス入力として、単純にアドレスフィ
ールドの各ビットを直接印加するのではな（、種々のビ
ットからある種の変換を行なって（通常この動作をハツ
シングと呼ぶ）衝突の確立を下げることができる。

第３図はこの変換回路即ちハツシュコード発生回路５を
設けた構成の連想メモリ装置を示している。衝突の確立
が、アドレスによって非常に偏っている場合はハツシン
グ等を行なわなければ、本発明においてもＦＡ−ＣＡＭ
のワードが短時間で「フル」状態となり、しかもＤＭ−
ＣＡＭ側は未使用アドレスがあるという不都合が発生す
る可能性がある。

発明の効果 実施例の動作説明より明らかなとうり、従来の連想メモ
リの二種類の問題点が解消できる。即ち、純粋のＦＡ−
ＣＡＭの場合問題となったメモリセルが大きいために充
分大容量の連想メモリが得られないという欠点に対して
は、大容量のＤＭ−ＣＡＭを用いることで改善している
。また、従来のＤＭ−ＣＡＭでは、衝突が起こった場合
の処理に時間を要し性能が低下していたが本発明の連想
メモリ装置では、衝突が起こってもＦＡ−ＣＡＭに即刻
退避できほとんど、無駄時間なしで処理できるので高速
性は失われない。つまり、大容量で高性能の連想メモリ
を実現できる。

【図面の簡単な説明】

第１図は、本発明の基本構成例を示すブロック図、第２
図は、ダイレクトマツプ形の連想メモリの構成例を示す
ブロック図、第３図は、本発明の基本構成にハツシュコ
ード生成回路を加えた別の構成例を示すブロック図であ
る。 １．２・・・・・・連想メモリ要素、３・・・・・・制
御回路、４・・・・・・一致検出回路、５・・・・・・
ハツシュコード発生回路。 代理人の氏名　弁理士　粟野重孝　ほか１名第１図 第 図 ハリノドヒ゛、ト 第 図 ＼ バソードど、ト

Claims (3)

【特許請求の範囲】
1. （１）連想処理を行う参照入力ワードの全ビットに対し
   て一括して比較する機能をもつ第１の連想メモリ要素と
   、前記参照入力ワードの一部ビットフィールドをアドレ
   ス情報とし、このアドレスの格納されているワードデー
   タと前記参照入力ワードの残りのビットフィールドとを
   比較することで連想処理を行うランダムアクセスメモリ
   と比較回路列からなる第２の連想メモリ要素、および周
   辺の論理回路網が同一半導体基板上に形成され、前記論
   理回路網は、データの書き込み時は、入力ワードに対応
   する前記第２の連想メモリ要素のアドレスが未使用の場
   合、そのアドレスに残りのビットフィールドデータを書
   き込み、もしそのアドレスに既に別のデータが書き込ま
   れており衝突が発生する場合は、前記入力ワードを前記
   第１の連想メモリ要素の未使用アドレスに書き込むよう
   各連想メモリ要素を制御し、データ検索時は参照入力ワ
   ードを第１および第２の連想メモリ要素に同時に供給し
   並列検索処理をするよう各連想メモリ要素を制御するご
   とき構成を特徴とする連想メモリ装置。
2. （２）第２の連想メモリ要素に直接入力ワードを供給せ
   ずハッシュコード発生回路を設け、これを介して入力ワ
   ードをハッシングして供給することを特徴とする特許請
   求の範囲第１項記載の連想メモリ装置。
3. （３）第１の連想メモリ要素は各記憶ワードごとに内容
   を記憶し一致検出機能を持つ内容ビットフィールドと入
   力ワードと記憶ワードとの一致がある場合にそれを示す
   一致検出ビットおよび記憶されているワード内容が有効
   かどうかを示すバリッドビットからなり、第２の連想メ
   モリ要素は、参照入力ワードまたはこれをハッシュ変換
   したワードの一部のビットフィールドが供給されるアド
   レスデコーダ、残りのビットフィールドに対応する箇所
   を記憶する内容フィールド、内容フィールドの記憶が有
   効かどうかを示すバリッドビットからなり、書き込み動
   作時には、第２の連想メモリ要素に対応するアドレスの
   バリッドビットを読みだし、これが無効の場合には、第
   ２の連想メモリ要素の内容フィールドに残りのビットフ
   ィールドを書き込むと同時にそのアドレスのバリッドビ
   ットに有効フラグを書き込み、バリッドビットが有効の
   場合は、第１の連想メモリ要素の未使用ワードの一つに
   書き込むと同時にそのワードのハリッドビットに有効フ
   ラグを書き込むよう前記第１、第２の連想メモリ要素を
   接線し、周辺論理回路網を構成することを特徴とする特
   許請求の範囲第１項または第２項記載の連想メモリ装置
   。