JPH02312273A - 半導体集積回路装置及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

〔産業上の利用分野〕 本発明は、半導体集積回路装置に関し、特に、半導体領
域で形成される抵抗素子を有する半導体集積回路装置に
適用して有効な技術に関するものである。 〔従来の技術〕 本発明者はゲートアレイ方式を採用する半導体集積回路
装置を開発中である。このゲートアレイ方式を採用する
半導体集積回路装置は基本セル内及び基本セル間に施す
複数層の配線で所定の論理回路や記憶回路を形成できる
。また、ゲートアレイ方式を採用する半導体集積回路装
置は前記複数層の配線の結線パターンを変更するだけで
他種類の論理回路や記憶回路を形成できる。つまり、ゲ
ートアレイ方式は短期間内に多品種の半導体集積回路装
置を形成できる特徴がある。 前記ゲートアレイ方式を採用する半導体集積回路装置は
バイポーラトランジスタと相補型ＭＩＳＦＥＴ（ＣＭＯ
５）とを同一基板内に混在させた高性能の混在型半導体
集積回路装置である。この混在型半導体集積回路装置は
所ｉｆＩＨｉ−ＢｉＣＭＯ８（Ｈｉｇｈ　ｐｅｒｆｏｒ
ｍａｎｃｅ　Ｂユｐｏｌａｒ　ＣＭ　ＯＳ　）と呼ばれ
る。 前記バイポーラトランジスタは、ｎ型エミッタ領域、ｐ
型ベース領域及びｎ型コレクタ領域で構成され、縦型構
造のｎｐｎ型で構成される。ｎ型コレクタ領域は、低不
純物濃度のｎ型エピタキシャル層、コレクタ抵抗を低減
する埋込型半導体領域、コレクタ電流を基板の表面に取
り出す電位引上用半導体領域の夫々で構成される。電位
引上用半導体領域は、その底面を埋込型半導体領域に接
触させるため、ｎ型不純物を基板の表面から深く熱拡散
することにより形成される。この埋込型半導体領域、＠
使用上用半導体領域の夫々は高不純物濃度で形成される
。前記ｐ型ベース領域は前記エピタキシャル店の主面部
に形成される。前記ｎ型エミッタ領域はｐ型ベース領域
の主面部に形成される。 前記相補型ＭＴＳＦＥＴのうちのｐチャネルＭＴ　Ｓ　
ＦＥＴは、チャネル形成領域、ゲート絶縁膜、ゲート電
極、ｐ型ソース領域及びドレイン領域で構成される。ｎ
チャネルＭｒＳＦＥＴは、同様に、チャネル形成領域、
ゲート絶縁膜、ゲート電極。 Ｄ型ソース領域及びトレイン領域で構成される。 なお、前記混在型半導体集積回路装置については１例え
ば、日経マグロウヒル社１日経エレクトロニクス、１９
８６年３月１０日号、第１９９頁乃至第２１７頁に記載
されている。 〔発明が解決しようとする課題〕 本発明者は、前述のゲートアレイ方式を採用する混在型
半導体集積回路装置の開発中に次のような問題点が生じ
ることを見出した。 前記開発中のゲートアレイ方式を採用する混在型半導体
集積回路装置の周辺部分には人出カバソファ回路が配置
される１人出カバソファ回路のうち入力バッファ回路は
入力信号のノイズマージンを向上するためにシュミット
回路で構成される。 このシュミット回路は主に縦型構造のｎｐｎ型バイポー
ラトランジスタと抵抗素子とを組合せて構成される。 本発明者が開発中のゲートアレイ方式を採用する混在型
半導体集積回路装置は、最小加工寸法が１　、３　［ｔ
ｔ　ｍ］の所謂１．３［μｍ］１１造プロセスで形成さ
れる。この製造プロセスを採用する混在型半導体集積回
路装置は相補型ＭＩＳＦＥＴ特にｎチャネルＭＩＳＦＥ
ＴにＬ　Ｄ　Ｄ　（Ｌｉｇｈｔｌｙ旦ｏｐｅｄＤｒａｉ
ｎ）構造を採用している。ＬＤＤ構造のＭＩＳＦＥＴは
少なくとも高不純物濃度のトレイン領域のチャネル形成
領域側を低不純物濃度で形成する。低不純物濃度のドレ
イン領域は、ＭＩＳＦＥＴのゲート電極を不純物導入マ
スクとして用い、ｎ型不純物をイオン打込法で導入する
ことで形成される。高不純物濃度のドレイン領域は、ゲ
ート電極の側壁に形成されたサイドウオールスペーサを
不純物導入マスクとして用い、同様にｎ型不純物をイオ
ン打込法で導入することで形成される。 サイドウオールスペーサは、ゲート電極上を含む基板全
面にＣＶＤ法で酸化珪素膜を堆積し、この堆積した膜厚
に相当する分、酸化珪素膜にＲＩＥ等の異方性エツチン
グを施し、平坦部分の酸化珪素膜を除去することにより
形成される。 この開発中のゲートアレイ方式を採用する混在型半導体
集積回路装置の製造プロセスの概要は以下のとおりであ
る。 まず、バイポーラトランジスタのｎ型コレクタ領域であ
る埋込型半導体領域、ｎ型エピタキシャル層の夫々を形
成する。 次に、相補型ＭＩＳＦＥＴのゲート絶縁膜及びゲート電
極を形成する。 次に、前記バイポーラトランジスタのｎ型コレクタ領域
の電位引上用半導体領域を形成する。電位引上用半導体
領域は、前述のように、高不純物１度で形成されかつ基
板の表面から深い位置まで拡散されるので、長時間の熱
拡散処理が施される。 次に、ＬＤＤ構造を形成するため、相補型ＭＩＳＦＥＴ
の低不純物濃度のソース領域及びドレイン領域を形成す
る。この後、相補型ＭＩＳＦＥＴのゲート電極の側壁に
サイドウオールスペーサを形成する。 次に、前記入力バッフ７回路のシュミット回路で使用さ
れる抵抗素子を形成する。この抵抗素子はｐ型半導体領
域（拡散層抵抗）で形成される。半導体領域で形成され
るこの抵抗素子は、多結晶珪素膜で形成される抵抗素子
に比べて抵抗値の変動が小さく、抵抗値を高精度で形成
することができる特徴がある。特に、入カバソファ回路
のシュミット回路は抵抗素子の抵抗値の変動で入力信号
のノイズマージンが変動するので、抵抗素子の抵抗値は
高精度なものが必要とされる。この抵抗素子は例えば約
１〜３５［ＫΩ／口］の範囲の抵抗値で形成される。 次に、バイポーラトランジスタのｐ型ベース領域、相補
型ＭＩＳＦＥＴの高不純物濃度のソース領域及びドレイ
ン領域を順次形成する。そして、バイポーラトランジス
タのｎ型エミッタ領域を形成することにより、混在型半
導体集積回路装置は完成する。 この後、所定の配線パターンを形成して論理回路又は記
憶回路を形成することにより、ゲートアレイ方式を採用
する混在型半導体集積回路装置は完成する。 しかしながら、前記混在型半導体集積回路装置の製造プ
ロセスにおいて、ＬＤＤ構造を構成するサイドウオール
スペーサを形成する工程の際に基板の表面の絶縁膜（主
に酸化珪素膜）がオーバエツチングで除去され、基板の
表面が露出する。この露出された基板の表面、特に前記
抵抗素子の形成領域には高不純物濃度の半導体領域や拡
散炉から不純物や汚染物が導入されてしまう。このため
、抵抗素子の抵抗値が変動し、入力バッフ７回路のシュ
ミット回路の入力信号マージンが小さくなるので誤動作
が多発するという問題点があった。 また、１．３［μｍ］製造プロセスを採用する混在型半
導体集積回路装置は、前記抵抗素子である半導体領域上
に絶縁膜が形成される。この絶縁膜は、相補型ＭＩＳＦ
ＥＴのゲート絶縁膜と同一製造工程で形成される。絶縁
膜は、比列縮小則により薄い膜厚で形成され、しかもゲ
ート電極の加工時にオーバエツチングされるので、約１
００［人コ程度の非常に薄い膜厚で形成される。また、
絶縁膜は、製造プロセス中の洗浄工程でさらに薄い膜厚
にされ、或はイオン打込法による不純物の導入でダメー
ジを生じる。このため、ｎ型コレクタ領域の電位引上用
半導体領域を形成する長時間の熱拡散処理の工程の際に
ｎ型不純物（例えばＰ）が放出（ｏｕｔ　ｄｉｆｆｕｓ
ｉｏｎ）され、前記抵抗素子の形成領域に導入される。 ｎ型不純物の放出源と抵抗素子とを離隔すればこのよう
な問題は低減されるが。 高集積化により両者間を充分に離隔するスペースが存在
しない。前記導入されたｎ型不純物は、抵抗素子の抵抗
値を非常に高くするか戒は導電型を反転させてしまうの
で、前述のようにシュミット回路に誤動作を多発すると
いう問題点があった。 本発明の目的は、半導体領域で形成された抵抗素子を有
する半導体集積回路装置において、前記抵抗素子の抵抗
値の変動を低減することが可能な技術を提供することに
ある。 本発明の他の目的は、ＭＩＳＦＥＴ及び抵抗素子を有す
る半導体集積回路装置において、前記抵抗素子の抵抗値
の変動を低減すると共に、製造工程数を低減することが
可能な技術を提供することにある。 本発明の他の目的は、ＬＤＤ構造のＭＩＳＦＥＴ及び抵
抗素子を有する半導体集積回路装置において、前記抵抗
素子の抵抗値の変動を低減し、かつ製造工程数を低減す
ると共に、前記抵抗素子の占有面積を縮小して集積度を
向上することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は１本
明細書の記述及び添付図面によって明らかになるであろ
う。 〔課題を解決するための手段〕 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。 （１）半導体領域で形成された抵抗素子を有する半導体
集積回路装置において、前記抵抗素子の上部に絶縁膜を
介在させてゲート電極材料で形成された保護膜を設ける
。 （２）半導体領域で形成された抵抗素子及びＭＩＳＦＥ
Ｔを有する半導体集積回路装置において、前記抵抗素子
の上部に前記ＭＩＳＦＥＴのゲート絶縁膜及びゲート電
極と同一層で形成された保護膜を設ける。 （３）前記（２）の保護膜を形成する工程は前記Ｍ　Ｉ
　Ｓ　Ｆ　Ｅ　Ｔのゲート絶縁膜及びゲーｔ”ｆａ極を
形成する工程と同一製造工程で行う。 （４）前記（２）の抵抗素子の保護膜の側壁にサイドウ
オールスペーサを形成してこのサイドウオールスペーサ
に対して自己整合で接続孔を形成し、前記サイドウオー
ルスペーサに対して自己整合で前記抵抗素子の電極引出
用半導体領域を形成し。 前記接続孔を通して電極引出用半導体領域に接続される
引出用電極を形成する。 〔作　　用〕 上述した手段（１）又は（２）によれば、抵抗値を変動
させる不純物や汚染物が前記抵抗素子に導入されること
を前記保護膜で低減したので、前記抵抗素子の抵抗値の
変動を低減することができる。 上述した手段（３）によれば、前記ＭＩ　Ｓ　ＦＥゴ゛
のゲート絶縁膜及びゲート電極を形成する工程で前記抵
抗素子の上部に保護膜を形成することができるので、前
記保護膜を形成する工程に相当する分、半導体集積回路
装置の製造工程数を低減することができる６ 上述した手段（４）によれば、前記抵抗素子の電極引出
用半導体領域と引出用電極（又は接続孔）とを前記サイ
ドウオールスペーサに対して自己整合で形成したので１
両者間の製造工程におけるマスク合せ余裕寸法をなくす
ことができる。この結果、前記マスク合せ余裕寸法に相
当する分、抵抗素子の占有面積を縮小することができる
ので、半導体集積回路装置の集積度を向上することがで
きる。 以下１本発明の構成について、ゲートアレイ方式を採用
する混在型半導体集積回路装置（Ｈｉ−ＢｉＣＭＯ８）
に本発明を適用した一実施例とともに説明する。 なお、実施例を説明するための全図において、同一機能
を有するものは同一符号を付け、その繰り返しの説明は
省略する。 〔発明の実施例〕 本発明の一実施例であるゲートアレイ方式を採用する混
在型半導体集積回路装置の基本概略構成を第２図（チッ
プレイアウト図）で示す。 第２図に示すように、ゲートアレイ方式を採用する混在
型半導体集積回路装置１は平面が方形状のチップ（例え
ば単結晶珪素基板）で構成される。 混在型半導体集積回路装置１は方形状の各辺に沿った最
外周部分に複数個の外部端子（ポンディングパッド）２
を配置する。この外部端子２の内側には外部端子２の配
列に沿って複数個の人出カバソファ回路３が配置される
。 本実施例の混在型半導体集積回路装置１は２層の結線用
配線で論理回路（或は記憶回路）を組んでいる。前記外
部端子２は２層目（又は１層目）の配線形成工程で形成
される結線用配線と同一製造工程で形成される。結線用
配線は例えばアルミニウム配線又はアルミニウム合金配
線で形成される。 アルミニウム合金配線はアルミニウムにＣｕ、又はＣｕ
及びＳｉが添加される。Ｃｕはエレク１〜ロマイグレー
ション或はストレスマイグレーションを低減する作用が
ある。ＳｊはＳｉ（半導体領域）と配線との接続部分に
おいてアロイスパイク現象を低減する作用がある。 前記人出力バッフ７回路３は同第２図に示すように１つ
（又は複数個）の外部端子２に対応する位置に配置され
る６人出力バッファ回路３は入カバソファ回路用セル及
び出力バッファ回路用セルで構成される。 人出カバソファ回路３の入力バッファ回路用セルは、第
３図（等偏口略図）及び第４図（要部拡大平面図）に示
すように、シュミット回路を形成できるように構成され
る。シュミット回路は主に２個のｎｐｎ型バイポーラト
ランジスタＴｒよ及びＴｒ、、４個の抵抗素子Ｒ，，Ｒ
，，ＲＪ及びＲ４，２個のシＪットキーバリアダイオー
ド素子ＳＢＤ□及び５ＢＤ２の夫々を組合せて構成され
る。バイポーラトランジスタＴｒ１．Ｔｒ、の夫々は、
ｎ型コレクタ領域Ｃ，ｐ型ベース領域Ｂ、ｎ型エミッタ
領域Ｅで構成される。■１．１は入力信号用外部端子２
、Ｖ　ａ　ｕ　ｔは内部論理回路への出力信号端子であ
る。Ｖｃｃは電源電圧例えば回路の動作電圧５［Ｖ］で
ある。Ｖｓｓは基準電圧例えば回路の接地電位Ｏ［ｖコ
である。 前記シュミット回路は入力信号のノイズマージンを高い
値に設定することができる。このシュミット回路の入出
力動作特性は第１３図（動作特性図）に示す。シュミッ
ト回路は、標準規格に基づき、第１３図に示すように、
例えば入力信号■８．ｉが０．５〜２．０［Ｖ］の電圧
範囲でインバータ動作を行えるように構成される。この
シュミット回路は入力信号ｖ０が以下の関係式＜１＞を
満す場合に出力４２号■。。□がハイレベルに保持され
る。また、シュミット回路は入力信号Ｖ、が以下の関係
式〈２〉を満す場合に出力信号Ｖ、、、がロウレベルに
保持される。 ■、、４〈□・Ｖｃｃ　　・・〈１〉 Ｒ，＋　Ｒ４ Ｒ。 前記シュミット回路は入力信号Ｖ１Ｍの範囲内において
ノイズマージンを大きく確保することが要求され、この
ノイズマージンは前記関係式〈１〉、〈２〉の夫々に示
すように抵抗素子Ｒ２〜Ｒ４の抵抗値の比により変動す
る。 また、シュミット回路は、その出力段をバイポーラトラ
ンジスタＴｒ、で構成しているので１次段回路の駆動能
力を向上することができる。また。 シュミット回路は、抵抗素子Ｒ２〜Ｒ４を高抵抗値に設
定しているので、低消費電力化を図ることができる。 前記入カバソファ回路用セルは、配線形成工程で形成さ
れた結線用配線で各半導体素子間を結線することにより
、入力バッファ回路例えば前述のシュミット回路を構成
できる。前記第４図において、各半導体素子間を接続す
る結線用配線は簡略的に実線で示す。 入出力バッファ回路３の出力バッファ回路用セルはその
構成を具体的に記載しないがバイポーラトランジスタ、
又は入力バッファ回路用セルと同様にバイポーラトラン
ジスタ及び相補型ＭＩ　５ＦＥＴで構成される。出カバ
ソファ回路用セルは前記入力バッファ回路用セルと同様
に配線形成工程で形成された結線用配線で各半導体素子
間を結線することにより出カバソファ回路を構成できる
。 入力バッファ回路用セル、出力バッファ回路用セルの夫
々の各半導体素子間の結線は主に第１層目の配線形成工
程で形成された結線用配線（３５）で行われる。つまり
１人出力バッファ回路３は第１層目の配線形成工程で形
成される結線用配線で入力バッファ回路又は出力バッフ
ァ回路に形成される。 人出カバソファ回路３の上部には図示しないが主要電源
配線（メイン電源配線）が延在される。この主要電源配
線は第２層目の配線形成工程で形成された結線用配ｍ　
（３８）で構成される。主要電源配線は夫々同一方向に
延在する電源電圧配線Ｖｃｃ及び基準電圧配線Ｖｓｓで
構成される。 複数個の人出力バッファ回路３で周囲を囲まれた半導体
集積回路装置１の中央部分は論理回路を形成する論理回
路部である。この論理回路部には前記第２図に示すよう
に基本セル４が行列状にかつ規則的に複数配置される。 列方向に配置された複数個の基本セル４は基本セル列５
を構成する。 基本セル列５は所定の間隔をおいて行方向に複数個配置
される。この行方向に配置された基本セル列５間は基本
セル４間（又は論理回路間）を接続する結線用配線が形
成される配線形成領域（配線チャネル領域）６として使
用される。 前記基本セル４は第５図（要部平面図）に示すように３
個の相補型ＭＩＳＦＥＴ（ＣＭＯ３）、１個のｎチャネ
ルＭＩＳＦＥＴＱｎ４，２個のｎｐｎ型バイポーラトラ
ンジスタＴｒ及び２個の抵抗素子Ｒで構成される。相補
型ＭＩＳＦＥＴは３つのｐチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ
　Ｔ　Ｑ　Ｐ　１〜Ｑ　Ｐ　３及び３つのＤチャネルＭ
Ｉ　５ＦＥＴＱｎ１〜Ｑｎ、で構成される。これらの半
導体素子の詳細な断面構造については後に説明する。 前記基本セル４の３つのｐチャネルＭＩＳＦＥＴＱｐ□
〜Ｑ　Ｐ　３は、ゲート長方向に隣接する夫々の一方の
半導体領域（２８）を一体に構成し、夫々を直列に接続
する。同様に、３つのｎチャネルｔｒＳ　Ｆ　Ｅ　ＴＱ
　ｎ、〜Ｑ　ｎｊは、ゲート長方向に隣接する夫々の一
方の半導体領域（２７）を一体に構成し。 夫々を直列に接続する。すなわち、この基本セル４は３
人力ＮＡＮＤゲート回路を形成できるように構成される
。なお、基本セル４は、前述の３人力ＮＡＮＤゲート回
路に限定されず、２人力ＮＡＮＤゲート回路、４人力Ｎ
ＡＮＤゲート回路を形成できるように構成してもよい。 基本セル４内に配置されたバイポーラトランジスタＴｒ
は、ｎ型コレクタ領域Ｃ，ｐ型ベース領域Ｂ及びｎ型エ
ミッタ領域Ｅで構成され、縦型構造のｎｐｎ型で構成さ
れる。 前記基本セル４の相補型ＭＩＳＦＥＴ、バイポーラトラ
ンジスタＴｒ、抵抗素子Ｒ等の夫々は主に第１層目の配
線形成工程で形成される結線用配線（３５）によって結
線される（基本セル内配線）にの基本セル４内配線は所
定の論理回路又はその一部を構成する。また、基本セル
４上には同第５図に示すように電源電圧配線（３５）Ｖ
ｃｃ、基準電圧配線（３５）Ｖｓｓの夫々が列方向に延
在する。この電源電圧配線Ｖｃｃ、基準電圧配線Ｖｓｓ
の夫々は第１層目の配線形成工程で形成される。電源電
圧配線■ｃｃはｐチャネルＭＩＳＦＥＴＱＰ上又はその
近傍に延在する。基準電圧配線ＶｓｓはｎチャネルＭＩ
ＳＦＥＴＱｎ上又はその近傍に延在する。この電源電圧
配線Ｖｃｃは前記入出力バッファ回路３上を延在する主
要電源配線の電源電圧配線Ｖｃｃに直接的又は図示しな
い補助用電源配線を介在させて間接的に接続される。ま
た、基準電圧配線Ｖｓｓは同様に前記主要電源配線の基
準電圧配線Ｖｓｓに直接的又は間接的に接続される。 前記第２図に示す基本セル列５間の配線形成領域６は主
に基本セル４間或は基本セル４で形成された論理回路間
等を接続する結線用配線が形成される。配線形成領域６
には第１層目の配線形成工程で形成される列方向に延在
する結線用配線（３５）と第２Ｍ／Ｊ目の配線形成工程
で形成される行方向に延在する結線用配線（３８）とが
形成される。 前記第１層目の配線形成工程、第２層目の配線形成工程
の夫々で形成される結線用配、ｍ１．（３５，３８）は
コンピュータを使用する自動配置配線システム（回ｅｓ
ｉｇｎへｕｔｏｍａｔｉｏｎ　）で自動的に配置される
。 また、自動配置配線システムで自動的に配置できない結
線用配線は手動にて配置される。 次に、前記ゲートアレイ方式を採用する混在型半導体集
積回路装置ｌの具体的な構造について第１図（要部拡大
断面図）を用いて簡単に説明する。 第１図は混在型半導体集積回路装置１に構成される主要
な半導体素子を示す。第１図は、左側から右側に向って
、ｎチャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥ
ＴＱｎ、抵抗素子Ｒ，バイポーラトランジスタＴｒ、シ
ョットキーバリアダイオード素子ＳＢＤの夫々を示す。 混在型半導体集積回路装置１は単結晶珪素からなるｐ−
型半導体基板１０で構成される。この半導体基板１０の
主面上にはｎ−型エピタキシャル層１１が積層される。 ｎチャネルＭＩＳＦＥＴＱｎは、素子間分離用絶縁膜１
７で周囲を囲まれた領域内において、ｐ−型ウェル領域
１５の主面に構成される。素子間分離用絶縁膜１７はｐ
−型ウェル領域１５の主面を選択的に酸化した酸化珪素
膜で形成される。ｐ−型ウェル領域１５の底部分には埋
込型のｐ°型半導体領域１３が設けられる。埋込型のｐ
゛型半導体領域１３は半導体基板１０とエピタキシャル
Ｍ１１との間に設けられる。 前記ＤチャネルＭＩＳＦＥＴＱｎは、ｐ−型ウェル領域
（チャネル形成領域）１５．ゲート絶縁膜１９゜ゲート
電極２０．ソース領域及びドレイン領域として使用され
る一対のｎ型半導体領域２３及び一対のｎ°型半導体領
域２７で構成される。 前記ゲート絶縁膜１９は１例えばＰ−型ウェル領域１５
の主面を酸化して形成した酸化珪素膜で形成され、２０
〜３０［ｎ　ｍ］程度の膜厚で形成される。 ゲート電極２０は例えば多結晶珪素膜上に高融点金属シ
リサイド膜（例えばＷＳｉ２）を重ねた複合膜で形成さ
れる。多結晶珪素膜は、例えばＣＶＤ法で堆積させ、抵
抗値を低減するｎ型不純物が導入される。この多結晶珪
素膜は例えば２００〜３００［ｎｍ］程度の膜厚で形成
される。高融点金属シリサイド膜は１例えばスパッタ法
で堆積させ、２５０〜３５０［ｎｍ］程度の膜厚で形成
される。また、ゲート電極２０は、前記ゲート電極材料
に限定されず、多結晶珪素膜、高融点金属膜若しくは高
融点金属シリサイド膜の単層、或はそれらの複合膜（前
記複合膜は除く）で形成してもよい。 低不純物濃度のｎ型半導体領域２３は、高不純物濃度の
ｎ゛型半導体領域２７と一体に構成され、チャネル形成
領域側に設けられる。ｎ型半導体領Ｊｔｉ、２３はＬＤ
Ｄ構造のｎチャネルＭＩＳＦＥＴＱｎを構成する。ｎ型
半導体領域２３はゲート電極２０に対して自己整合で形
成される。ゴ型半導体領域２７はゲート電極２０の側壁
にそれに対して自己整合で形成されたサイドウオールス
ペーサ２５に対して自己整合で形成される。サイドウオ
ールスペーサ２５は、ゲート電極２０上を含む基板全面
に例えばＣＶＤ法で酸化珪素膜を堆積し、この酸化珪素
膜の堆積された膜厚に相当する分、Ｗｉ化珪素膜の平坦
部分をＲｒＥ等の異方性エツチングで除去することによ
って形成される。 ｎチャネルＭＩＳＦＥＴＱｎのソース領域、ドレイン領
域の夫々であるｎ゛型半導体領域２７には、層間絶縁膜
２９及び３３に形成された接続孔３４を通して結線用配
線３５が接続される。この結線用配線３５は前述のよう
に第１層目の配線形成工程によって形成される。また、
所定の結線用配線３５にはｍ間絶縁膜３６に形成された
接続孔３７を通して結線用配Ｉ！３８が接続される。結
線用配線３８は第２Ｗ１目の配線形成工程によって形成
される。 ｐチャネルＭＩＳＦＥＴＱｐは、素子間分離用絶縁膜１
７で周囲を囲まれた領域内において、ｎ−型ウェル領域
１４の主面に構成される。ｎ−型ウエル領域１４の底部
分には埋込型のｎ゛型半導体領域１２が設けられる。埋
込型のｎ゛型半導体領域１２は半導体基板１０とエピタ
キシャル層１１との間に設けられる。 前記ｐチャネルＭＩ　５ＦＥＴＱｐは、に型ウェル領域
（チャネル形成領域）１４．ゲート絶縁膜１９、ゲート
電ｆ２２０、ソース領域及びドレイン領域として使用さ
れる一対のｐ型半導体領域２４及び一対のｐ°型半導体
領域２８で構成される。ｐチャネルＭＩＳＦＥＴＱｐは
ｎチャネルＭＩＳＦＥＴＱｎと同様にＬＤＤ構造で構成
される（ＬＤＤ構造でなくて主）よい）。 前記ｎ゛型半導体領域２７、ｐ°型半導体領域２８の夫
々と結線用配線３５との間には接続孔３４内において合
金層４０が設けられる。この合金層４０は例えばプラチ
ナ、アルミニウム及び珪素の３元合金（ｐｔＡｆｌｘＳ
ｉｙ）で形成される。この合金層４０は、後述するが、
ショットキバリアダイオード素子ＳＢ　Ｄのアノード領
域を形成する際に同一製造工程で形成される。 前記バイポーラトランジスタＴｒは素子分離領域で周囲
を囲まれた領域内において半導体基板１０の主面に構成
される。素子分離領域は、半導体基板１０、埋込型のｐ
゛型半導体領域１３．素子分離用ｐ。 型半導体領域１６及び素子間分離用絶縁膜１７で構成さ
れる。素子分離用Ｐ゛型半導体領域１６は埋込型のＰ゛
型半導体領域１３と素子間分離用絶縁膜１７との間のエ
ピタキシャル層１１の主面部に設けられる。 前記バイポーラトランジスタＴｒは主にｎ型コレクタ領
域、ｐ型ベース領域及びｎ型エミッタ領域で構成される
。つまり、バイポーラトランジスタＴｒは縦型構造のｎ
ｐｎ型で構成される。 ｎ型コレクタ領域は、ｎ”型ウェル領域１４（又はエピ
タキシャル層１１）、埋込型のｎ゛型半導体領域１２、
コレクタ電位引上用ｎ°型半導体領域２２で構成される
。埋込型のｎ゛型半導体領域１２は、バイポーラトラン
ジスタＴｒの略全域に設けられ、コレクタ抵抗を低減す
るように構成される。コレクタ電位引上用ｎ゛型半導体
領域２２は、底面が埋込型のｎ゛型半導体領域１２に接
触するように構成され、コレクタ電流をπ型ウェル領域
１４の表面に引き上げるように構成される。 ｎ型コレクタ領域のコレクタ電位引上用ｎ゛型半導体領
域２２には結線用配線３５が接続される。結線用配線３
５は第１層目の配線形成工程で形成される。 前記Ｐ型ベース領域はｎ−型ウェル領域１４の主面部に
設けられたｐ型半導体領域２６で構成される。 Ｐ型ベース領域であるｐ型半導体領域２６には結線用配
線３５が接続される。 前記ｎ型エミッタ領域は前記ｐ型ベース領域であるｐ型
半導体領域２６の主面部に設けられたｎ゛型を導体領域
３２で構成されるａｎ型半導体領域３２は。 それに接続されたエミッタ引出用電極３１に導入された
ｎ型不純物をＰ型半導体領域２６の主面部にドライブイ
ン拡散することにより形成される。エミッタ引出用電極
３１はｎ型不純物が導入された多結晶珪素膜で形成され
る。エミッタ引出用電極３１は層間絶縁膜２９に形成さ
れたエミッタ開口３０を通してｎ°型半導体領域３２に
接続される６つまり、ｎ°型半導体領域３２はエミッタ
引出用電極３１に対して自己整合で形成される。 前記ショットキーバリアダイオード素子ＳＢＤは、第１
図の右側に示すように、前述の合金層４０をアノード領
域とし、ｎ−型ウェル領域１４をカソード領域として構
成される。このショットキーバリアダイオード素子ＳＢ
Ｄは、主に、前記第３図及び第４図に示すシュミット回
路のバイポーラトランジスタＴｒ、、Ｔｒ、の夫々のベ
ース−コレクタ間に挿入される。また、このショットキ
ーバリアダイオード素子ＳＢＤは、前記シュミット回路
の前段に挿入されたショットキーバリアダイオード素子
ＳＢＤ工、５ＢＤ２の夫々と実質的に同一構造で構成さ
れる。 前記抵抗素子Ｒ特に前記第３図及び第４図に示すシュミ
ット回路の抵抗素子Ｒ４〜Ｒ４は、第１図に示すように
、素子間分離用絶縁膜１７で周囲を囲まれた領域内にお
いて、ｎ−型ウェル領域１４の主面に構成される。この
抵抗素子Ｒ１〜Ｒ４の夫々は主にｐ型半導体領域１８で
構成される。 前記抵抗素子Ｒ１〜Ｒ４の夫々のｐ型半導体領域１８は
１型ウエル領域１４の主面部に設けられる。ｐ型半導体
領域１８は抵抗素子Ｒ工〜Ｒ４の夫々の実質的な抵抗値
を規定するように構成される。ｐ型半導体領域１８は１
例えば１．３［μｍ］製造プロセスを採用する混在型半
導体集積回路装置１の場合。 約１０［ＫΩ／口］程度の抵抗値で形成される。また、
抵抗素子Ｒ１〜Ｒ２のうち、大部分の抵抗素子Ｒ１〜Ｒ
１であるｐ型半導体領域１８は、第４図に平面形状を示
すように、抵抗幅Ｗに比べて抵抗長しく電極引出用Ｐ°
型半導体領域２８間の寸法）が長く構成される（Ｌ＞Ｗ
）、つまり、Ｐ型半導体領域１８は、ＭＩＳＦＥＴのソ
ース領域及びドレイン領域として使用するのではなく、
抵抗素子Ｒ工〜Ｒ１として使用するので、前述のように
抵抗幅Ｗに比べて抵抗長しの方が長く構成される。明細
書の末尾に掲載した第１表に、前記シュミット回路で使
用される抵抗索子Ｒ１〜Ｒ４の一例の抵抗値及びサイズ
を示す。 抵抗素子Ｒ工〜Ｒ４のＰ型半導体領域１８の上部には保
ス（膜ＰＦが設けられる。保護膜ＰＦは不純物や汚染物
を遮蔽してそれらがｐ型半導体領域１８に導入或は捕獲
されることを低減する。前記不純物としては１例えば混
在型半導体集積回路装置１の製造プロセス中において、
高不純物濃度の半導体領域から放出（ｏｕｔ　ｄｉｆｆ
ｕｓｉｏｎ）されたもの、製造プロセスで使用される拡
散炉に付着したもの等がある。特に、シュミット回路に
おいては、前記第４図に示すように、抵抗素子Ｒ工〜Ｒ
４の周囲にバイポーラトランジスタＴｒの高不純物濃度
のコレクタ電位用上用ｎ°型半導体領域２２が配置され
る。 この抵抗素子Ｒ□〜Ｒ４、高不純物濃度の半導体領域の
夫々は、高集積化でレイアウトの余裕がないので、近接
して配置される。このため、抵抗素子Ｒ工〜Ｒ４は近接
して配置された高不純物濃度の半導体領域から放出され
る不純物により抵抗値の変動が左右される。抵抗素子Ｒ
工〜Ｒ４は高不純物濃度の半導体領域から放出された不
純物が導入された場合に約１桁程度の抵抗値の変動を即
座に生じる。前記汚染物としては、製造プロセスで使用
される拡散炉に付着したもの等がある。 保護膜ＰＦは、絶縁膜１９、導電層（ゲート電極材料）
２０．絶縁膜２１の夫々を順次積層した複合膜で形成さ
れる。この保護膜ＰＦの絶縁膜１９．導電Ｆ７ｊ２０、
絶縁膜２１の夫々は、前記ｐチャネルＭＩＳＦＥＴＱｐ
又はｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　ＴＱ　ｎのゲート
絶縁膜１９．ゲート電極２０．絶縁膜２１の夫々と同一
層で構成される。保護膜ＰＦの導電層２０は不純物や汚
染物を実質的に遮蔽するように構成される。保護膜ＰＦ
の絶縁膜１９は、不純物や汚染物を遮蔽すると共に、導
電！２０が抵抗素子Ｒの抵抗値を変動させないように導
電層２０とｐ型半導体領域１８との間を絶縁するように
構成される。保護膜ＰＦの絶縁膜２１は、不純物や汚染
物を遮蔽するように構成され、又保護膜ＰＦの導電１２
０と引出用型１４（３５）とを電気的に絶縁するように
構成される。 この保護膜ＰＦの導電層２０は電気的にフローティング
状態で形成される。また、保護膜ＰＦは。 若干構造が複雑になるが、電源電圧Ｖｃｃや基準電圧Ｖ
ｓｓの固定電位に接続してもよい。 前記抵抗素子Ｒ８〜Ｒ４の抵抗長り方向の少なくとも一
端部には電極引出用ｐ゛型半導体領域２８が設けられる
。電極引出用ｐ゛型半導体領域２８はπ型ウェル領域１
４の主面部に設けられる。電極引出用ｐ゛型半導体領域
２８は、ｐ型半導体領域１８と同一導電型で一体に構成
され（電気的に接続され）、ｐ型半導体領域１８に比べ
て高不純物濃度で構成される。 高不純物濃度で構成される電極引出用ｐ゛型半導体領域
２８は引出用電極（３５）との接続の際のオーミック特
性を向上することができる。 電極引出用Ｐ゛型半導体領域２８は保護膜ＰＦの側壁に
設けられたサイドウオールスペーサ２５に対して自己整
合で形成される。サイドウオールスペーサ２５は、相補
型ＭＩＳＦＥＴの夫々のゲート電極２０の側壁に設けら
れたサイドウオールスペーサ２５と同一層（同一製造工
程）で形成され、前記保護膜ＰＦに対して自己整合で形
成される。 この電極引出用ｐ°型半導体領域２８には層間絶縁膜２
９及び３３に形成された接続孔３４を通して引出用電極
３５（第１層目の配線形成工程）が接続される。 電極引出用Ｐ°型半導体領域２８と引出用電極３５とを
接続するこの接続孔３４は、両者を接続する下側がサイ
ドウオールスペーサ２５と素子間分離用絶縁膜１７とで
周囲を囲まれ実質的な開口寸法を規定する。。 接続孔３４の上側の開口寸法は、下側の開口寸法に比べ
て少なくとも製造工程におけるマスク合せ余裕寸法に相
当する分大きく形成される。つまり、接続孔３４の実質
的な開口寸法はサイドウオールスペーサ２５と素子間分
離用絶縁膜１７で規定され、特に接続孔３４の保護膜Ｐ
Ｆ側の位置は、サイドウオールスペーサ２５に規定され
ているので、このサイドウオールスペーサ２５に対して
自己整合で形成される。すなわち、抵抗素子Ｒの電極引
出用ｐ°型半導体領域２８と引出用電極３５を通す接続
孔３４との間は保護膜ＰＦ側において製造工程における
マスク合せ余裕寸法が廃止される。 このように、ゲートアレイ方式を採用する混在型半導体
集積回路装置１において、ｐ型半導体領域１８で形成さ
れる抵抗素子Ｒ（特にＲ１〜Ｒ４）の上部に、絶縁膜１
９及び導電層２０（又は及び絶縁膜２１）で形成された
保護膜ＰＦを設ける。この構成により、抵抗値を変動さ
せる不純物や汚染物が前記抵抗素子Ｒに導入されること
を前記保護膜ＰＦで低減することができるので、前記抵
抗素子Ｒの抵抗値の変動を低減することができる。この
結果、特に、人出力バッファ回路３の入力バッファ回路
であるシュミット回路は、抵抗素子Ｒ工〜Ｒ１の抵抗値
の制御性を向上できるので、入力信号マージンを向上す
ることができる。なお、前記第５図に示す基本セル４内
に配置されている抵抗素子Ｒは、前記シュミット回路の
抵抗素子Ｒ□〜Ｒ４と同様にｐ型半導体領域１８の上部
に保護膜ＰＦを設けている。この基本セル４内の抵抗素
子Ｒは、前記シュミット回路に比べて抵抗値に多少のば
らつきが生じても論理回路の動作上問題はそれ程ないの
で。 保護膜ＰＦは設けなくてもよい。 次に、前記ゲートアレイ方式を採用する混在型半導体集
積回路装置１の具体的な製造方法について、第６図乃至
第１２図（各製造工程毎に示す要部拡大断面図）を用い
て簡単に説明する。 まず、単結晶珪素からなるＰ−型半導体基板１０を用意
する。 次に、バイポーラトランジスタＴｒ、ｐチャネルＭＩＳ
ＦＥＴＱｐ、抵抗素子Ｒの夫々の形成領域において、半
導体基板１０の主面部にｎ型不純物を導入する。この後
、ｎチャネルＭ　Ｉ　Ｓ　ＦＥＴＱｎ、素子分離領域の
夫々の形成領域において、半導体基板１０の主面部にｐ
型不純物を導入する。 次に、前記半導体基板１０の主面上にｎ−型エピタキシ
ャルＭ１１を成長させる。このエピタキシャル層１１の
成長によって、半導体基板ｌＯの主面部に導入されたｎ
型不純物、ｐ型不純物の夫々が拡散され、埋込型のｎ°
型半導体領域１２．埋込型のｐ゛型半導体領域１３の夫
々が形成される。 次に、バイポーラトランジスタＴｒ、ｐチャネルＭＩＳ
ＦＥＴＱｐ、抵抗素子Ｒの夫々の形成領域において、エ
ピタキシャル層１１の主面部にｎ型不純物を導入し、１
型ウエル領域１４を形成する。 この後、ｎチャネルＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｎの
形成領域において、エピタキシャル層１１の主面部にｐ
型不純物を導入し、Ｐ−型ウェル領域１５を形成する。 この後、素子分離領域の夫々の形成領域において。 エピタキシャル層１１の主面部にｐ型不純物を導入し、
素子分離用ｐ゛型半導体領域１６を形成する。 次に、第６図に示すように、素子分離領域の形成領域に
おいて、ｎ−型ウェル領域１４、ｐ−型ウェル領域１５
、素子分離用ｐ゛型半導体領域１６の夫々の主面上に素
子間分離用絶縁膜１７を形成する。 次に、第７図に示すように、抵抗素子Ｒの形成領域にお
いて、エピタキシャル層１１の主面部にｐ型半導体領域
１８を形成する。このｐ型半導体領域１８は抵抗素子Ｒ
１特に人出力バッファ回路３の入力バッファ回路のシュ
ミット回路を構成する抵抗素子Ｒ８〜Ｒ１として形成さ
れる。ｐ型半導体領域１８は例えば１０１２〜１０１３
［ａｔｏｍｓ／ａＪ］程度のＢ又はＢＦ２をイオン打込
法で導入することにより形成することができる。ｐ型半
導体領域１８は抵抗素子Ｒの実質的な抵抗値を決定する
。ｐ型半導体領域１８は、その上部に保護膜ＰＦ（ゲー
ト電極２０）を形成した後では形成できないので、保護
膜ＰＦを形成する工程の前に形成される。 次に、少なくとも、ＰチャネルＭＩＳＦＥＴＱｐの形成
領域であるｎ゛型ウェル領域１４の主面上。 ｎチャネルＭＩＳＦＥＴＱｎの形成領域であるＰ−型ウ
ェル領域１５の主面上にゲート絶縁膜１９を形成する。 ゲート絶縁膜１９は前述の形成法と膜厚で形成する。こ
のゲート絶縁膜１９を形成する工程と同一製造工程によ
り、抵抗素子Ｒの形成領域であるＰ型半導体領域１８の
主面上に保護膜ＰＦの一部となる絶縁膜１９を形成する
。なお、ｐ型半導体領域１８は、絶縁膜１９の形成後に
絶縁膜１９を通してＢ又はＢＦ、をイオン打込法で導入
することにより形成してもよい。 次に、第８図に示すように、前記ゲート絶８％１９の上
部にゲート電極２０及び絶縁膜２１を形成すると共に、
抵抗素子Ｒの形成領域である絶縁膜１９の上部に導電１
２０及び絶縁膜２１を形成する。この絶縁膜１９．導電
層２０．絶縁膜２１の夫々を形成することにより実質的
な保護膜ＰＦは完成する。 前記ゲート電極２０．絶縁膜２１の夫々は異方性エツチ
ングで加工され、本来なら抵抗素子Ｒのｐ型半導体領域
１８の上部の絶縁膜１９がオーバエツチングされるが、
ｐ型半導体領域１８の上部には導電層２０及び絶縁膜２
１が設けられているので、Ｐ型半導体領域１８の上部の
絶縁膜１９はゲート絶縁膜１９と同様にオーバエツチン
グされない、つまり、ｐ型半導体領域１８の上部には常
時ゲート絶縁膜１９と同様の膜厚の絶縁膜１９が形成さ
れ、ｐ型半導体領域１８の表面は露出しない。 次に、第９図に示すように、バイポーラトランジスタＴ
ｒの形成領域において、エピタキシャル層１１の主面部
にコレクタ電位引上用ｎ°型半導体領域２２を形成する
。コレクタ電位引上用ｎ°型半導体領域２２は例えば１
０　”　［ａｔｏｍｓ／　ＣＩ＃　］程度のＰをイオン
打込法で導入することにより形成する。このコレクタ電
位引上用ｎ°型半導体領域２２は、前述のように高不純
物濃度で形成され、しかも埋込型のゴ型半導体領域１２
に底面が接触するように長時間の熱拡散処理を施して形
成される６ 前記抵抗素子Ｒのｐ型半導体領域１８は、その上部に保
護膜ＰＦが設けられているので、コレクタ電位引上用ｎ
゛型半導体領域２２を形成するＰが放出（ｏｕｔ　ｄｉ
ｆｆｕｓｉｏｎ）されてもこの放出されたＰが導入され
ることはない。また、拡散炉に付着する不純物や汚染物
についても同様である。 次に、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において
、Ｐ−型ウェル領域１５の主面部にｎ型半導体領域２３
を形成する。このｎ型半導体領域２３はＬＤＤ構造を形
成する。ｎ型半導体領域２３は例えば１０”Ｅａｔｏｍ
ｓ／ｃｙＪコ程度のＰをイオン打込法で導入することに
より形成する６ｎ型半導体領域２３はゲート電極２０に
対して自己整合で形成される。 次に、ｐチャネルＭＩＳＦＥＴＱｐの形成領域において
、ｎ−型ウェル領域１４の主面部にＰ型半導体領域２４
を形成する。このｐ型半導体領域２４はＬＤＤ構造を形
成する。ｐ型半導体領域２４は例えばＬ　Ｏ”［ａｔｏ
ｍｓ／ａＪ］程度のＢをイオン打込法で導入することに
より形成する。ｐ型半導体領域２４はゲート電極２０に
対して自己整合で形成される。 この０型半導体領域２３、Ｐ型半導体領域２４の夫々は
、前記コレクタ電位引上用ｎ゛型半導体領域２２を形成
するコニ８の後に形成される。つまり、ｎ型半導体領１
’！２３、ｐ型半導体領域２４の夫々は拡散深さを浅く
することができる。この後に形成される高不純物濃度の
ソース領域及びドレイン領域として使用されるｎ゛型半
導体領域２７、ｐ゛型半導体領域２８の夫々についても
同様である。 次に、第１０図に示すように、ゲート電極２０の側壁及
び保護膜ＰＦの導電層２０の側壁にサイドウオールスペ
ーサ２５を形成する。サイドウオールスペーサ２５は前
述のようにＣＶＤ法で堆積させた酸化珪素膜に異方性エ
ツチングを施すことにより形成される。 次に、バイポーラトランジスタＴ　ｒ’の形成領域にお
いて、イ型ウェル領域１４の主面部にｐ型半導体領域２
６を形成する。ｐ型半導体領域２６はｐ型ベース領域と
して使用される。ｐ型半導体領域２６は例えばｌＯ″’
［ａｔｏｓｓ／ｃｄ］程度のＢをイオン打込法で導入す
ることにより形成される。 次に、ｎチャネルＭＩＳＦＥＴＱｎの形成領域において
、Ｐ−型ウェル領域１５の主面部にｎ゛型半導体領域２
７を形成する。ｎ°型半導体領域２７はソース領域、ド
レイン領域の夫々として使用される。ｎ゛型半導体領域
２７は例えば１０”［ａｔｏｍｓ／ｄコ程度のＡｓをイ
オン打込法で導入することにより形成する。ｎ゛型半導
体領域２７はサイドウオールスペーサ２５に対して自己
整合で形成される。このｎ°型半導体領域２７を形成す
ることによりｎチャネルＭＩＳＦＥＴＱｎは完成する。 次に、第１１図に示すように、ｐチャネルＭＩＳＦＥＴ
Ｑｐの形成領域、抵抗素子Ｒの形成領域の夫々において
、ｎ−型ウェル領域１４の主面部にｐ。 型学導体領域２８．電極引出用ｐ°型半導体領域２８の
夫々を形成する。ｐ゛型半導体領域２８はソース領域、
ドレイン領域の夫々として使用される。電極引出用ｐ°
型半導体領域２８は抵抗素子Ｒの電極引出用として使用
される。つまり、電極引出用ｐ゛型半導体領域２８はｐ
゛型半導体領域２８を形成する工程と同一製造工程で形
成することができる。ｐ゛型半導体領域２８、電極引出
用ｐ°型半導体領域２８の夫々は例えばｌ　Ｏ”　［ａ
ｔｏｍｓ／　ａｊ　］　８度のＢをイオン打込法で導入
することにより形成する。ｐ°型半導体領域２８、電極
引出用ｐ°型半導体領域２８の夫々はサイドウオールス
ペーサ２５に対して自己整合で形成される。 前記ｐ°型半導体領域２８を形成することによりｐチャ
ネルＭＩＳＦＥＴＱｐは完成する。また、電極引出用ｐ
°型半導体領域２８を形成することにより抵抗素子Ｒは
完成する。 次に、基板全面に眉間絶縁膜２９を形成する０ｍ間絶縁
膜２９は主に下層のゲート電極２０や導電層２０と上層
の導電層（３１）とを電気的に分離するように形成され
る。層間絶縁膜２９は例えばＣＶＤ法で堆積させた酸化
珪素膜で形成する。 次に、バイポーラトランジスタＴｒの形成領域において
、ｐ型半導体領域２６の主面上の層間絶縁膜２９を除去
し、ｐ型ベース領域の表面が露出するエミッタ開口３０
を形成する。この後、前記エミッタ開口３０を通してｐ
型半導体領域２６の主面に接触するように多結晶珪素膜
からなるエミッタ引出用電極３１を形成する。そして、
このエミッタ引出用電極３１にｎ型不純物を導入し、こ
のｎ型不純物をｐ型半導体領域２６の主面部にドライブ
イン拡散することによりｎ゛型半導体領域３２を形成す
る。ｎ゛型半導体領域３２はｎ型エミッタ領域として使
用される。ｎ°型半導体領域３２は前記エミッタ引出用
電極３１に例えばｌ　Ｏ”　’　［ａｔｏｍｓ／　ｃｘ
ｌコ程度のＡｓをイオン打込法で導入することにより形
成する。ｎ°型半導体領域３２を形成することによりバ
イポーラトランジスタＴｒが完成する。 これら一連の製造工程を施すことにより、結線用配線を
形成する前のゲートアレイ方式を採用する混在型半導体
集積回路装置１はほぼ完成する。 次に、ゲートアレイ方式を採用する混在型半導体集積回
路装置１に結線用配線を形成する工程について、前記第
１図を用いて説明する。 まず、エミッタ引出用電極３１上を含む基板全面に層間
絶縁膜３３を形成する。そして、所定の半導体領域２２
．２Ｂ、　２７．２８、ｎ−型ウェル領域１４、エミッ
タ引出用電極３１の夫々の上部の層間絶縁膜３３及び２
９を除去し接続孔３４を形成する。この領域だけに限定
されないが、抵抗素子Ｒの形成領域において、接続孔３
４はサイドウオールスペーサ２５に一部がかかるように
形成する。つまり、前述のように、抵抗素子Ｒの形成領
域において、接続孔３４の下側の開口寸法は保護膜ＰＦ
の側壁に形成したサイドウオールスペーサ２５に対して
自己整合で規定される。 次に、前記接続孔３４で規定さ九た領域内において、表
面が露出された半導体領域２２．２６．２７．２８、Ｋ
型ウェル領域１４、エミッタ引出用電極３１の夫々の表
面上に選択的に合金Ｊ’ｉ４０を形成する。合金層４０
は１例えば基板全面にスパッタ法でＰｔ膜を堆積し、こ
のｐｔ膜とそれに接触する部分の珪素とを反応させ、未
反応部分のｐｔ膜を王水で除去することにより形成され
る。合金Ｍ４０は、この時点においては２元合金で形成
され、後に結線用配線３５を形成することにより３元合
金にされる。この合金層４０を形成することにより、合
金層４０をアノード領域、　ｒｆ型ウェル領域１４をカ
ソード領域の夫々とするショットキーバリアダイオード
素子ＳＢＤがほぼ完成する。 次に、前記接続孔３４を通して所定の領域に接続するよ
うに第１層目の配線形成工程で形成される結線用配線３
５を形成する。抵抗素子Ｒの電極引出用ｐ゛型半導体領
域２８には引出用電極３５として形成される。この引出
用電極３５は前述のように保護膜ｐＦ、ｉ極引出用ｐ°
型半導体領域２８の夫々に対して自己整合で形成される
。 次に、層間絶縁膜３６、接続孔３７の夫々を順次形成し
、第２層目の配線形成工程で形成される結線用配線３８
を形成する。 これら一連の配線形成工程を施すことにより、所定の論
理回路を有するゲートアレイ方式を採用する混在型半導
体集積回路装置１が完成する。なお、ゲートアレイ方式
を採用する混在型半導体集積回路装置１は、論理回路だ
けに限定されず、記憶回路を備えてもよい。 このように、Ｐ型半導体領域１８で形成された抵抗Ｍ−
ｆＲ，ＭＩ　５ＦＥＴＱｎ及びＱｐを有する混（−＜：
　’Ｃ’！半導体集積回路装置工の製造方法において、
前記ＭＩ　５ＦＥＴＱｎ、Ｑｐの夫々のゲート絶縁膜１
９及びゲート電極２０を形成する工程と同一製造工程で
２前記抵抗素子Ｒのｐ型半導体領域１８の上部に絶縁膜
１９及び導電層（ゲート電極材料）２０で保護膜ＰＦを
形成する。この構成により、前記ＭＩＳＦＥＴＱｎ、Ｑ
ｐの夫々のゲート絶縁膜１９及びゲート電ＪＭ２０を形
成する工程で前記抵抗素子Ｒの上部に保護膜ＰＦを形成
することができるので。 前記保護膜ＰＦを形成する工程に相当する分、混在型半
導体集積回路装置１の製造工程数を低減することができ
る。 また、半導体基板１０の主面に抵抗素子ＲとしてのＰ型
半導体領域１８及びこのｐ型半導体領域１８の少なくと
も一端に接続された同一導電型で高不純物濃度の電極引
出用ｐ゛型半尊体領域２８が形成され。 前記電極引出用ｐ゛型半導体領域２８に引出用電極３５
が接続された混在型半導体集積回路装置１の製造方法に
おいて、前記半導体基板１０の主面に抵抗索子Ｒとして
のＰ型半導体領域１８を形成する工程と。 このｐ型半導体領域１８の上部に保護膜ＰＦを形成する
工程と、この保護膜ＰＦの側壁にこの保護膜ＰＦに対し
て自己整合でサイドウオールスペーサ２５を形成し、こ
のサイドウオールスペーサ２５で周囲の一部を囲まれた
接続孔（３４）を形成する工程と、＾１ｒ記基板の主面
に前記接続孔（３４）に対して自己整合で面記電極引出
用ｐ°型半導体領域２８を形成する工程と、＃記接続孔
（３４）を通して前記電極引出用ｐ°型半導体領域２８
に引出用電極３５を接続する工程とを備える。この構成
により、前記抵抗素子Ｒの電極引出用ｐ°型半導体領域
２８と引出用電極３５（又は接続孔３４）とを前記サイ
ドウオールスペーサ２５に対して自己整合で形成するこ
とができるので、両者間の製造工程におけるマスク合せ
余裕寸法をなくすことができる。この結果、前記マスク
合せ余裕寸法に相当する分、抵抗素子Ｒの占有面積を縮
小することができるので、混在型半導体集積回路装置１
の集積度を向上することができる。 以上、本発明者によってなされた発明を、前記実施例に
基づき具体的に説明したが、本発明は、前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変形し得ることは勿論である。 例えば、本発明は、前記抵抗素子Ｒをｎ型半導体領域で
形成し、このｎ型半導体領域の上部に保護膜ＰＦを形成
してもよい。 また、本発明は、ゲートアレイ方式を採用する混在型半
導体集積回路装置に限定されず、抵抗素子を有する半導
体集積回路装置に広く適用することができる。 また２本発明は、前記混在型半導体集ｌ！を回路装置を
低温プロセスで形成し、前記バイポーラトランジスタの
ｎ型エミッタ領域（３２）をＭ　Ｉ　Ｓ　ＦＥＴＱｎ、
Ｑｐの夫々よりも前工程で形成してもよい。 この場合、前記抵抗素子Ｒの保護ＰＩＡＰＦは、エミッ
タ引出用電極３１と同一層（同−製造上８）で形成する
ことができる。 〔発明の効果〕 本願において開示された発明のうち代表的なものの効果
を簡単に説明すれば、次のとおりである。 （１）抵抗素子を有する半導体集積回路装置において、
前記抵抗素子の抵抗値の変動を低減することができる。 （２）前記半導体集ｆＩ！回路装置の製造工程数を低減
することができる。 （３）前記半導体集積回路装置の集積度を向上すること
ができる。

【第１表】

【図面の簡単な説明】

第１図は１本発明の一実施例であるゲートアレイ方式を
採用する混在型半導体集積回路装置の要部拡大断面図、 第２図は、前記混在型半導体集積回路装置のチンプレイ
アウト図、 第３図は、前記混在型半導体集積回路装置の入力バッフ
ァ回路の等節回略図、 第４図は、前記入力バッファ回路の具体的な構造を示す
要部拡大平面図。 第５図は、前記混在型半導体集積回路装置の基本セルの
要部平面図、 第６図乃至第１２図は、前記混在型半導体集積回路装置
を各製造工程毎に示す要部拡大断面図、第１３図は、前
記入カバソファ回路のシュミット回路の動作特性図であ
る。 図中、Ｑｎ、Ｑｐ−ＭＴＳＦＥＴ、Ｒ−・・抵抗素子、
Ｔｒ・・・バイポーラトランジスタ、ＰＦ・・・保護膜
、１・・・混在型半導体集積回路装置、１８．２８・・
・半導体領域、１９・・・ゲート絶縁膜又は絶縁膜、２
０・・・ゲート電極又は導電層、２５・・・サイドウオ
ールスペーサ、３４・・・接続孔、３５・・・結線用配
線又は引出用電極である。

Claims (1)

1. 【特許請求の範囲】 １、半導体領域で形成された抵抗素子を有する半導体集
   積回路装置において、前記抵抗素子の上部に絶縁膜を介
   在させてゲート電極材料で形成された保護膜を設けたこ
   とを特徴とする半導体集積回路装置。 ２、半導体領域で形成された抵抗素子及びＭＩＳＦＥＴ
   を有する半導体集積回路装置において、前記抵抗素子の
   上部に、前記ＭＩＳＦＥＴのゲート絶縁膜及びゲート電
   極と同一層で形成された保護膜を設けたことを特徴とす
   る半導体集積回路装置。 ３、前記保護膜は、前記半導体領域の主面を酸化して形
   成した酸化珪素膜と、その上部に積層された多結晶珪素
   膜、高融点金属膜若しくは高融点金属シリサイド膜の単
   層又はそれらの複合膜とで構成されることを特徴とする
   請求項１又は請求項２に記載の半導体集積回路装置。 ４、前記抵抗素子は抵抗幅に比べて抵抗長が長く構成さ
   れることを特徴とする請求項１乃至請求項３に記載の夫
   々の半導体集積回路装置。 ５、前記ＭＩＳＦＥＴはＬＤＤ構造で構成されることを
   特徴とする請求項２乃至請求項４に記載の夫々の半導体
   集積回路装置。 ６、前記半導体集積回路装置は同一基板内に前記ＭＩＳ
   ＦＥＴ及びバイポーラトランジスタが混在されることを
   特徴とする請求項２乃至請求項５に記載の夫々の半導体
   集積回路装置。 ７、半導体領域で形成された抵抗素子及びＭＩＳＦＥＴ
   を有する半導体集積回路装置の製造方法において、前記
   抵抗素子を形成する工程と、前記ＭＩＳＦＥＴのゲート
   絶縁膜及びゲート電極を形成すると共に、前記抵抗素子
   の上部に前記ゲート絶縁膜及びゲート電極と同一層で保
   護膜を形成する工程と、前記ＭＩＳＦＥＴのソース領域
   及びドレイン領域を形成する工程とを備えたことを特徴
   とする半導体集積回路装置の製造方法。 ８、基板の主面に抵抗素子としての半導体領域及びこの
   半導体領域の少なくとも一端に接続された同一導電型で
   高不純物濃度の電極引出用半導体領域が形成され、前記
   電極引出用半導体領域に引出用電極が接続された半導体
   集積回路装置の製造方法において、前記基板の主面に抵
   抗素子としての半導体領域を形成する工程と、該半導体
   領域の上部に抵抗値を変動させる不純物、汚染物等を遮
   蔽する保護膜を形成する工程と、該保護膜の側壁にこの
   保護膜に対して自己整合でサイドウォールスペーサを形
   成し、このサイドウォールスペーサで周囲の一部を囲ま
   れた接続孔を形成する工程と、前記基板の主面に前記接
   続孔に対して自己整合で前記電極引出用半導体領域を形
   成する工程と、前記接続孔を通して前記電極引出用半導
   体領域に接続される前記引出用電極を形成する工程とを
   備えたことを特徴とする半導体集積回路装置の製造方法
   。 ９、前記保護膜は絶縁膜上にゲート電極材料を積層した
   複合膜で形成され、前記サイドウォールスペーサは絶縁
   膜で形成されることを特徴とする請求項８に記載の半導
   体集積回路装置の製造方法。