JPH02304951A - マスタースライス半導体集積回路 - Google Patents
マスタースライス半導体集積回路Info
- Publication number
- JPH02304951A JPH02304951A JP12584189A JP12584189A JPH02304951A JP H02304951 A JPH02304951 A JP H02304951A JP 12584189 A JP12584189 A JP 12584189A JP 12584189 A JP12584189 A JP 12584189A JP H02304951 A JPH02304951 A JP H02304951A
- Authority
- JP
- Japan
- Prior art keywords
- input
- terminal
- transistor
- output
- diode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 239000011521 glass Substances 0.000 claims abstract description 9
- 239000011159 matrix material Substances 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- 238000007493 shaping process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000001902 propagating effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は多数個のセルを２次元行列状に配列してなるマ
スタースライス半導体集積回路に内蔵された入出力用セ
ルの出力ドライバーのＰチャンネルトランジスタのドレ
イン部を、マスタースライス分のガラスマスク変更によ
り、入力保護用Ｐ＋ダイオードにできるようにしている
ことに関するものである。
スタースライス半導体集積回路に内蔵された入出力用セ
ルの出力ドライバーのＰチャンネルトランジスタのドレ
イン部を、マスタースライス分のガラスマスク変更によ
り、入力保護用Ｐ＋ダイオードにできるようにしている
ことに関するものである。
従来のマスタースライス半導体集積回路は、入力保護用
−Ｐ＋ダイオードを必要とする場合、外付にダイオード
を付けるか、内蔵されている場合、入力保護用Ｐ＋ダイ
オード専用形として存在していた。
−Ｐ＋ダイオードを必要とする場合、外付にダイオード
を付けるか、内蔵されている場合、入力保護用Ｐ＋ダイ
オード専用形として存在していた。
〔発明が解決しようとする課題］
しかし、前述の往来技術ではダイオードを外付し部品点
数が増えコスト高になるという課題があった。またダイ
オードが内蔵されている場合、入力保護用Ｐ＋ダイオー
ド専用形として存在したため入出力セルの入力保護用パ
ターン面積が大きくなり、チップコスト高になるという
課題があった。
数が増えコスト高になるという課題があった。またダイ
オードが内蔵されている場合、入力保護用Ｐ＋ダイオー
ド専用形として存在したため入出力セルの入力保護用パ
ターン面積が大きくなり、チップコスト高になるという
課題があった。
本発明はこの様な課題を解決するもので、その目的とす
るところは、多数個のセルを２次元行列状に配列してな
るマスタースライス半導体集積回路に内蔵された入出力
用セルの出力ドライバーのＰチャンネルトランジスタの
ドレイン部を、マスタースライス分のガラスマスク変更
により、入力保護用Ｐ＋ダイオードにできるマスタース
ライス半導体集積回路を提供することにある。
るところは、多数個のセルを２次元行列状に配列してな
るマスタースライス半導体集積回路に内蔵された入出力
用セルの出力ドライバーのＰチャンネルトランジスタの
ドレイン部を、マスタースライス分のガラスマスク変更
により、入力保護用Ｐ＋ダイオードにできるマスタース
ライス半導体集積回路を提供することにある。
〔課題を解決するための手段］
本発明のマスタースライス半導体集積回路はマスタース
ライス半導体集積回路に内蔵された入出力用セルの出力
ドライバーのＰチャンネルトランジスタのドレイン部を
、マスタースライス分のガラスマスク変更により、入力
保護用Ｐ＋ダイオードにできるようにしていることを特
徴とする。
ライス半導体集積回路に内蔵された入出力用セルの出力
ドライバーのＰチャンネルトランジスタのドレイン部を
、マスタースライス分のガラスマスク変更により、入力
保護用Ｐ＋ダイオードにできるようにしていることを特
徴とする。
［実 施 例］
以下に本発明について、実施例に基づき詳細に説明する
。
。
第１図は本発明の実施例を示すレイアウト図である。同
図はマスタースライス半導体集積回路に内蔵された入出
力用セルのＰチャンネルトランジスタを示している０図
中、３はＰチャンネルトランジスタ、２は内部論理回路
から圧力される内部出力信号、４は内部論理回路へ入力
される信号を同回路へ伝搬する内部接続端子、５は半導
体集積回路の外部接続端子である。
図はマスタースライス半導体集積回路に内蔵された入出
力用セルのＰチャンネルトランジスタを示している０図
中、３はＰチャンネルトランジスタ、２は内部論理回路
から圧力される内部出力信号、４は内部論理回路へ入力
される信号を同回路へ伝搬する内部接続端子、５は半導
体集積回路の外部接続端子である。
Ｐチャンネルトランジスタ３を出力ドライバー、５を外
部ａカ端子として使用する場合はトランジスタ３のゲー
ト信号を２に接続し、内部論理回路から゛の出力信号２
をトランジスタ３を介して５に出力する。またトランジ
スタ３を入力保護用Ｐ＋ダイオード、５を外部入力端子
として使用する場合は電源端子１に接続し、５からの入
力信号を内部接続端子４を介して内部論理回路へ入力す
る。トランジスタ３のゲート信号の切換えは、内部論理
回路の配線領域に於ける配線形成を行なうためのマスタ
ースライス分のガラスマスク変更により配線形成と同時
に行なうものである。
部ａカ端子として使用する場合はトランジスタ３のゲー
ト信号を２に接続し、内部論理回路から゛の出力信号２
をトランジスタ３を介して５に出力する。またトランジ
スタ３を入力保護用Ｐ＋ダイオード、５を外部入力端子
として使用する場合は電源端子１に接続し、５からの入
力信号を内部接続端子４を介して内部論理回路へ入力す
る。トランジスタ３のゲート信号の切換えは、内部論理
回路の配線領域に於ける配線形成を行なうためのマスタ
ースライス分のガラスマスク変更により配線形成と同時
に行なうものである。
入力保護用Ｐ＋ダイオードとして使用する場合、第２図
に示すように保護ダイオード６として入力端子から＋側
に静電気が印加されても、順方向電流となって吸収され
てしまい入力ゲートを保護する。
に示すように保護ダイオード６として入力端子から＋側
に静電気が印加されても、順方向電流となって吸収され
てしまい入力ゲートを保護する。
上述の如く本発明の回路構成をもったマスタースライス
半導体集積回路によれば、入出力用セルの出力ドライバ
ーのＰ゛チヤンネルトランジスタドレイン部を、マスタ
ースライス分のガラスマスク変更により入力保護用Ｐ＋
ダイオードにできるためチップ面積の縮小化が可能とな
りコストパフォーマンスの優れた集積回路になる。尚、
出力ドライバーのＮチャンネルトランジスタについても
ガラスマスク変更により入力保護用Ｎ＋ダイオードにで
きる。
半導体集積回路によれば、入出力用セルの出力ドライバ
ーのＰ゛チヤンネルトランジスタドレイン部を、マスタ
ースライス分のガラスマスク変更により入力保護用Ｐ＋
ダイオードにできるためチップ面積の縮小化が可能とな
りコストパフォーマンスの優れた集積回路になる。尚、
出力ドライバーのＮチャンネルトランジスタについても
ガラスマスク変更により入力保護用Ｎ＋ダイオードにで
きる。
第１図は本発明の実施例を示すレイアウト図である。
第２図は入力保護用Ｐ＋ダイオードとして使用する場合
を示す図。 １・・・電源端子 ２・・・内部出力信号 ３・・・Ｐチャンネルトランジスタ ４・・・内部接続端子 ５・・・外部接続端子 ６・・・入力保護用Ｐ＋ダイオード ７・・・内部接続端子 ８・・・外部接続端子 以上
を示す図。 １・・・電源端子 ２・・・内部出力信号 ３・・・Ｐチャンネルトランジスタ ４・・・内部接続端子 ５・・・外部接続端子 ６・・・入力保護用Ｐ＋ダイオード ７・・・内部接続端子 ８・・・外部接続端子 以上
Claims (1)
- 多数個のセルを２次元行列状に配列してなるマスタース
ライス半導体集積回路に内蔵された入出力用セルの出力
ドライバーのＰチャンネルトランジスタのドレイン部を
、マスタースライス分のガラスマスク変更により、入力
保護用Ｐ＋ダイオードにできるようにしていることを特
徴とするマスタースライス半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12584189A JPH02304951A (ja) | 1989-05-19 | 1989-05-19 | マスタースライス半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12584189A JPH02304951A (ja) | 1989-05-19 | 1989-05-19 | マスタースライス半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02304951A true JPH02304951A (ja) | 1990-12-18 |
Family
ID=14920271
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12584189A Pending JPH02304951A (ja) | 1989-05-19 | 1989-05-19 | マスタースライス半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02304951A (ja) |
-
1989
- 1989-05-19 JP JP12584189A patent/JPH02304951A/ja active Pending
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