JPH02294747A - 装置内監視方式 - Google Patents
装置内監視方式Info
- Publication number
- JPH02294747A JPH02294747A JP1115869A JP11586989A JPH02294747A JP H02294747 A JPH02294747 A JP H02294747A JP 1115869 A JP1115869 A JP 1115869A JP 11586989 A JP11586989 A JP 11586989A JP H02294747 A JPH02294747 A JP H02294747A
- Authority
- JP
- Japan
- Prior art keywords
- test pattern
- circuit
- output
- block
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012544 monitoring process Methods 0.000 title claims abstract description 16
- 238000003780 insertion Methods 0.000 claims description 31
- 230000037431 insertion Effects 0.000 claims description 31
- 238000001514 detection method Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 238000012806 monitoring device Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
Landscapes
- Time-Division Multiplex Systems (AREA)
- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、装置内の回路の監視方弐Ｋ関する。
（従来の技術）
従来、この種のデータの空きビットＫテストパターンを
挿入して装置内を監視する方式としては第３図に示すよ
うな監視装置が公知である。
挿入して装置内を監視する方式としては第３図に示すよ
うな監視装置が公知である。
第３図に示す監視装置は、第１のテストパターン挿入回
路２０２と、第１のテストパターン発生回路２０３と、
第１の内部回路２０４と、第１のテストパターンチェク
ク回ｊｌｉ｝２０５と、第２のテストパターン挿入回路
２０６と、第２のテストパターン発生回路２０７とから
成る第１のブロック２０１、ならびに第２のテストパタ
ーンチェック＠路２０８と、第３のテストパターン挿入
回路２０９と、第３のテストパターン発生回路２１０と
、第２の内部回路２１１と、第３のテストパターンチェ
ック回ｗ５２１２と、第４のテストパターン挿入回路２
１３と、第４のテストパターン発生回路２１４とから成
る第２のブロック２１５から構成されている。
路２０２と、第１のテストパターン発生回路２０３と、
第１の内部回路２０４と、第１のテストパターンチェク
ク回ｊｌｉ｝２０５と、第２のテストパターン挿入回路
２０６と、第２のテストパターン発生回路２０７とから
成る第１のブロック２０１、ならびに第２のテストパタ
ーンチェック＠路２０８と、第３のテストパターン挿入
回路２０９と、第３のテストパターン発生回路２１０と
、第２の内部回路２１１と、第３のテストパターンチェ
ック回ｗ５２１２と、第４のテストパターン挿入回路２
１３と、第４のテストパターン発生回路２１４とから成
る第２のブロック２１５から構成されている。
第１のブロ２ク２０１の入カデータ信号の空きビットに
第１のブロック２０１の入口でテストパターンを挿入し
、第１のブロックの出力でテストパターンを照合し、第
１のブロック２０１の内部の障害と検出して第１のエラ
ー検出信号を信号線２５１上に出力する。第１のブロッ
ク２０１の出力では、テストパターンを付直して第２の
ブロック２１５に送出する。第２のブロック２１５では
、入口でテストパターンを照合して第１のブロックと第
２のブロックとの間の障害を検出した後、テストパター
ンを付直して第２のブロック２１５に送出する。
第１のブロック２０１の入口でテストパターンを挿入し
、第１のブロックの出力でテストパターンを照合し、第
１のブロック２０１の内部の障害と検出して第１のエラ
ー検出信号を信号線２５１上に出力する。第１のブロッ
ク２０１の出力では、テストパターンを付直して第２の
ブロック２１５に送出する。第２のブロック２１５では
、入口でテストパターンを照合して第１のブロックと第
２のブロックとの間の障害を検出した後、テストパター
ンを付直して第２のブロック２１５に送出する。
第２のブロック２１５の出力でもテストのパターンを照
合して第２のブロック２１５の障害を検出し、テストパ
ターンを付直して次のブロックに送出する。第２のブロ
ック２１５からは、第１のプロクク２０１と第２のブロ
ック２１５との間の障害を検出する第２のエラー検出信
号が信号線２５２上に出力され、第２のブロックの障害
を検出する第３のエラー検出信号が信号線２５３上に出
力される。
合して第２のブロック２１５の障害を検出し、テストパ
ターンを付直して次のブロックに送出する。第２のブロ
ック２１５からは、第１のプロクク２０１と第２のブロ
ック２１５との間の障害を検出する第２のエラー検出信
号が信号線２５２上に出力され、第２のブロックの障害
を検出する第３のエラー検出信号が信号線２５３上に出
力される。
（発明が解決しようとする課題）
上述した従来の装置内監視方式では、ブロック間あるい
はブロック内の障害が各ブロックごとに出力される。一
般に各ブロックはバクケージ、あるいはユニットなどを
示すものであり、各ブロックの障害検出結果を並列に監
視部に送出し、監視部内に収集するためには、多数の接
続信号線が必要になるという欠点がある。いっぽう、直
列に障害検出結果を収集する場合でもブロクク数が増加
すると収集時間が長くなり、切替えの制御が遅くなると
いう欠点がある。
はブロック内の障害が各ブロックごとに出力される。一
般に各ブロックはバクケージ、あるいはユニットなどを
示すものであり、各ブロックの障害検出結果を並列に監
視部に送出し、監視部内に収集するためには、多数の接
続信号線が必要になるという欠点がある。いっぽう、直
列に障害検出結果を収集する場合でもブロクク数が増加
すると収集時間が長くなり、切替えの制御が遅くなると
いう欠点がある。
本発明の目的は、各区間ごとに異なったテストパターン
をそれぞれ異なる位置に挿入し、１ケ所でテストパター
ンをチェックすることにより上記欠点を除去し、切替え
制御を迅速に行うことができるように構成した装置内監
視方式を提併することにある。
をそれぞれ異なる位置に挿入し、１ケ所でテストパター
ンをチェックすることにより上記欠点を除去し、切替え
制御を迅速に行うことができるように構成した装置内監
視方式を提併することにある。
（味題を解決するための手段）
本発明による装置内監視方式は、第１および第２のブロ
ックより成り、主信号の空きビットに固定テストパター
ンを挿入して装置内の状態を監視するためのものである
。
ックより成り、主信号の空きビットに固定テストパター
ンを挿入して装置内の状態を監視するためのものである
。
上記におい【、第１のブロックは第１のテストパターン
発生回路と、第１のデータ信号および第１のテストパタ
ーン発生回路の出力を入力とする第１のテストパターン
挿入回路と、第１のテストパターン挿入回路の出力を入
力とする第１の内部回路と、第２のテストパターン発生
回路と、第１の内部回路の出力および第２のテストパタ
ーン発生回路の出力を入力とする第２のテストパターン
挿入回路とを具備して構成したものである。
発生回路と、第１のデータ信号および第１のテストパタ
ーン発生回路の出力を入力とする第１のテストパターン
挿入回路と、第１のテストパターン挿入回路の出力を入
力とする第１の内部回路と、第２のテストパターン発生
回路と、第１の内部回路の出力および第２のテストパタ
ーン発生回路の出力を入力とする第２のテストパターン
挿入回路とを具備して構成したものである。
第２のブクックは第３のテストパターン発生回路と、第
２のテストパターン挿入回路の出力および第３のテスト
パターン発生回路の出力を入力とする第３のテストパタ
ーン挿入回路と、第３のテストパターン挿入回路の出力
を入力とする第２の内部回路と、第４のテストパターン
発生回路と、第２の内部回路の出力および第４のテスト
パターン発生回路の出力を入力とする第４のテストパタ
ーン挿入回路と、第４のテストパターン挿入回路の出力
を入力とする第３の内部回路と、第３の内部回路の出力
を入力とするテストパターンチェック回路とを具備して
構成したものである。
２のテストパターン挿入回路の出力および第３のテスト
パターン発生回路の出力を入力とする第３のテストパタ
ーン挿入回路と、第３のテストパターン挿入回路の出力
を入力とする第２の内部回路と、第４のテストパターン
発生回路と、第２の内部回路の出力および第４のテスト
パターン発生回路の出力を入力とする第４のテストパタ
ーン挿入回路と、第４のテストパターン挿入回路の出力
を入力とする第３の内部回路と、第３の内部回路の出力
を入力とするテストパターンチェック回路とを具備して
構成したものである。
（実施例）
次に、本発明について図面を参照して説明する。
第１図は本発明による装置内監視方式の一実施例を示す
ブロック図である。
ブロック図である。
第１図において、１０１は第１のブロック、１０２は第
１のテストパターン挿入回路、１０３は第１のテストパ
ターン発生回路、１０４は第１の内部回路、１０５は第
２のテストパターン挿入回路、１０６は第２のテストパ
ターン発生回路、１０７は第２のブロック、１０８は第
３のテストパターン挿入回路、１０９は第３のテストパ
ターン発生回路、１１０は第２の内部回路、１ｌ１は第
４のテストパターン挿入回路、１１２は第４のテスＦ
ハターン発生回路、１１３はテストパターンチェック回
路、Ｂ４Ｈ第３の内部回路である。
１のテストパターン挿入回路、１０３は第１のテストパ
ターン発生回路、１０４は第１の内部回路、１０５は第
２のテストパターン挿入回路、１０６は第２のテストパ
ターン発生回路、１０７は第２のブロック、１０８は第
３のテストパターン挿入回路、１０９は第３のテストパ
ターン発生回路、１１０は第２の内部回路、１ｌ１は第
４のテストパターン挿入回路、１１２は第４のテスＦ
ハターン発生回路、１１３はテストパターンチェック回
路、Ｂ４Ｈ第３の内部回路である。
第２図は、本実施例に使用されるフレームフォーマット
を示す説明図である。
を示す説明図である。
信号線１５０上の第１のデータ信号の空きビットの部分
には第１のテストパターン発生回路１０３と、第１のテ
ストパターン挿入回路１０２とによクて装置内監視用の
第１のテストバメーン（ＴＰ １）が挿入され、第２の
データ信号を信号線１５１上に得る。信号ｌｓ１５１上
の第２のデータ信号は内部回路１０４を通り、次はＭ２
のテストパターン発生回路１０６と第２のテストパター
ン挿入回路１０５とにより、第１のテストパターンとは
異なった第２のテストパターン（ＴＰ２）が第１のテス
トパターンが挿入された場所とは異なる位置に挿入され
、第３のデータ信号として信号線１５２上に送出される
．信号線１５２上の第３のデータ信号は第２のブロック
１０７に送出される。このとき、第１のブロックと同様
に、第３のテストパターン発生回路１０９と第３のテス
トパターン挿入回路１０８とにより、第４のデータ信号
が信号線１５３上に送出され、第４のテストパターン発
生回路１１２と第４のテストパターン挿入回路１１１と
により第５のデータ信号が信号線１５４上に送出される
。
には第１のテストパターン発生回路１０３と、第１のテ
ストパターン挿入回路１０２とによクて装置内監視用の
第１のテストバメーン（ＴＰ １）が挿入され、第２の
データ信号を信号線１５１上に得る。信号ｌｓ１５１上
の第２のデータ信号は内部回路１０４を通り、次はＭ２
のテストパターン発生回路１０６と第２のテストパター
ン挿入回路１０５とにより、第１のテストパターンとは
異なった第２のテストパターン（ＴＰ２）が第１のテス
トパターンが挿入された場所とは異なる位置に挿入され
、第３のデータ信号として信号線１５２上に送出される
．信号線１５２上の第３のデータ信号は第２のブロック
１０７に送出される。このとき、第１のブロックと同様
に、第３のテストパターン発生回路１０９と第３のテス
トパターン挿入回路１０８とにより、第４のデータ信号
が信号線１５３上に送出され、第４のテストパターン発
生回路１１２と第４のテストパターン挿入回路１１１と
により第５のデータ信号が信号線１５４上に送出される
。
信号ａ１５４上の第５のデータ信号に挿入された第１〜
第４のテストパターンは、それぞれ異なったパターンで
ある。テストパターンチェック回路１１３では、各区間
ごとに相異なるテストパターンの挿入されたデータ信号
が信号線１５４から入力される。よって、テストパター
ンチェック回路１１３では、それぞれのテストパターン
のチェックを行って、その結果としてエラー検出信号を
信号線１５５上に出力する。
第４のテストパターンは、それぞれ異なったパターンで
ある。テストパターンチェック回路１１３では、各区間
ごとに相異なるテストパターンの挿入されたデータ信号
が信号線１５４から入力される。よって、テストパター
ンチェック回路１１３では、それぞれのテストパターン
のチェックを行って、その結果としてエラー検出信号を
信号線１５５上に出力する。
従って、ここでは、信号線１５１上の第２のデータ信号
，信号線１５２上の第３のデータ信号，信号線１５３上
の第４のデータ、ならびＫ信号脚１５４上の第５のデー
タを監視して各伝送路の障害を集中監視することができ
る。
，信号線１５２上の第３のデータ信号，信号線１５３上
の第４のデータ、ならびＫ信号脚１５４上の第５のデー
タを監視して各伝送路の障害を集中監視することができ
る。
（発明の効果）
以上説明したように本発明は、各区間ごとに異なったテ
ストパターンをそれぞれ異なる位置に挿入し、１ケ所で
テストパターンをチェックすることにより、１ケ所で各
区間の障害状態を監視できるという効果がある。
ストパターンをそれぞれ異なる位置に挿入し、１ケ所で
テストパターンをチェックすることにより、１ケ所で各
区間の障害状態を監視できるという効果がある。
第１図は、本発明Ｋよる装置内監視方式の−実施例を示
すブロック図である。 第２図は、本実施例によって使用されるフレームフォー
マットを示す説明図である。 第３図は、従来技術による装置内監視方式の一例を示す
ブロック図である。 １０１ ，１０７ ，２０１ ，２１５・・・ブロック
１０２，１０５，１０８，１１１，２０２，２０６，２
０９，２１３・・・テストパターン挿入回路 １０３，１０６，１０９，１１２，２０３，２０７，２
１０，２１４・一・テストパターン発生回路 １０４，１１０，１１４，２０４，２１１・・・内部回
路 １１３，２０５，２０８，２１２・・・テストパターン
チェック回路 １５０〜１５５，２５１〜２ ５ ３ −・・信号線特
許出願人 日本電気株式会社 代理人 弁理士井 ノ ロ 壽
すブロック図である。 第２図は、本実施例によって使用されるフレームフォー
マットを示す説明図である。 第３図は、従来技術による装置内監視方式の一例を示す
ブロック図である。 １０１ ，１０７ ，２０１ ，２１５・・・ブロック
１０２，１０５，１０８，１１１，２０２，２０６，２
０９，２１３・・・テストパターン挿入回路 １０３，１０６，１０９，１１２，２０３，２０７，２
１０，２１４・一・テストパターン発生回路 １０４，１１０，１１４，２０４，２１１・・・内部回
路 １１３，２０５，２０８，２１２・・・テストパターン
チェック回路 １５０〜１５５，２５１〜２ ５ ３ −・・信号線特
許出願人 日本電気株式会社 代理人 弁理士井 ノ ロ 壽
Claims (1)
- 第１および第２のブロックより成り主信号の空きビット
に固定テストパターンを挿入して装置内の状態を監視す
るための装置内監視方式であって、前記第１のブロック
は第１のテストパターン発生回路と、第１のデータ信号
および前記第１のテストパターン発生回路の出力を入力
とする第１のテストパターン挿入回路と、前記第１のテ
ストパターン挿入回路の出力を入力とする第１の内部回
路と、第２のテストパターン発生回路と、前記第１の内
部回路の出力および前記第２のテストパターン発生回路
の出力を入力とする第２のテストパターン挿入回路とを
具備し、且つ、前記第２のブロックは第３のテストパタ
ーン発生回路と、前記第２のテストパターン挿入回路の
出力および前記第３のテストパターン発生回路の出力を
入力とする第３のテストパターン挿入回路と、前記第３
のテストパターン挿入回路の出力を入力とする第２の内
部回路と、第４のテストパターン発生回路と、前記第２
の内部回路の出力および前記第４のテストパターン発生
回路の出力を入力とする第４のテストパターン挿入回路
と、前記第４のテストパターン挿入回路の出力を入力と
する第３の内部回路と、前記第３の内部回路の出力を入
力とするテストパターンチェック回路とを具備して構成
したことを特徴とする装置内監視方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115869A JPH02294747A (ja) | 1989-05-09 | 1989-05-09 | 装置内監視方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1115869A JPH02294747A (ja) | 1989-05-09 | 1989-05-09 | 装置内監視方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02294747A true JPH02294747A (ja) | 1990-12-05 |
Family
ID=14673172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1115869A Pending JPH02294747A (ja) | 1989-05-09 | 1989-05-09 | 装置内監視方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02294747A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616999B2 (ja) * | 1976-04-06 | 1981-04-20 | ||
| JPS5953947A (ja) * | 1982-09-21 | 1984-03-28 | Fujitsu Ltd | 入力デ−タ確認方式 |
-
1989
- 1989-05-09 JP JP1115869A patent/JPH02294747A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5616999B2 (ja) * | 1976-04-06 | 1981-04-20 | ||
| JPS5953947A (ja) * | 1982-09-21 | 1984-03-28 | Fujitsu Ltd | 入力デ−タ確認方式 |
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