JPH0228901B2 - - Google Patents
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- JPH0228901B2 JPH0228901B2 JP58127057A JP12705783A JPH0228901B2 JP H0228901 B2 JPH0228901 B2 JP H0228901B2 JP 58127057 A JP58127057 A JP 58127057A JP 12705783 A JP12705783 A JP 12705783A JP H0228901 B2 JPH0228901 B2 JP H0228901B2
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- silicon oxide
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- oxide layer
- polysilicon
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/20—Resistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
- H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
- H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
- H01L21/2251—Diffusion into or out of group IV semiconductors
- H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
- H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、高シート抵抗を有するドープされた
半導体の抵抗素子の形成方法に係り、更に具体的
に云えば、極めて狭い、制御可能な幅の寸法を有
するその様な抵抗素子の形成方法に係る。
半導体の抵抗素子の形成方法に係り、更に具体的
に云えば、極めて狭い、制御可能な幅の寸法を有
するその様な抵抗素子の形成方法に係る。
VLSI回路に用いられるための高シート抵抗及
び小さな寸法を有するドープされた半導体の抵抗
素子に対する必要性が増している。高シート抵抗
を得るための１つの方法は、抵抗素子の幅を、１
ミクロンよりも小さい寸法、例えば200乃至500ナ
ノメータ程度に減少させることである。この方法
は、抵抗素子の全体的寸法が最小限に保たれるべ
き場合に用いられることが好ましい。解決すべき
大きな問題は、その様な狭い寸法が抵抗素子にど
の様にし制御可能及び再現可能に達成されるかと
いうことである。
び小さな寸法を有するドープされた半導体の抵抗
素子に対する必要性が増している。高シート抵抗
を得るための１つの方法は、抵抗素子の幅を、１
ミクロンよりも小さい寸法、例えば200乃至500ナ
ノメータ程度に減少させることである。この方法
は、抵抗素子の全体的寸法が最小限に保たれるべ
き場合に用いられることが好ましい。解決すべき
大きな問題は、その様な狭い寸法が抵抗素子にど
の様にし制御可能及び再現可能に達成されるかと
いうことである。
ドープされた半導体の抵抗素子を形成する従来
の方法は、拡散又はイオン注入のための抵抗素子
の領域を画成するためにリソグラフイ・マスク技
術を用いている。解像度を増して所望の狭い寸法
を達成するために、より短かい波長の放射とし
て、光、電子ビーム及びＸ線によるリソグラフイ
が用いられている。解像度が不充分であり、余り
に高価且つ複雑であり、又は再現性に於て許容さ
れない等の理由によつて、上記各方法は、高シー
ト抵抗を有するドープされた半導体の抵抗素子に
対するVLSIに於ける必要性を充たすには不適当
であることが解つた。
の方法は、拡散又はイオン注入のための抵抗素子
の領域を画成するためにリソグラフイ・マスク技
術を用いている。解像度を増して所望の狭い寸法
を達成するために、より短かい波長の放射とし
て、光、電子ビーム及びＸ線によるリソグラフイ
が用いられている。解像度が不充分であり、余り
に高価且つ複雑であり、又は再現性に於て許容さ
れない等の理由によつて、上記各方法は、高シー
ト抵抗を有するドープされた半導体の抵抗素子に
対するVLSIに於ける必要性を充たすには不適当
であることが解つた。
狭い寸法を有する、バイポーラ・トランジスタ
のベース、エミツタ及びコレクタ導通領域又は、
FETのソース、ドレイン及びチヤネル領域を形
成するための謂ゆる“側壁”方法は、米国特許第
4209349号及び第4209350号の明細書に開示されて
おり、導体層相互間に狭い寸法の垂直な絶縁領域
を形成するための“側壁”方法は、米国特許第
4234362号明細書に開示されている。簡単に云え
ば、狭い寸法は、水平面及び垂直面を有する下の
異なる層上に付着された層の厚さによつて決定さ
れる。付着された層の水平部分が異方性食刻によ
り除去されて、垂直な側壁部分だけが残され、そ
の垂直な側壁部分は、拡散又はイオン注入のため
のマスクとして、又は付着された層がドープされ
ている場合には形作られた不純物源として働く。
のベース、エミツタ及びコレクタ導通領域又は、
FETのソース、ドレイン及びチヤネル領域を形
成するための謂ゆる“側壁”方法は、米国特許第
4209349号及び第4209350号の明細書に開示されて
おり、導体層相互間に狭い寸法の垂直な絶縁領域
を形成するための“側壁”方法は、米国特許第
4234362号明細書に開示されている。簡単に云え
ば、狭い寸法は、水平面及び垂直面を有する下の
異なる層上に付着された層の厚さによつて決定さ
れる。付着された層の水平部分が異方性食刻によ
り除去されて、垂直な側壁部分だけが残され、そ
の垂直な側壁部分は、拡散又はイオン注入のため
のマスクとして、又は付着された層がドープされ
ている場合には形作られた不純物源として働く。
本発明の方法は、高シート抵抗及び小さい領域
を有する拡散された又はイオン注入された抵抗素
子の狭い寸法を決定するために、従来技術による
“側壁”技術を用いている。シート抵抗Ｒは、周
知の式Ｒ＝ｌ／ｗによつて定義される。シート抵抗 のフアクタは、拡散の時間及び温度により又はイ
オン注入の注入量により制御され得る。通常1μ
ｍよりも大きい長さｌは、通常のリソグラフイ技
術により設定され得る。幅ｗは、本発明の方法に
よりサブミクロンの側壁技術により決定された場
合には、充分に制御されそして再現性を有する、
充分に小さな寸法にされて、抵抗素子に必要な高
シート抵抗を生ぜしめる。
を有する拡散された又はイオン注入された抵抗素
子の狭い寸法を決定するために、従来技術による
“側壁”技術を用いている。シート抵抗Ｒは、周
知の式Ｒ＝ｌ／ｗによつて定義される。シート抵抗 のフアクタは、拡散の時間及び温度により又はイ
オン注入の注入量により制御され得る。通常1μ
ｍよりも大きい長さｌは、通常のリソグラフイ技
術により設定され得る。幅ｗは、本発明の方法に
よりサブミクロンの側壁技術により決定された場
合には、充分に制御されそして再現性を有する、
充分に小さな寸法にされて、抵抗素子に必要な高
シート抵抗を生ぜしめる。
本発明の方法に於て、側壁部分はドープされて
も又はドープされなくてもよく、ドープされた場
合には、抵抗素子の最終的構造体の一部を成す様
に然るべき位置に残されても又は除去されてもよ
い。
も又はドープされなくてもよく、ドープされた場
合には、抵抗素子の最終的構造体の一部を成す様
に然るべき位置に残されても又は除去されてもよ
い。
次に、高シート抵抗を有する抵抗素子を形成す
る本発明の方法に於ける処理工程について説明す
る。第１図に於て、例えばサブコレクタ、エピタ
キシヤル層及び埋設酸化物分離領域の如き所望の
VLSI構造体（図示せず）が従来の処理工程によ
り既に形成されているものとする。その様な構造
体が完成された後、抵抗素子を形成するために、
本実施例に於てはエピタキシヤル層である基板２
上に薄いSiO2層１が熱成長される。それから、
SiO2層１上に厚さ約5000ÅのSiO2層３が化学的
に気相付着される。
る本発明の方法に於ける処理工程について説明す
る。第１図に於て、例えばサブコレクタ、エピタ
キシヤル層及び埋設酸化物分離領域の如き所望の
VLSI構造体（図示せず）が従来の処理工程によ
り既に形成されているものとする。その様な構造
体が完成された後、抵抗素子を形成するために、
本実施例に於てはエピタキシヤル層である基板２
上に薄いSiO2層１が熱成長される。それから、
SiO2層１上に厚さ約5000ÅのSiO2層３が化学的
に気相付着される。
第２図に於て、SiO2層１及び３が図に示され
ている如く選択的に反応性イオン食刻されて、実
質的に水平な面４及び実質的に垂直な面５が残さ
れ、垂直面５は所望の抵抗素子の狭い寸法の１端
部を画成する。反応性イオン食刻方法自体は従来
の技術であり、Solid State Technology、1976
年５月、第31頁乃至第36頁に於けるRichard L.
Bersinkによる“Ａ Survey of Plasma−
Etching Processes”と題する文献等に記載され
ている。
ている如く選択的に反応性イオン食刻されて、実
質的に水平な面４及び実質的に垂直な面５が残さ
れ、垂直面５は所望の抵抗素子の狭い寸法の１端
部を画成する。反応性イオン食刻方法自体は従来
の技術であり、Solid State Technology、1976
年５月、第31頁乃至第36頁に於けるRichard L.
Bersinkによる“Ａ Survey of Plasma−
Etching Processes”と題する文献等に記載され
ている。
次に、第２図の構造体上に、厚さ約5000Åの多
結晶シリコン層が全面的に付着され、それから第
３図に示さている如く、すべての水平面から除去
されて、垂直な側壁部分６だけが残される様に、
全面的に反応性イオン食刻される。半導体装置の
構造及び処理と適合し、そしてSiO2の著しい損
失を生じずに食刻され得るものであれば、上記多
結晶シリコンの代りに、窒化シリコンの如き任意
の他の材料も用いられ得る。
結晶シリコン層が全面的に付着され、それから第
３図に示さている如く、すべての水平面から除去
されて、垂直な側壁部分６だけが残される様に、
全面的に反応性イオン食刻される。半導体装置の
構造及び処理と適合し、そしてSiO2の著しい損
失を生じずに食刻され得るものであれば、上記多
結晶シリコンの代りに、窒化シリコンの如き任意
の他の材料も用いられ得る。
次に、第３図の構造体上に厚さ略5000Åの
SiO2層７が付着され、SiO2層７が厚さ約1μｍの
レジスト層で被覆される。それから、有機レジス
ト層に対してO2による反応性イオン食刻を用い、
そしてSiO2層に対して上記レジスト層を除去す
る速度と同一の速度でSiO2層を除去するCF4又は
CF４＋H2による反応性イオン食刻を用いて、そ
れらの複合層が食刻されて、第４図に示されてい
る如き平坦化された構造体が得られる。その平坦
化のための食刻は、図に示されている如く垂直な
側壁部分６の表面が露出される迄続けられる。
SiO2層７が付着され、SiO2層７が厚さ約1μｍの
レジスト層で被覆される。それから、有機レジス
ト層に対してO2による反応性イオン食刻を用い、
そしてSiO2層に対して上記レジスト層を除去す
る速度と同一の速度でSiO2層を除去するCF4又は
CF４＋H2による反応性イオン食刻を用いて、そ
れらの複合層が食刻されて、第４図に示されてい
る如き平坦化された構造体が得られる。その平坦
化のための食刻は、図に示されている如く垂直な
側壁部分６の表面が露出される迄続けられる。
多結晶シリコン層がドープされていない本実施
例に於ては、下の基板即ちエピタキシヤル層２を
露出させるために、第５図に示されている如く、
多結晶シリコンの側壁部分６が化学的食刻により
除去される。その露出された領域は、多結晶シリ
コンの側壁部分６の厚さが制御されるすべての精
度及び再現性で決定される、SiO2層３とSiO2層
７とを隔てている幅ｗを有し、200乃至500ナノメ
ータ程度の寸法が制御可能に実現される。ドパン
ト原子が上記の露出されたエピタキシヤル層２中
に拡散又はイオン注入により導入されて、所望の
PN接合抵抗領域８が形成される、第６図の接点
領域９及び１０が従来のリソグラフイ技術により
画成されて、電気接点が形成される。
例に於ては、下の基板即ちエピタキシヤル層２を
露出させるために、第５図に示されている如く、
多結晶シリコンの側壁部分６が化学的食刻により
除去される。その露出された領域は、多結晶シリ
コンの側壁部分６の厚さが制御されるすべての精
度及び再現性で決定される、SiO2層３とSiO2層
７とを隔てている幅ｗを有し、200乃至500ナノメ
ータ程度の寸法が制御可能に実現される。ドパン
ト原子が上記の露出されたエピタキシヤル層２中
に拡散又はイオン注入により導入されて、所望の
PN接合抵抗領域８が形成される、第６図の接点
領域９及び１０が従来のリソグラフイ技術により
画成されて、電気接点が形成される。
第３図の構造体に厚さ5000ÅのSiO2層７を付
着する前に、多結晶シリコンの側壁部分６を残し
て、既に存在しているSiO2層３を除去してもよ
い。その場合には、側壁部分６を含む構造体全体
の上にSiO2層が付着され、それからレジスト層
で被覆されて、前述の如く多結晶シリコンの側壁
部分に達する迄平坦化される。
着する前に、多結晶シリコンの側壁部分６を残し
て、既に存在しているSiO2層３を除去してもよ
い。その場合には、側壁部分６を含む構造体全体
の上にSiO2層が付着され、それからレジスト層
で被覆されて、前述の如く多結晶シリコンの側壁
部分に達する迄平坦化される。
本発明の方法の他の実施例に於いては、第４図
の構造体が形成されたとき、加熱されるだけで、
ドパントが側壁部分６の下のエピタキシヤル層２
中に拡散されて、第５図の抵抗領域８が形成され
る様に、多結晶シリコンの側壁部分６がドープさ
れる。そのドープされた側壁部分は、然るべき位
置に残されてもよく、又は第６図の接点領域９及
び１０が形成される前に食刻により除去されても
よい。最終的構造体にそのまま残された場合に
は、ドープされた多結晶シリコンの側壁部分は、
エピタキシヤル層２中に拡散された抵抗領域８と
並列の抵抗領域となる。
の構造体が形成されたとき、加熱されるだけで、
ドパントが側壁部分６の下のエピタキシヤル層２
中に拡散されて、第５図の抵抗領域８が形成され
る様に、多結晶シリコンの側壁部分６がドープさ
れる。そのドープされた側壁部分は、然るべき位
置に残されてもよく、又は第６図の接点領域９及
び１０が形成される前に食刻により除去されても
よい。最終的構造体にそのまま残された場合に
は、ドープされた多結晶シリコンの側壁部分は、
エピタキシヤル層２中に拡散された抵抗領域８と
並列の抵抗領域となる。
第１図乃至第６図は本発明の方法の１実施例の
種々の処理工程に於ける構造体を示す縦断面図及
び平面図である。 １……薄いSiO2層、２……基板（エピタキシ
ヤル層）、３，７……第１、第２の酸化シリコン
層、４……水平面、５……垂直面、６……多結晶
シリコンの側壁部分、８……抵抗領域、９，１０
……接点領域。
種々の処理工程に於ける構造体を示す縦断面図及
び平面図である。 １……薄いSiO2層、２……基板（エピタキシ
ヤル層）、３，７……第１、第２の酸化シリコン
層、４……水平面、５……垂直面、６……多結晶
シリコンの側壁部分、８……抵抗領域、９，１０
……接点領域。
Claims (1)
- 【特許請求の範囲】 １ 単結晶シリコン半導体基体上に第１の酸化シ
リコン層を形成し、 抵抗素子の形成されるべき位置に於て上記第１
の酸化シリコン層の実質的に垂直な端部が残され
る様に、上記第１の酸化シリコン層を、上記基体
の表面に達する迄、異方性食刻し、 上記第１の酸化シリコン層及び露出された上記
基体の表面上にポリシリコン層を形成し、 上記ポリシリコン層の水平部分が殆ど除去され
て、上記抵抗素子の形成されるべき位置に於ける
上記第１の酸化シリコン層の上記端部及び上記基
体の表面上に、上記ポリシリコン層の実質的に垂
直な側壁部分が残される様に、上記ポリシリコン
層を異方性食刻し、 上記第１の酸化シリコン層と同程度の厚さの第
２の酸化シリコン層を上記第１の酸化シリコン
層、上記ポリシリコン層、及び上記露出された基
体の表面の上に付着させ、 上記第２の酸化シリコン層上にレジスト層を、
上記第２の酸化シリコン層の厚さよりも十分に大
きな厚さとなるように、被覆し、 上記レジスト層を、上記第２の酸化シリコン層
の上端面が露出して上記第２の酸化シリコン層と
上記レジスト層とが共通の平面を有する様に、
O2による反応性イオン食刻で食刻し、 上記第２の酸化シリコン層と上記レジスト層と
で形成する共通の平面を、上記第１の酸化シリコ
ン層の上端面が露出して上記第１の酸化シリコン
層、第２の酸化シリコン層、及び上記ポリシリコ
ン層が共通の平面を形成する様に、CF4又はCF4
＋H2による反応性イオン食刻で食刻し、 上記ポリシリコン層に接触する領域に於て上記
基体中にPN接合抵抗領域を形成し、 上記抵抗領域に電気接点を形成することを含
む、抵抗素子の形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/449,122 US4464212A (en) | 1982-12-13 | 1982-12-13 | Method for making high sheet resistivity resistors |
| US449122 | 1982-12-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59115553A JPS59115553A (ja) | 1984-07-04 |
| JPH0228901B2 true JPH0228901B2 (ja) | 1990-06-27 |
Family
ID=23782949
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58127057A Granted JPS59115553A (ja) | 1982-12-13 | 1983-07-14 | 抵抗素子の形成方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4464212A (ja) |
| EP (1) | EP0113405B1 (ja) |
| JP (1) | JPS59115553A (ja) |
| DE (1) | DE3380613D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4722908A (en) * | 1986-08-28 | 1988-02-02 | Fairchild Semiconductor Corporation | Fabrication of a bipolar transistor with a polysilicon ribbon |
| JPH01110727A (ja) * | 1987-10-23 | 1989-04-27 | Nec Corp | 半導体装置の製造方法 |
| KR920004957B1 (ko) * | 1988-11-12 | 1992-06-22 | 현대 전자산업 주식회사 | 산화물 측면벽의 폴리실리콘 스페이서를 이용한 고저항 부하 제조방법 |
| US5151376A (en) * | 1990-05-31 | 1992-09-29 | Sgs-Thomson Microelectronics, Inc. | Method of making polycrystalline silicon resistors for integrated circuits |
| US5013680A (en) * | 1990-07-18 | 1991-05-07 | Micron Technology, Inc. | Process for fabricating a DRAM array having feature widths that transcend the resolution limit of available photolithography |
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