JPH02287668A - 再構成可能な信号プロセッサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 え皿辺芳１ 本発明は並行コンピューター　アーキテクチュア、より
詳細には、数千のプロセッサ要素まで拡張が可能な（ｓ
ｃａｌａｂｌｅ）　、故障に耐え（ｆａｕｌｔ−ｔｏｌ
ｅｒａｎｔ）　、そして再構成か可能な（ｒｅｃｏｎｆ
ｉｇｕｒａｂｌｅ）多重プロセッサ　コンピューターに
関する。

え１しｍ 並行コンピューター　アーキテクチュアは、共通のコン
トロール下において情報の並行処理を達成するように相
互接続されたプロセッサのコンフィギユレーション（構
成）である。

線型ストリング（ｌｉｎｅａｒ　ｓｔｒｉｎｇｓ）に配
列されたプロセッサは、しばしば、′シストリック（３
７ｇＬｏｌｉｃ）”アーキテクチュアと呼ばれるが、非
常に重要性を増している並行アーキテクチュアの一例で
ある。もう一つのアーキテクチュアとして、２進トリー
（ｂｉｎａｒｙ　ｔｒｅｅ）があるか、このアーキテク
チュアにおいては、これらノードか複数のレベルに配列
される。これらレベルは、単一のルート（ｒｏｏｔ）か
ら始まり２．４，８、等の数の計算ノードを持つ一連の
レベルに拡張される。

パターン認識は、並行処理か簡単に応用できる一つのク
ラスの問題である。パターン認識は、未知の信号パター
ンとセットの基準パターンとを比較して最も良い一致を
発見するプロセスである。

これらのアプリケーションには、音声認識、話者の認識
、イメージ化された物体の形状認識、及びソーナー或は
レーダー源の同定が含まれる。

パターン認識及び他の問題の解決に重要な多重プロセッ
サ　アーキテクチュアの一つの要件は。

ハードウェア及びプログラミング環境の拡張性（ｓｅａ
　ｊａｂ　ｉ　ｌ　ｉ　ｔｙ）である、拡張性とは、マ
シーンサイズが致方のノードまで成長された場合でも、
回−のＰＥ、ボード　レベル　モジュール、オベレーテ
インク　システム及びプログラミング環境か使用できる
ことを意味する。

拡張性がパターン認識のために開発されたマシーンにお
いて達成されているか、この実際的な実現は、特に大き
なマシーンにおいては、今日まで使用されてきた比較的
固定されたＰＥ格子構造によって示される耐故障性の欠
乏のために制約がある。先行技術による冗長処理要素を
加え、スイウチング状態を操作して故障したＰＥを切断
し、ｆ備のＰＥと交換することによって耐故障性を与え
る方法は、コストが高くつき又、場所をとる。

但し、耐故障性及び拡張性の問題が解決されるならば、
並行処理は問題のサイズか大きくなった場合でも、リア
ル　タイム実行速度を提供する。

例呪えば、大きなボキャブラリーの音声認識装置のリア
ル　タイム実行を達成するためには、ギカＦＬＯＰ　（
抄出りｌピリオンの浮動小数点演算）或はそれ以上の処
理が要求される。将来の音声認識アルゴリズムに対する
パターン認識は、優に。

１００から１０００倍大きなスループットを要求するこ
とが考えられる。−膜内に、高バント幅信号、例えば、
イメージに対するパターン認識は、テラＦＬＯＰ　（秒
当り一兆の浮動小数点演Ｗ）を要求する。数百或は数千
のＰＥを持つ故障に耐え、拡張性のある並行計算マシー
ンは、解決のための潜在的に魅力ある選択を提供する。

スケールと関連しての特性は、ホスト　コンピューター
とＰＥアレイとの間の通信の高速実行である０例えば、
２進トリーとしてアセンブリされたＰＥ構成は、このト
リー　アレイ内のＰＥの数か二倍にされた場合、これら
通信が通過しなければならない層が一つのみ増加すると
いう良い特性を持つ。この対数的通信半径として知られ
ている特性は、大きなスケールのＰＥアレイに対しては
、ホストとＰＥとの間の通信の開始及び同期のために最
も少ない追加の処理時間を必要とするために、要求され
る特性である。拡張性は、単一の基本ＰＥポート構成、
並びにボード搭載ＰＥの基本モジュールを、任意の数の
ＰＥアレイが実現されるように設計することによって達
成される。この特徴は、製造コストが管理できるという
点、及び、小さな並行処理マシーンの容量が体系的に増
強できるという点で非常に！！要である。先行技術によ
る高カウントＰＥ構成は、この要件を満たすことなく、
更に、据え付はサイズ及びバラクプレーン接続に対する
ピン　アウト　カウントを増加する傾向を持つ。

単一システム内に数千のＰＥを要求するテラＦしＯＰ容
睦は、現在の技術のインフレキシブルな永久ハード　ワ
イヤー接続トポロジーにて実現された場合は、巨額なも
のとなる。これに加えて、従来のハード　ワイヤー接続
されたＰＥの耐故障性は、ＰＥの相互接続関係がワイヤ
リングによって決定されるために、今日に至るまで制約
されてきた。同じ理由により、ハード　ワイヤー接続さ
れたＰＥアレイは通常、再構成が可能でない。

え班辺旦１ 本発明の一つの目的は、並行コンビューターアーキテク
チェアの耐故障性を向上させることにある。

本発明のもう一つの目的は、並行コンピューター　アー
キテクチュアか複数の処理ノード　１−ボロジーの任意
の一つに再構成てきるようにすることにある。

本発明のもう一つの目的は、上記の目的を多くのバック
ブレーン　バス接続を追加することなく達成することに
ある。

本発明の更にもう一つの目的は、並行コンピューター　
アーキテクチュア内に、ソフトウェアの制御下において
、複数の他のノード内に故障があるのにもかかわらず事
実上全ての故障のないノードか使用されるように再構成
できる処理要素の相互接続格子アレイを提供することに
ある。

本発明のもう一つの目的は、並行プロセッサアーキテク
チュアにおけるより大きな拡張性を達成することにある
。

１更曵１１ 本発明は、多重プロセッサ計算アーキテクチュアのＰＥ
間の重−の相互接続スキームを使用し、また、この単一
相互接続スキームをＰＥの再構成を通じて、耐故障性、
及び２進トリー及び線型シストリック　アレイを含む様
々な異なるトポロジーを実現するために利用するための
手段を含む。

本発明の一面に従って実現されるこの再構成のために、
多くの代替ＰＥ網網下ポロジー成長させること、或は故
障したＰＥ或はＰＥ間接続の故障を持つＰＥ格子内には
め込むことか可能となる。更に、同一の故障同定及び迂
回ルーチンの制御下において、本発明は、動作の際に発
生する故障を検出し、この補償を行なう。

特定の実施態様においては、本発明は、基本１６−ＰＥ
モジュールを構成する４×４長方形格子に配列された４
−ポートＰＥの使用を通して実現される。個々のＰＥは
四つの物理ボー１−を持ち、これはこれと隣接するＰＥ
の類似のポートに接続する。トリー　トポロジーの場合
は、任意のＰＥに隣接する四つのＰＥの任意の一つかそ
の任意のＰＥに対する親として選択され、残りの三つの
隣接するＰＥの幾つかあるいは全てが子供ＰＥとして選
択される。

典型的には、任意のＰＥの四ワのポートの三つが隣接す
るＰＥに接続するように指定されるが、これらは、この
任意のＰＨの親及び二つの子供である。個々のＰＨの未
使用の四番目のポートの総和によって、ＰＥ格子を親子
関係に多数の変更を起こすように再構成することか回走
となる。この再構成は、任意のトポロジー内に同定され
た故障をバイパスする。再構成はまた異なる計算ノード
トポロジーを生成する。

隣り関係を定義する個々のＰＥのポートの機渣は、外部
ソース、例えば、ホスト　コンピューターからのインス
トラクショ・ンによって制御される。個々のＰＥ内のポ
ート間の経路指定のためのプロセスは、ソフトウェアに
よって定義される。

新規のトリー拡張スキームに対する変形を使用すること
によって、本発明は、事実上任意のサイズのトソー網が
構築されるようＰＥの数を事実１−任意のサイズに増加
することを可能とするか、どのサイズも同一の高い耐故
障性及び再構成に対するフレキシビリティを持つ。

一面によると、本発明は、特定のノード故障に対する所
定のノード故障修正ルーチンを提供する。この本発明の
一面は、特に、単一プログラム多重データ２進トリー（
任意のＰＥかその親とのみ通信し、Ｏから２つの子供を
持つトリー）：及び単一スレッド線型シストリック　ア
レイに適用する。これらトポロジーに対しては、本発明
は、割高なソフトウェア　オーバヘッドの使用、或はラ
ン時間を損失することなく、ソフトウェアによって定義
及び制御されるトポロジーの固定されたハードウェア上
へのマツピング或はインプリンテインク、及び同定され
た故障の回避を教える。

上に説明のものと同一のソフトウェア制御ルーチン及び
同一の下位網の物理的相互接続パターンを耐故障性“シ
ストリック”網を実現するために使用することができる
。これら網は、これらの最も単純な形式においては、Ｐ
Ｅの線型ストリンクにて実現され、個々のＰＥは一つの
入力ポート及び一つの出力ポートを必要とする。この４
−ポートＰＥ格子は、任意の数のへび状パターンの線型
シストリック構造の実現に占って大きなフレキシビリテ
ィを持ち、故障したＰＥを回避してこれを形成する。

４−ポートＰＥは、また、経路のフレキシビリティとと
もに、処理タスクか要求する場合、特定の処理ステージ
において、このシストリック構造を拡張することを許す
。

長所として、冗長バックプレーン　ハスな持つモジュー
ルを４ａ築し、冗長ハックブレーン　ハスの個々をある
モジュールから別のモジュールに相互接続することによ
って、故障したモジュール全体を回避する経路を可能と
するモジュールの網か生成できる。

本発明及び本発明のその他の目的、特徴及び長所か以下
の詳細な説明及び図面に基づいて更に説明される。

詳１５１用 本発明の明細は最初に幾つかの先行技術を考察すること
によって、−層［刃出になるものである。

第１１Ｚには、信号パータン認識のための簡略化された
従来のプロセスか示される。個々の未知のパターンｌ及
びライブラリーからの特定の既知のパターン或はセット
の既知のパターンがユニット３つまり、類似関数発生器
（ｓｉｍｉｌａｒｉｔｙ　ｆｕｎｃｔｉｏｎｇｅｎｅｒ
ａｔｏｒ）内のあるインストラクション　セットに従っ
て比較される。ユニット３は比較測定値、例えば、距離
或は確率スコアーを展開し、これかフィルター４に送ら
れる。判定ルール（ｄｅｃｉｓｉｏｎｒｕｌｅ）は、フ
ィルター４によって、例えば、未知の値から最も小さな
距離を持つ基準パターンを選択することによって実現さ
れ、この結果がパターン分類出力（ｐａｔｔｅｒｎ　ｃ
ｌａｓｓｉｆｉｃａｔｉｏｎ　ｏｕｔｐｕｔ）　５であ
る。

ユニット３は、例えば、２進トリー　マシーンである。

これらのサイズ或は“深さ（ｄｅｐｔｂ　）　”は、問
題の複雑さによって異なる。２進トリーマシーンのサイ
ズを拡張するための一つの方法は′４レーザーソン拡張
（Ｌｅｉｓｅｒｓｏｎ　Ｅｘｐａｎｓｉｏｎ　）　”と
して知られているか、これは第２図に示されるように、
同一の４−リード　モジュールを反復して使用する。１
０ａ、１０ｂにて示されるこれらの二つのモジュールか
この方法を図解する。各々はルートｌｌａ、ｌｌｂを含
むサブ　トリーから成るか、これらルートは、夫−々モ
ジュール１０ａ内の゛子供（ｃｈｉｌｄｒｅｎ）　”　
１２　ａ　、　　１３　ａ　；及びモジュール１０ｂ内
の“子供”１２ｂ、１３ｂの°”１１　（ｐａｒｅｎｔ
ｓ　）　”である。これらｆ−供は、方、これより下の
ＰＥの親である。各々のモジュール１０ａ、ｌｏｂ内に
は、１４ａ、１４ｂにて示される拡張ＰＥが含まれ、こ
れらは夫々、三つのポート１５ａ、１６ａ、１７ａ；及
び１５ｂ、１６ｂ、１７ｂを含む、夫々、各々のサブ　
トリーのルートＰＥ１１ａ、ｌｌｂからのポート１８ａ
、１８ｂは、各々が同一のモジュールから成る第四のポ
ートを構成する。

これら二つのモジュールか、結果としてのモジュールｌ
ｏｇ、１０ｂの組合わせである４ポート慣習が維持され
るような方法にて相互接続される。第２図に示されるよ
うに、モジュール１０ｂのサブ　トリーのルート　ポー
ト１８ｂは拡張ＰＥ１４ｂのポート１７ｂに接続され；
そして、モジュール１０ａのサブ　トリーのルート　ポ
ート１８ａは拡張ＰＥ１４ｂのポート１５ｂに接続され
る。結果としての２−ポート　システムは、ルートＰＥ
１４ｂ及び拡張ＰＥ１４ａを持つ１５個のＰＥ要素から
成るトリーを構成する。この組合わせか１次に、モジュ
ール１０ａの拡張ＰＥ１４ａのポート１５ａ、１６ａ、
１７ａ、及びモジュールｌＯｂの拡張ＰＥのポート１６
ｂを通じてさらに別の同一のモジュールに相互接続され
る。ポートｔａｂは、モジュールｌｏａに対する“新し
いルート（ｎｅ冑ｒｏｏｔ）″となる。結果としての網
は、ここでも、ＰＥのサブ　トリー、及び追加の一つの
ＰＥ、つまり拡張のために使用か可能なモジュール１０
ａのＰＥ１４ａから成る。

この相互接続の後の結果としての網内のポートの数は、
相互接続前の個々のモジュール１０ａ。

ｆｏｂ内のポートの数と同一であるため、ここに示され
る相互接続スキームを反復的に適用して、モジュールの
サイズをどんどん大きくすることがてきる。

但し、上のスキームは、これが十分に故障に対して強く
ないために、数千のＰＥから成るマシーンに対しては、
動作上実現困難となる。例えば、サブ　トリーＰＥ１ｌ
ｂが故障すると、全ての子供か切断される。従って、一
つの要素の故障か、使用できるＰＥの数を不相応に少な
くする。

に　いム　　キーム 本発明は、必要最低限の一定数の基本モジュール　ポー
トを提供する一方において、ＰＥの故障に対するかなり
の強さを持つ２ｉｉＥトリー拡張を達成するためのメカ
ニズムを開示する。

基本の故障に強いＰＥモジュールか第３図に示される。

二つのこれらモジュール２０ａ、２０ｂがこの原理を図
解する。各々は、サブ　トリー２１ａ、２１ｂを含み、
後者の各々は、夫々二つのバス２２ａ、２３ａ；及び２
２ｂ、２３ｂによって処理される。ザブ　トリー２１ａ
、２１ｂは、各々１例えば、第４図に示される構成によ
って実現される複数のＰＥモジュールから成る。各々の
サブ　トリーを処理する二つのバスのいずれか片方かそ
のサブ　トリーのルート　ハスとして選択される。

本発明によると、そジュール２０ａ、２０ｂの各々は、
夫々２４ａ、２５ａ；及び２４ｂ、２５ｂとして示され
る二つの拡４ＰＥを含む。各々の拡張ＰＥは、以下のよ
うな番号を与えられる三つのポートを持つ。つまり、Ｐ
Ｅ２４ａは、ポート２６ａ、２７ａ、２８ａを持ち、Ｐ
Ｅ２４ｂは。

ポート２６ｂ、２７ｂ、２８ｂを持ら、ＰＥ２５ａは、
ポート２９ａ、３０ａ、３１ａを持ち：そして、ＰＥ２
５ｂは、ポート２９ｂ　　３０ｂ、３１ｂを持つ。

拡張ＰＥの各々は、従９て、拡張のために使用か可峰な
三つのオフ　ボード　ポートを持つ。

各々のモジュールへの／或はこれからの接続経路は、従
来の故障に強くないスキームの４経路に対して、全部で
八つの経路となる。

本発明によると、これら二つのモジュール２０ａ、２０
ｂは、外部接続経路の数を８個に保持するような方法に
て相互接続されるう第３ｔ７に示される一例としての方
法は、結果として、サブトリー　バスとＰＥポートを以
下のように接続する。つまり、バス２２ａからＰＥポー
ト２８ｂ：ハス２３ａからＰＥポート２６ａ；ハス２２
ｂからＰＥポート２８；そして、バス２３ａからＰＥポ
ート２６ａへとＪｌｅされる。結果として、２個の８ポ
ート　モジュール２０ａ、２０ｂの結合は、８−リード
接続慣習を保持する。ＰＥ２４ａ、２４ｂのポート２７
ａ、２７ｂか“新しいルードパとなり；そして、予備の
ＰＥ２５ａのポート２９ａ、３０ａ、３１ａか予備のＰ
Ｅ２５ｂのポート２９ｂ、３０ｂ、３１ｂと一体となっ
て、８個の外部相互接続を構成する。

結果として、二つのハス２７ａ、２７ｂのいずれかかル
ート　バスとして選択でき、二つのＰＥ２５ａ、２５ｂ
が拡張のために使用できるサブトリーから成る複合網か
与えられる。候補のルート　ハス２７ａ、２７ｂのいず
れかと関連するハードウェアの故障は、単に、代替ルー
１−を動作ルート　バスとし・て選択することによって
克服できる。

第５図との関係において後に明らかになるように、ＰＨ
のポートをｘ−ｙマトリックスとなるようにアレイに選
択的に構成することによって、予備のＰＥを作り出し、
これをどちらかのサブ　トリーＰＥトポロジーに統合す
ることか可で敵となる。

緩１ニ五兄三旦韮ｌ 第５図に示されるように、番号４０にて示されるポート
　レベルのＰＥ格子は、好ましくは（必須てはないか）
１４−ポートＰＥの拡張された４×４長方形アレイてあ
り、個々のポートか全部で１６個のＰＥを含む、各々の
ＰＥは、行及び列の呼出力１．１．．．．４．４にて示
される。４個の内部ＰＥの各々かその４個の隣接するＰ
Ｅの各々に接続される。つまり、ＰＥ２．２はＰＥ１．
２．２，３．３．２．及び２．１に接続される。アレイ
４０のコーナーの所の４個のＰＥＩ。

１１．４．４．１、及び４．４の各々は、それらの対応
する二つの隣接するＰＥ、例えばコーナーＰＥ１．ｌの
場合は、ＰＥ２．１及び１．２に接続される。

さらに、４個のコーナーＰＥの各々は、二つのポートを
持ち、これを通して、ボード４０は、追加のモジュール
或はホストに接続することができる。これら外部ポート
は、ＰＥ４．１に対するａ、ｂ；ＰＥ１．ｌに対するｃ
、ｄ；ＰＥ１．４に対するｅ、ｆ；及びＰＥ４．４に対
するｇ、　ｈとして示される。

残りの８１１１のＰＥは、Ｊ、に、１及びｍと呼ばれる
４個の相互接続経路にてベアにされ、ＰＥベア１．２と
４．３．１３と４．２．２．１と３．４．そして３．１
と２．４とを相互接続する。

第３図に示される拡張ＰＥ２５ａ及び２５ｂは、第５図
内のＰＥ１．１及び１．４に対応する。サブ　トリーの
ルートは、ＰＥ４．１及び４．４に対応し、このため、
第３図内のモジュール２０ａのバス２２ａ及び２３ａは
、第５図のハスａ及びｈに対応する。

２つ　　　、つ　　に　　　　ゞい２　トＬ≦１１ 図解される概念を使用して１個々のモジュール内にＰＥ
間の様々な代替ルート　オブシｎンか可能である。基本
４ｘ４ＰＥボード　レベル　アレイか第５図に簡略的に
示されるが、ここで、これらＰＨには、呼出力１．１．
．．．４．４か与えられる。示されるアレイは第４図の
アレーイと類似するが、ここでは、加えて、個々のＰＥ
記号内にこのアレイのルートＰＥからの“深さ（ｄｅｐ
ｔｈ）”或は層の距離を表わす記号が示される。

第４図内に示される例においては、２．３及び３、ｌの
記号を持つ二つのＰＥが故障しており。

アレイの残りのＰＥを使用して一つのトリーを°“成長
”することが要求されるものと想定する。

更に、ルートとして選択されたＰＥと最も遠隔の“リー
フ（１ｅａｆ）　”との間に最も浅い深さを持つス進ト
リーを作ることか要求される。

最初に、境界ＰＥ、この例においては、ＰＥ４１がルー
トとして選択される０次に、後に詳細に説明される方法
において１個々のＰＥリーブに対して一つのメツセージ
か発効される。このメツセージは、（Ｐ］々のリーフに
それらが潜在的に子供として使用できるか否かを尋問す
るメツセージを（少なくとも三つの）親でない隣接する
ＰＥに送るように指示する６ 任意の隣接するＰＥか既に親を持つ場合は、この尋問を
送ったＰＥがそのＰＥを子供として採択しないように指
示する一つのコードが生成される。ある隣接するＰＥが
故障を持つＰＥであると検出された場合、或は、この尋
問に応答しない場合は、その尋問を送ったＰＥがそのＰ
Ｅを子供として採択しないことを指示する一つのコート
が生成される。

任意のＰＥが一つの子供採択要求のみを受信している場
合は、これを送信したＰＥがそのＰＥを子供として採択
することを指示するーっのコードが生成される。最後に
、任意の隣接するＰＥか複数の採択要求を受信した場合
は、そのＰＥが複数の族コートの一つをランダムにその
親として選択することを指示する一つのコードが生成さ
れる。

結果としてのセットのり−ブは、最も最近採択されたリ
ーブに、上のプロセスにおいて子供を採択することがで
きなかった前のり−ブを加えたものである。こうして構
成されたトリーは、ルート及び第１のレベルとしてのＰ
Ｅ４．ｌ　、ＰＥ４゜２から成るルートＰＥ４．１の第
二のレベルの子供、ＰＥ３．２及び４．：ｌ’ら成るｗ
Ｓ２のレベルのリーブの第３のレベルの子供；及びＰＥ
Ａ。

２．３．３．及び４．４から成る第４のレベルの子供、
等、から成る。この構造は、第４図に示されるように、
６つのレベルに伸び；故障したＰＥ３．１及び２．３を
バイパスする。

個々のＰＥのポートを親／子供或は子供／親経路として
機能するように方向付けることを含むＰＥアレイを初期
化するためのプロセスか第１３［；ｉｉｌに示される。

この構成のＰＥ故陣に対する強さは、非常に大きな意味
を持つ、第一に、この構成は、示されるタイプの二重の
故障に耐えることかできる。これはまた、故障ベアの一
方が“内部”である場合：或はベアがルートと拡張ＰＥ
から成る場合も二重の故障に耐える。両方のルートが故
障した場合でも、拡ＪＰＨの一つがルートとして構成で
き、この場合でも故障に耐えることができる。

第３図に再び戻り、拡張ＰＥ２５ａ、２５ｂの両方が故
障した場合でも、ある程度の故障に対する強さが提供さ
れる。つまり、常にその拡張ＰＥが未使用の一つのポー
トが存在する０例えば、故障ベアが両方とも一つのボー
ド上の拡張ベア、例えば、ＰＥ２４ａ、２５ｂから成る
場合は、故障回避戦略として、その拡張ＰＥが要求され
ないボードを選択することができる。

勿論、故障がないときは、拡張ＰＥは、全てサブ　トリ
ーのモジュール２１ａ、２１ｂに小計でき、これによっ
て、全ての利用できるプロセッサを使用する。第１３図
に示されるプロセスはこれを図解する。

第４図に示される仮想トリー　マシーンは、リーブが可
変深さだという点において、非対称の構造を持つ。また
この構造は１個々のり−ブの所の分岐ファクターか１と
３の間で変動するために。

純粋な２進ではない。但し、総実行時間に学えるこれら
状態の影響は無視てきるものである。重要なことは、こ
のマシーンか対数通信半径を保持し、また、“成長でき
る”同一・て１スケールによって変動しないモジュール
を使用することである。ハードウェアに一旦実現された
場合、このマシーンはまた、ＰＥ及びサラ　モジュール
からの必要な小さな一定数のビン　アウトを提供する。

シ　　　　１　　　　　　　　し　　に従来のシストリ
ック　トポロジー（ｓｙｓｔｏｌｉｃＬｏｐｏ　ｌｏｇ
ｙ　）が第５図の１６個の要素アレイ内に様々な方法に
て構成できる。−例としＣのシーケンスは、ＰＥＡ、ｌ
の所でこのアレイに入り、次にＰＥ１．２．１．３．１
．４．２．４．２．３２．２．２．ｌ、３．１．３．２
．３．３．３４４．４．４．４．３．４．２へと進み、
ＰＥ４゜１の所で出るシーケンスである。

シストリック　トポロジーはまた、この１６個のＰＨの
任意の一つの所に一つの故障状態が存在した場合でも、
第５図の相互接続されたＰＥ構成内にインブラン１へす
ることかてきる。例えば、コーナーＰＥ１．１の所に故
障か存在すると想定した場合、シストリック　アレイを
残りの１５個のＰＥを以下のシリアル　シーケンスにて
接続することによって成長させることかできる。つまり
ＰＥ４．１の所てこのアレイに入り、次に、ＰＥ４．２
．４．３．４．４．３．４．３．３，３゜２．３．ｌ、
２．ｌ、２．２．１．２．１．３２．３．２．４へと進
み、ＰＥ１．４の所から出るシーケンスにて接続するこ
とによってこれを成長することかできる。

第５図を調べることによってまた、他のコーナーＰＥ４
．ｌ、４゜４、或はｌ、４の任意の所に一つの故障が発
生した場合、本質的にＥに説明のシストリック構成の鏡
像である１５−要素シストリック構成をｌｌｌ１．長て
きることがわかる。例えばＰＥ４．１の所の故障は、Ｐ
Ｅ１．ｌの所でアレイに入り、ＰＥ１．２．２．２．２
．１．３゜ｌ、３，２．４．２．４．３，３．３．２．
３．１．３．１．４．２．４．３．４へと進み、ＰＥ４
．４の所で出ることによって除去される。任意のコーナ
ーＰＨの所の単一の故障を補償するＰＥ相互接続経路の
幾何は全く同一である。

次に、ＰＥ１．３．４，２及び４．３と共にコーナーＰ
Ｅの内側にあり、アレイ周辺の北側及び南側に位置する
ＰＥ１．２の所の故障を想定する。この場合の故障補償
経路は、ＰＥ１．ｌの所から入り１次に、ＰＥ２．１．
２．２．２．３．１．３．１．４．２．４．３．４．３
．３．３゜２．３．ｌ、４．ｌ、４．２．４．３へと進
み、ＰＥ４．４の所て出るように選択される。ここでも
、第５図から、これと同一幾何の経路にて、任、ｄのＰ
Ｅ１．３．４．２及び４．３の所の単一故障が補償でき
ることかわかる。

次に、ＰＥ３．１．２．４及び３．４と共に、コーナー
ＰＥの内側にあり、アレイ周辺の東側及び西側に位置す
るＰＥ２．１の所の故障を想定する。この場合の故障補
償経路は、ＰＥ１．１の所から入り、次に、ＰＥ１．２
．２．３．２．３゜１．４．ｌ、４．２４．３．３．３
．２．３．１．３．１．４．２．４．３．４を結び、Ｐ
Ｅ４４の所で出るように選択される。これと同一幾何の
経路かＰＥ３．１．２．４及び３．４の所の屯−の故障
をも補償する。

ａ後に、この−例としての実施態様の４×４アレイにお
いては、このアレイの周辺上にないＰＥ２．３．３．２
及び３．３を含む４つのＰＨの−っである内側ＰＥ２．
２の所の故障を想定する。

この故障補償経路は、ＰＥ４．１の所から入り、ＰＥ４
．２．４．３　４．４　３．４　３．３３．２．３．１
．２．１．１．１．１．２．１゜３．２．３．２．４を
経て、ＰＥＩ、４の所から出るように選択される。ここ
でも、これと同一幾何の経路かＰＥ２．３．ａ、２及び
３．３の任意の所の単一の故障を補償する。

ここに説明の対称性の重要性は、シストリックアーキテ
クチャ−に対して、単一故障の可使な１６個のケースを
カバーするために四つの１故障ＰＥ再構成パターンか必
要とされるのみたということである。個々のパターンは
１５個の故障のないＰＥの完全な活用を与える。

シリアル的に接続されたその他の特定の再構成経路か、
ヒに説明の例とは別に、シストリックアレイ内の単一の
ＰＥ故障を直すために生成することかできる。

第５図に示されるアレイの耐故障性は、４つのコーナー
ＰＥの各々の所に二つの別個のアクセス（アレイに入る
ため或はこれから出るためアクセス）を提供することに
よってＰＨの４×４アレイ内に実現できると一般化する
ことができる。第５図に示されるような物理的実施態様
内にこの能力を実現するための一つの手段は、これら金
属リードをバック　プレーン内で第６図に示されるよう
な方法にて結ぶことである。示されるように、リートｂ
及びＣを共通のり−ドｙに結ぶことによって、リートｙ
を通じての経路が両方のコーナーＰＥ１．１及び４．１
に与えられる。また、リートａ及びｄを共通のリードＸ
に図解されるように結ぶことによって、リートｘを通じ
ての経路かこれと同一の二つのコーナーＰＥＬ、ｌ及び
４．１に与えられる、 ＰＥポートに入る或はこれから出るこれら冗長経路も多
用ボード構成内のあるＰＥボード全体のバイパスを可能
にする。第７図はポート４ｏ、４０ａ、４０ｂ及び４０
ｃを図解する。隣接するポートは、第６図との関連で説
明のように生成されたＸ−リードを結ぶことによって接
続される。

互いに一旦離されたボードは、ｙ−リードを結ぶことに
よって接続される。例えば、ポート４０ａ全体の破滅的
故障は、ｙプライム（ｙ−ｐｒｉｍｅ）と呼ばれる接続
によってバイパスされる。このｙ−バイパスは、ボード
４０が後者のＰＥ１．１或は４１のいずれかを通じてポ
ート４０ｂにアクセスを得ることを可能にする。これら
は、故障したポート４０ａに接続されたのと同一のＰＥ
である。

第５図に示されるように、バッファー４５．４５ａは、
夫々リードｂとＰＥ１．１．１．２に対する接続経路と
の間の信号の方向：及び、同様に、リートｇとＰＥ１．
４．２．４に対する接続経路の間の信号の方向を制御す
る０個々のバッファ−４５，４５ａは、従来の市販の３
−状態、双方向性デバイスである。外部制御手段、例え
ば、ポスト　コンピューターの制御下において、バッフ
ァー４５は、リードｂが一つの入力信号をモジュール４
０に提供するような第一の状態を取る。

第一二の状態においては、リードｂかモジュール４０か
らの出力信号のみを提供する。第３の状態ドにおいては
、回路は切れており、リートｂに、或はこれからの信号
がバスすることはない、バッファー４５ａの動作は、バ
ッファー４５と同一である。バッファー４５．４５ａに
よって提供される機能は、モジュール４０への或はこれ
からの接続オプションを加えることである０例えば、Ｐ
Ｅ１．１かリードＣ或はｄから／或はこれに信号をパス
することができない場合は、ＰＥ１．ｌをバイパスする
モジュール４０へのアクセスかその伝送状態の一つに置
かれたスイウチ４５ａに通じるリートｂによって提供さ
れる。バッファー４５゜４５ａはこの実現においては、
この格子への要求される様々なアクセス　ポートを提供
し、一方ハ・ンクブレーンへの接続の数を制限するため
に使用される。これらバッファーは故障したプロセッサ
要素を迂回するより多くの代替トポロジーを提供し、又
、バックプレーン接続の効率を上げる。

本発明に従ってＰＥを構成及び再構成するための様々な
コントロール手段が考案されている。第１３図に示され
るプロセッサ　コントロールの実行を起、動する個々の
ノードの構造の一例としての説明が最初に行なわれる。

第８図に番号５０にて示される個々の処理ノードは、デ
ジタル信号プロセッサ５１、プロセッサ５１の外側のメ
モリー５２、及びコンフィギユレーション網５３から成
る。プロセッサ５１は、好ましくは、アメリカン　テレ
フォン　アンド　テレグラフ　カンパニー　（Ａｍｅｒ
ｉｃａｎ　Ｔｅ１ｅｐｈｏｎｅ　ａｎｄＴｅｌｅｇｒａ
ｐｈ　Ｃｏｍｐａｎｙ）から“ＤＳＰ３２Ｃ”という名
前で販売されるデジタル信号プロセウサチップから成る
。メモリー５２は、各々がサイプレス　セミコンタクタ
−コーポレーション（Ｃｙｐｒｅｓｓ　Ｓｅｍ１ｃｏｎ
ｃｌｕｃｔｏｒ　Ｃｏｒｐｏｒａｔｉｏｎ　）から市水
されるＣＹ７Ｃ１９６デバイスである８個の６４Ｋ　　
Ｘ　　４スタティックＲＡＭチップから成る。網５３は
、例えば、ＡＴ＆Ｔによって２２４ピン　グリッド　ア
レイに配列されたセミ　カスタム０．９ミクロン　ツイ
ン　タブＣＭＯＳデバイスとして製造されたアプリケー
ション　スペシフィック集積回路チ・タブから成る。

網５３によつて提供される機上には、クロスポイント　
スイッチ　アレイ５４、入力ＦＩＦＯ７４、出力Ｆ　Ｉ
　ＦＯ７５，及び北、南、東、西の記号を持つ四つの隣
接ポートが含まれる。アプリケーション　プロセッサの
実行の最中に、ＤＳＰ５１に或はこれから送られるデー
タ信号は、入力Ｆ　Ｉ　ＦＯ７４及び出力ＦＩＦＯ７５
を通じて隣接するポートにルートされる。

個々のノード５０の四つのポートは、Ｎ、Ｅ、Ｓ、及び
Ｗと呼ばれる。この四つのポートの各／Ｚには、第８図
に見られるように夫々６１．６２．６３、及び６４の番
号か与えられたノード　パラレル　インターフェース（
ｎｏｄｅ−ｐａｒａｌｌｅｌ　１ｎｔｅｒｆａｅｃ、Ｎ
Ｐｌ）か提供される。隣接するノード、つまり、第５図
に示されるノード１．１−４．４の間のデータ及び見出
し情報は、これらＮＰＩを通して通信される。ノード間
の特定のデータ／見出１フ るためにセット　アップされる。第９は、（第４図のノ
ードとは異なり）全てか正常に動作するノード１．１−
４．４から成るポート４０を図解する。これらは、トリ
ー　トポロジーに構成されている。実線は、このトリー
構造内に使用されるノード間の経路を示し、点線は、使
用されてない経路を示す。典型的には、ポートＮか親と
指定された場合、ポートＳは未使用の或は採択されない
子供であり；ポートＥは親ノードの左の子供：そしてポ
ートＷは親ノードの右の子供となる．第９ＬＡはまた図
解されるポート４０に対する８個の外部接続を示す。こ
れらには、それらの“方向”ラベル、及び関連するＰＥ
ラベル・３４．１．Ｗ４。

１、Ｗｌ．　　ｌ，Ｎ１．４、Ｅｌ．４、Ｅ４．４、Ｎ
４、４か与えられる．以下のセクションにおいては、初
期コンフィギユレーションにおけるこれらポートの役割
が説明される。

個々のＰＥ５０に対して、コンフィギユレーション　メ
ツセージは１　（ａ）どのＰＥポートＮ、Ｓ，Ｅ，Ｗか
参加するか、つまり、このトリー内に親或は子供として
含まれるか，（ｂ）どのポートか現在のＰＥの親に接続
されるか；　（ｃ）ｆｉポートか入力ポートであり，子
供ポートが出力ポート（　”ＢＲＯＡＤＣＡＳＴ”モー
トの場合）であるか、或はその逆（“ＲＥＰＯＲＴ”モ
ートの場合）であるか；及び（ｄ）どのポートか現在ア
クティブであり、つまり、子供ＰＥに読み出し或は１竹
き込みのために使用されており、どのポートか現在バシ
ブであるかを決定する。

第１０図は１例えば、第９図のトリー　トポロジーにて
本発明を使用する並行多重ブロセウサシステムを大まか
に示す。第１θ図は、ＡＴ＆ＴＰＣ６３００＋ユニット
であり得るホスト　コンピュータ６０及び図面を簡単に
するための三つのみか示される１６個のＰＥから成る一
つのＰＥボードのみを示す。ｆ旦し、このアセンブリー
は通常、第５図に示されるタイプより多数のＰＥポート
から成る。

以下に詳細に説明される初期化プロセスか第１３［’ｌ
に示される。符号化メツセージは。ホスト６０内におい
て、従来の方法にて形成される。見出しメツセージか宛
先１０を指定する欄を含むように形成されるが，これは
このメツセージか送られるべきＰＥのＩＤを示す。この
見出しは又ＰＡＳＳＪＩＩを含むか、これは宛先に到達
した後てもこのメツセージが更に゛下流に°°向かって
伝播されるべきであるか否かを示す。

ホス１−６０からＰＥへの初期ノード　コンフィギユレ
ーション　コントロール　メツセージはパラレルの通信
コントロール　ハス５６を介して、個々のポート４０の
個々のＰＥ５０に送られる。これらメツセージは個々の
ノードにそのポートをいかに確立するかを指示する。第
１１図は。

第９図のＰＥの一つ、つまり任意に選ばれたＰＥ２．１
の構成を図解する。ボード　ルートＰＥ１．１の二つの
第２レベルの子供の一つであるＰＥ２．１は、そのＮＰ
Ｉが“回報通信”モードに構成されているように示され
る。ＮＰＩ　　Ｎ２゜１はＭＰＨのＮＰＩＳ、１．１か
らのデータメツセージを受信することができる。７６と
して示される経路は、ＮＰＩ　　Ｎ２．１から入力ＦＩ
ＦＯ７４を通じてＰＥ２．１のＤＳＰ５１へと構成され
、ＰＥ２．１のデータ処理動作をサポートする。７７．
７８にて示される二つのデータ信号ルート経路か、ＰＥ
２．１内に、第８図との関連て前に説明の構造によって
提供される。これらは、より低いレベルのＰＥのデータ
処理をサポートする。第１１図に示されるように、入力
ＦＩＦ０７４は、バイパス経路７フ、７８が指定された
ときは接続されない。

説明のプロセスに従９て達成された、第９図に示される
トリー　トポロジーのトリー°°リーフ（ｌｅａｆ）”
レベル及び関連する親子関係は、ルートＰＥ−１，１，
第２レベル−ＰＥ２１及び１．２；第３レベル−ＰＥ１
．３．４．３，３．１及び３．４：第４レベル−ＰＥ１
．４．２．３．３゜３．２．４．３．２．４．４．４．
ｌ、及び４゜２、及びｔＩＳ５レベルＰＥ２２から成る
。

個々のノードの所のベーシック　オペレーティング　シ
ステムに対する“Ｃ″言語よるプロセス　ステップ及び
コマンドのリストが付録工にリストされている。示され
るプロセスは、全てのノード間通信を遂行し、ノードの
メモリーへの／及びこれからのデータの読み出し及び書
き込み、及びホスト６０へのデータの書き込み、ホスト
６゜からにインストラクション及びデータの受信、及び
アプリケーション　コード、デバッキング　コード等の
実行を遂行する。

本発明は、アプリケーション　プロセスの実行の際の故
障の検出及び調節ができるように設計される０本発明の
この目的を達成するために、ＰＥは周期テスト　ルーチ
ンをランし、故障が検出された場合、ＰＥはホストを中
断するための信号を生成する。ＰＥの中断は、従来のよ
うにシステムに中断ビットを書き込むことによって行わ
れ、この結果として、第１Ｏ図のコントロール網が呼び
出される。この方向の中断はバス５９を介して実行され
る。ホスト６０によって生成される故障ルート迂回イン
ストラクションは、また、このコンフィギユレーション
　プロセスの際にバイパスされる故障したＰＥの調節を
行う。

前述のように、イ―々の１６−ＰＥポートの個々のＰＥ
は四つのポートを持つ、格子内のコーナーＰＥの各々の
中の二つのポートは、ボードの外側の通信を実行するた
めに使用することかできる。

更に、個／ｌのＰＥポートは、最も近くのＰＥ内のポー
トの一つと通信する。

ポートを構成する能力によるＰＥポート内でのＰＥ格子
の“成長”を許すフレキシビリティについて１次に、第
１４Ｕｆ！Ｕ及び第１５図（並びに第１６図）を参照し
ながら説明する０番号ｌ、２及び３にて示される三つの
ＰＥボードがトリー格子構造に対するポートからポート
へのＰＥ接続とともに示される。これらＰＥは、これら
の固定された格子位置に示されるのではなく、ＰＥポー
トか上に説明されたように構成されたときに生成される
データ　フローに対する実際のトリー幾何内に示される
。

第５図の基本ボード　モジュールの説明において前に述
べたように、８個の外部接続（ａからｈ）が提供され：
この数か２′ａトリー　マシーンに対するレイザーラン
（Ｌｅｉｓｅｒｓｏｎ）拡張スキームを遂行する。実際
に応用されたときのこれら能力の長所として、第１６図
に示されるように幾つかを挙げることかできる。

第一・に、３ボード装置からホスト６０への単一データ
　フロー接続は、ＰＥ４．１の西側ポートを通じて行わ
れるが、これは第５図にｂにて示される接続に対応する
。但し、コーナーＰＥの所に使用できる他の複数の外部
接続の任意の一つを、初期化の際にホスト６０から送ら
れるコントロール　インストラクションによって５ホス
ト６０への接続として使用することができる。

第二に、二つのデータ経路がポート２及び３をポート１
にリンクし、一つの経路か故障し・た時の冗長を提供す
る。これら経路はまたポートを構成することによって決
定される。ボードｌはポート３にポート３上のＰＥ４．
１のポートＳ及びＰＥ１、ｌのポートＮから成るインタ
ーフェースを通じて接続する。これに加えて、ポートｌ
はポート３に、ボード２を介して、ポートｌのＰＥ１．
１のポートＷとポート２のＰＥ１．１のポートＷの間の
経路を通じて接続する。つまり、ボード２の内側のＰＥ
４．１のポートＳへの幾つかの可壕な経路の任意の一つ
を経て、ボード３のＰＥ４．１のポートＷへと接続する
。

第三に、ボードｌのＰＥトリー構成は、ＰＥ３．２の使
用を省略し、従って、本発明の故障経路回避能力を図解
し、これと同時に、冗長のポートからボードへの経路を
提供し、また、ホスト・にこの３ポート　ユニットを接
続するための複数のオプションを示す。

当業者においては１本発明の教示から、様々なトポロジ
ー、様々な格子マツピンク及び様々なホストとポートの
相互接続か実現できることは＋ｖ＋　Ｅｌである。

パ　−ン　ライプーリー リアル　タイム計算についての知識かある人は、コンピ
ューター　アーキテクチュア　セットアツプ　プロセス
かリアル　タイム計算の実行に干渉すること、或はこれ
を妨害することが許されないことについて周知である。

従って１本発明の多重プロセッサ　トポロジーにおいて
は、典型的なノード　カウントは８から２５６であり、
一つ或は複数のノード故障を収容するために、簡単に数
千のシナリオか考えられる。リアル　タイム計算は、こ
れら動作に対して使用することはできない。従って、第
１０図のメモリー８０内に常駐するオフ　ライン　デー
タ　ベースに数百或は数千の代替ルート構成が供給され
る。各々の代替ルート構成は、特定の数のＰＥ、要求さ
れるトポロジ、及び初期成は進行中のテストを通して同
定される任意の特定のＰＥ４Ｉ虞に対して最適の（つま
り、最も浅いトリー　リーフ）の構成となるように事前
に決定される。この代替ルート構成セットには、例えば
第９図及び第５図に示されるようなルーティングに関す
る情報も含まれるが、こればかりでなく他の多くの情報
か含まれる。

これに加えて、メモリー８０には、好ましくはバックブ
レーン接続の故障を収容するための通信経路の特定の最
適の代替ルートか供給される。後者は、多重プロッサ動
作において経験される故障のかなりの割合を占める。

本発明は、第１図に示される信号パターン認識計算環境
内において実現できる０本発明が実際に有効である信号
パターン認識問題には、音声認識、話者の認識、イメー
ジされ物体の認識、ソーナー或はレーダー　ソースの同
定か含まれる。本発明か基礎を置く現存のパラレル処理
構成は本発明と譲受人を同一とするＡ、Ｌ、コーワン（
Ａ、、１．。

Ｇｏｒｉｎ）らによる１７８７年４月３０日に出願の特
許申請第０３４，８２４号において説明されているが、
この特許は、音声パターン認識アプリケーションの回報
通梠解決及び“報告”動作（ＲＲＯＡＤＣＡＳＴ　ＲＥ
ＳＯｌ、ＶＥａｎｄ　　ＲＥＰＯＲＴ”　ｏｐｅｒａｔ
ｉｏｎｓ）について説明し、また、関連する部分がここ
に参考のために編入されている。

要約すると、本発明は： （ａ）　　速隔コマン１〜　モジュールの制御下におい
て、カスタム　バックプレーン内の個々のＰＥボードの
相互接続経路を、線型シストリック、２進／非２ａトリ
ー、及び多くのハイブリット形式を含む多数のノード相
互接続トポロジーの要求される一つを合成するように構
成し：そして（ｂ）　　必要に応してこれら通信経路を
変更することによりノードを起動或は不俺にすることな
目的とするゆ 本発明の実現に当っては、あまり費用をかけることなく
、故障に対するある。程度の強さを得るための基本戦略
が要求され；このために：（Ｃ）　　アプリケーション
　プログラムに理想化或は正規化されたシステム構成を
運ぶためのステップを加えること： （ｄ）　　任意の構成のＰＥの頑丈さ或は健康状態を決
定するための手段を提供すること：及び（ｅ）　　低い
グレード　ベースにて、実行する、或は実行を継続する
ために、ノード／ＰＥを再編成することが要求される。

【図面の簡単な説明】

ｗＳ１図は信号パターン認識に対する従来のプロセスの
ブロック図； 第２図はトリー　マシーンに対する従来の拡張スキーム
のブロック図： 第３図は耐故障トリー拡張スキームのブロック図； ｍ４図は１６個の要素から成るＰＥアレイのブック図； 第５図は１６個の要素から成るボード　モジュールの外
部及び内部接続を示すブロック図；第６図は特定のセッ
トの外部リードを持つ本発明のＰＥポートの略図： 第７図は１６個の要素から成るＰＥボードを相互接続す
るためのオプションを示す略図；第８図は個々のＰＥノ
ードの機能を示すブロック図； 第９図は一例としての外部リンクを持つトリー構造に相
互接続されたポートＥの特定のＰＨのブロック図； 第１０図はホストに接続された多重プロセッサ　システ
ムの高レベルのブロック図；第１１図はノードの所の特
定の経路構成の結果としてのデータ経路を図解する略図
； 第１２図はホストから複数のポートにノード構成コマン
ドを送るためのバスを図解するブロック図； 第１３図はＰＥアレイを初期化するためのプロセスを説
明する流れ図：そして 第１４図及び第１５図から成る第１６図は、ポートの構
成によるＰＥポート内のＰＥ格子の生成を図解するブロ
ック図である。 〈主要部分の符号の説明〉 ２０ａ、２０ｂ　　・・・　モジュール２１ａ、２１ｂ
　　−−−サブトリー ２２ａ、　　２３ａ、 ２２ｂ、２３ｂ　　・・　バス ２４ａ、　２５ａ、 ２４ｂ、２５ｂ　　・・　拡張ＰＥ ２６ａ、　　２７ａ、　　２８ａ。 ２６ｂ、　２７ｂ、　２８ｂ ２９ａ、　３０ａ、　３１ａ、 ２９ｂ、　　３０ｂ、　３１ｂ　　　・　・ポート ＦＩＧ、　１ ＦＩＧ、　２ ＦＩＧ。 ＦＩＧ、　７ ホスト６０へ ＦＩＧ、　　５ ＦＩＧ、　　６ ＦＩＧ。 ＦＩＧ。 ＦＩＧ。 ＦＩＧ、１５ ＦＩＧ、　　１６

Claims (1)

1. 【特許請求の範囲】 １、制御的に起動される要素ポートを通じて固定的に相
   互接続された処理要素のアセンブリー内に要求されるノ
   ード相互接続トポロジーをはめ込むためのプロセスにお
   いて、該プロセスが：要求される動作可能なプロセッサ
   要素の相互接続トポロジーを定義するステップ、 該与えられたアセンブリーに対する該要求されるトポロ
   ジーの達成においてプロセッサ要素の使用効率を最大限
   にするプロセッサ要素のポートからポートへの構成を決
   定するステップ、及び 該プロセッサ要素のノードトポロジーを該 アセンブリーに該要素ポートの選択された幾つかを起動
   することによってはめ込むステップを含むことを特徴と
   するプロセス、 ２、制御的に起動される要素ポートを通じて固定的に相
   互接続された処理要素のアセンブリーに要求されるトリ
   ーノードトポロジーをはめ 込むためのプロセスにおいて、 要求されるトリーノード相互接続トポロジ ーを定義するステップ。 該与えられたアセンブリーに対する、動作可能であるこ
   とが知られているプロセッサの使用効率を最大限にする
   プロセッサ要素のポートからポートへの接続構成を決定
   するステップ、該ポートからポートへの接続構成をトリ
   ーの深さが最も浅くなるように修正するステップ、及び 該修正されたプロセッサ要素の接続構成を該要素のアセ
   ンブリー内に該プロセッサ要素ポートの選択された幾つ
   かを起動することによってはめ込むステップを含むこと
   を特徴とするプロセス。 ３、請求項２に記載のプロセスにおいて、該動作が可能
   なプロセッサ要素の動作性能を、動作不能となった要素
   を検出するために監視するステップ、及び 該ポートからポートへの接続構成をトリーの深さを最も
   浅くするため、及び残りの動作可能なプロセッサ要素の
   使用効率を最大にするために再修正するステップが更に
   含まれることを特徴とするプロセス。 ４、制御的に起動される要素ポートを通じて固定的に相
   互接続された処理要素のアセンブリー内に、要求される
   線型ノード相互接続トポロジーをはめ込むためのプロセ
   スにおいて、該プロセスが： 要求される動作可能なプロセッサ要素の線型相互接続ト
   ポロジーを定義するステップ、 該与えられたアセンブリーに対する、該要求される線型
   トポロジーの達成においてプロセッサ要素の使用効率を
   最大限にする最適のプロセッサ要素のポートからポート
   への構成を決定するステップ、及び 該プロセッサ要素の線型トポロジーを該アセンブリーに
   該要素ポートの選択された幾つかを起動することによっ
   てはめ込むステップを含むことを特徴とするプロセス。 ５、複数の再構成可能ポートを持つ固定的に相互接続さ
   れた処理要素のアセンブリー内に要求されるノード相互
   接続トポロジーを合成するためのプロセスにおいて、該
   プロセスが： 要求される動作可能な要素のポートからポートへの相互
   接続トポロジーを定義するステップ、 該要素及びこれらの相互接続経路を故障がないかテスト
   するステップ、 故障した要素或は相互接続経路を回避する代替のプロセ
   ッサ要素のポートからポートへの相互接続経路を決定す
   るステップ、及び 該ポートの選択された幾つかのみを該要素ポートの代替
   相互接続経路に基づいて再構成し、これによって、処理
   されるべき信号が故障してない要素及び相互接続経路を
   通過するようにルートの変更を行なうステップを含むこ
   とを特徴とするプロセス。 ６、ホストの制御下において処理要素のアセンブリー内
   に要求されるノード相互接続トポロジーを合成するため
   のプロセスにおいて、 個々の要素が複数の信号通信ポートを持ち、該要素が一
   つ或は複数の搭載手段上に物理的にｘ−ｙマトリックス
   に配列され、 個々の該マトリックスの該マトリックスのコーナーの所
   に位置する要素以外の個々の要素が四つの隣接するＰＥ
   に相互接続され、 個々のコーナー要素がその対応する二つの隣接する要素
   に接続され、また二つの外部接続経路を持ち、そして 該アセンブリーが個々の要素内の該処理要素と該複数の
   ポートの任意の一つとの間の信号ルートを制御するため
   の手段を含み、該プロセスが： 該ホスト内に個々のボードに対する要求されるプロセッ
   サ要素のボード内ポート相互接続トポロジーを定義する
   ステップ、 ホストのコントロール下において該要素を故障してない
   かテストするステップ、 該ホスト内において故障していると同定される要素を迂
   回して信号をルートする代替のプロセッサ要素のポート
   相互接続を決定するためのステップ；及び 該代替のプロセッサ要素のポート相互接続に基づいて該
   ポートの選択された幾つかを再構成するステップを含む
   ことを特徴とするプロセス。 ７、請求項６に記載のプロセスにおいて、該要求される
   トポロジーがトリーであり、そして該プロセスが更に： 該ホスト内に空き状態の故障してないプロセッサ要素及
   び通信経路を使用して該マトリックス内に最も浅いトリ
   ーのリーフを定義するステップを含むことを特徴とする
   のプロセス。 ８、トリー多重プロセッサトポロジーを該トポロジーへ
   のルート接続経路の数、及び拡張ノードの数を一定に保
   持しながら拡張するための装置において、該装置が： 各々が複数のポートを持つ実質的に同一のプロセッサ要
   素の第一及び第二のアレイ、及び個々のアレイ内にプロ
   セッサ要素の２−ルートサブトリーを形成するために、
   個々の該アレイ内の該要素の隣接する二つを除く全ての
   要素のポートを選択的に接続するための手段を含み、 該サブトリー内に使用されない二つの要素の各々が３−
   ポート拡張ノードを含み、 該二つのルート及び該３−ポート拡張ノードがこれによ
   って個々の該アレイへの８個の接続経路を提供し、該装
   置が更に 該サブトリー及び該第一のアレイ内の第一の拡張ノード
   を該第二のアレイの対応する部分に接続し、これによっ
   てさらに別の一つの２−ノードルートサブトリーを形成
   するための手 段を含み、 各々の該アレイの該第二の該拡張ノードがその対応する
   アレイ内の要素の替わりに使用でき、 該さらに別のサブトリーの該二つのルート及び該第二の
   拡張ノードがこれによって、該第一及び第二のプロセッ
   サ要素アレイの結合されたアセンブリーへの全部で８個
   の接続経路を含むことを特徴とする装置。 ９、請求項８に記載の装置において、各々の該プロセッ
   サ要素が４つのポートを含むことを特徴とする装置。 １０、請求項９に記載の装置において、プロセッサ要素
   の該第一及び第二のアレイがＸ−Ｙマトリックスに配列
   され、対応するプロセッサ要素がこれらの中間の隣接す
   る要素に接続されることを特徴とする装置。 １１、処理ノードとして相互接続された処理要素の制御
   されたアセンブリー内で並行計算プロセスを遂行するた
   めのシステムにおいて使用されるノードの所望のトポロ
   ジーを固定した格子内にはめ込むための手段において、
   該システムがさらに： 遠隔コマンドホスト、及び 一つ或は複数のノードのマトリックスに配列された複数
   のプロセッサ要素を含み、 該要素の各々が 該要素の処理要素にアクセスするための複数の外部ポー
   ト、及び 個々の該プロセッサ要素内の該処理要素と該複数のポー
   トの任意の一つの間の信号ルートの制御、及び選択され
   たポートの所での信号ルートのブロッキングを遂行する
   ための手段を含み、該システムがさらに 個々の該マトリックス内の該要素の選択されたポートを
   隣接する要素の選択されたポートに接続し、また、指定
   された要素の選択されたポートをプロセッサ要素のさら
   に別のマトリックス内の選択された要素のポート、或は
   該ホストに接続するための手段、及び 該ホスト内の該要素のポートを個々の要素の隣接するプ
   ロセッサ要素の選択された幾つかの要素のみへ信号が向
   けられるように、或はこれからの信号のみが通過するよ
   うに条件付けするための手段を含み、 該条件付け手段が該システムのノードに対する要求され
   る相互接続トポロジーを達成することを特徴とするシス
   テム。 １２、処理ノードとして固定的に相互接続された処理要
   素のアセンブリー内で並行計算プロセスを遂行するため
   のシステム内において使用される要求されるノード相互
   接続トポロジーを合成するための手段において、該シス
   テムが： 遠隔コマンドホスト、及び 一つ或は複数の長方形マトリックスのノードとして配列
   された複数のプロセッサ要素を含み、 個々の該要素が該要素の処理機能にアクセスする四つの
   外部ポートを持ち、該システムがさらに 所望のノード相互接続トポロジーを定義するための手段
   、 動作不能のプロセッサ要素を検出するための手段、 任意の該アセンブリーに対する正常に動作するプロセッ
   サ要素の使用効率を最大にするプロセッサ要素のポート
   からポートへの接続構成を決定するための手段、及び 該個々の要素内の該ホストの制御下において該正常なプ
   ロセッサ要素内のそれらの該処理機能とそれらの該四つ
   のポートの任意の一つとの間の信号の通過を起動し、そ
   して、選択されたポートの所での信号の通過をブロック
   するための手段を含むことを特徴とするシステム。 １３、請求項１２に記載のシステムにおいて、該所望の
   トポロジーがトリーであり、該システムがさらに 該ポートからポートへの接続構成をトリーの深さを最も
   浅くするように修正するための手段を含むことを特徴と
   するシステム。 １４、請求項１３に記載のシステムにおいて、該起動手
   段がさらに： 検出された動作不能のプロセッサ要素の該マトリックス
   内の位置の指標に応答して、該ポートからポートへの接
   続構成を該要素の動作する要素のみを使用するように再
   構成するための手段を含むことを特徴とするシステム。 １５、請求項１４に記載のシステムにおいて、該要素の
   選択されたポートを別のプロセッサ要素のマトリックス
   内の選択されたプロセッサ要素のポート或は該ホストに
   接続するための手段がさらに含まれることを特徴とする
   システム。 １６、請求項３又は７に記載のプロセスにおいて、該起
   動されたポートを親／子或は子／親経路として機能する
   ように動作するステップがさらに含まれることを特徴と
   するプロセス。 １７、請求項１４に記載の装置において、個々の該要素
   の該ポートの選択された幾つかを親／子或は子／親経路
   として機能するように方向付けるための手段がさらに含
   まれることを特徴とする装置。