JPS61201365A - 並列処理システムの自動再構成方式 - Google Patents
並列処理システムの自動再構成方式Info
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- JPS61201365A JPS61201365A JP60042384A JP4238485A JPS61201365A JP S61201365 A JPS61201365 A JP S61201365A JP 60042384 A JP60042384 A JP 60042384A JP 4238485 A JP4238485 A JP 4238485A JP S61201365 A JPS61201365 A JP S61201365A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、複数のプロセッサエレメントをメツシュ状に
結合して処理を分散させることにより、高度の並列処理
を実現する並列処理システムに係り、特に成るプロセッ
サエレメントに障害が生じた場合のシステムの自動再構
成方式に関する。
結合して処理を分散させることにより、高度の並列処理
を実現する並列処理システムに係り、特に成るプロセッ
サエレメントに障害が生じた場合のシステムの自動再構
成方式に関する。
科学技術計算等を超高速に実行する方式として、複数の
プロセッサエレメントをメツシュ状に結合し、各プロセ
ッサエレメントに処理を分散させる並列処理システムが
ある。
プロセッサエレメントをメツシュ状に結合し、各プロセ
ッサエレメントに処理を分散させる並列処理システムが
ある。
第２図は、かＮる並列処理システムの概略構成を示した
もので、１はコントロールユニット（ＣＵ）、２はプロ
セッサエレメント（ＰＥ）である。
もので、１はコントロールユニット（ＣＵ）、２はプロ
セッサエレメント（ＰＥ）である。
ＣＵＩはコントロール線３とステータス線４とデータ線
５で各ＰＥ２と接続され、各ＰＥ２の状態をステータス
線４で入手し、コントロール線３で各ＰＥ２を制御し、
さらにデータａ５で必要によりプログラム、データを送
受する。ＰＥ２は演算を実行する演算部と各ＰＥ間のデ
ータ転送を行う転送部とＣＵとのインタフェース部を有
している。
５で各ＰＥ２と接続され、各ＰＥ２の状態をステータス
線４で入手し、コントロール線３で各ＰＥ２を制御し、
さらにデータａ５で必要によりプログラム、データを送
受する。ＰＥ２は演算を実行する演算部と各ＰＥ間のデ
ータ転送を行う転送部とＣＵとのインタフェース部を有
している。
第２図の主な処理の流れを説明すると、まず。
ＣＵＩは各ＰＥ２に対してプログラムを初期設定する。
初期設定後、ＣＵｌはスタート信号を出し。
ＰＥ２の実行を指示する。この実行指示を受けて、各Ｐ
Ｅ２はメモリから命令を読み出して演算を行う。また、
ＰＥ間転送によって、演算に必要なデータを送受する。
Ｅ２はメモリから命令を読み出して演算を行う。また、
ＰＥ間転送によって、演算に必要なデータを送受する。
ＰＥ２は演算を終了すると、その旨をＣＵＩに報告する
。報告後、ＣＵｌは各ＰＥ２の演算結果を受は取って編
集を行う。また。
。報告後、ＣＵｌは各ＰＥ２の演算結果を受は取って編
集を行う。また。
必要に応じて、編集した結果をＰＥ２に送り、再度、演
算を開始させる。
算を開始させる。
従来、かＮる並列処理システムは、処理の実行中にＰＥ
に障害が生じた場合１次のような方法をとっていた。第
１はシステムを停止状態にして。
に障害が生じた場合１次のような方法をとっていた。第
１はシステムを停止状態にして。
障害の生じたＰＥを正常なＰＥに手動で取り換え、再度
、最初から実行を行う方法である。第２は。
、最初から実行を行う方法である。第２は。
システム全体を二重化しておき、障害が生じた場合、予
備のシステムに自動的に切り換え、再度、実行を行う方
法である。しかし、前者は手動操作をともなうため、回
復に時間がか＼す、後者は完全二重化のため、ハードウ
ェア的に冗長度が大きい欠点を有している。
備のシステムに自動的に切り換え、再度、実行を行う方
法である。しかし、前者は手動操作をともなうため、回
復に時間がか＼す、後者は完全二重化のため、ハードウ
ェア的に冗長度が大きい欠点を有している。
本発明は、従来のか＼る問題点を解決するものであり、
ＰＥに障害が生じた場合、システムをダウンさせること
なしに、自動的に短時間でシステムを再構成し、しかも
ハードウェア的に冗長度の少ない再構成をサーポートし
ようとするものである。
ＰＥに障害が生じた場合、システムをダウンさせること
なしに、自動的に短時間でシステムを再構成し、しかも
ハードウェア的に冗長度の少ない再構成をサーポートし
ようとするものである。
本発明は、メツシュ状に結合された複数のＰＥと各ＰＥ
を制御するＣＵとからなる並列処理システムにおいて、
任意の行および／または列のＰＥを予備にすると共に、
各ＰＥに障害を検出しその障害箇所をＣＵに報告する手
段とＣＵの指示によってスルー状態（前段ＰＥからの転
送データをそのまき後段ＰＥに転送する状態）または非
スルー状態（前段ＰＥからの転送データを入力し、演算
したのち後段ＰＥに転送する状Ｓ）にする手段を設ける
。
を制御するＣＵとからなる並列処理システムにおいて、
任意の行および／または列のＰＥを予備にすると共に、
各ＰＥに障害を検出しその障害箇所をＣＵに報告する手
段とＣＵの指示によってスルー状態（前段ＰＥからの転
送データをそのまき後段ＰＥに転送する状態）または非
スルー状態（前段ＰＥからの転送データを入力し、演算
したのち後段ＰＥに転送する状Ｓ）にする手段を設ける
。
あるＰＥに障害が発生した時、ＣＵはＰＥ側から障害の
報告を受けると、ＰＥを制御して、障害ＰＥと同じ行ま
たは列、あるいは行と列の両方にあるＰＥ群をスルー状
態にし、予備のＰＥ群を非スルー状態に切り換える。こ
れにより、ハードウェア的に冗長度の少ない再構成をサ
ポートできる。
報告を受けると、ＰＥを制御して、障害ＰＥと同じ行ま
たは列、あるいは行と列の両方にあるＰＥ群をスルー状
態にし、予備のＰＥ群を非スルー状態に切り換える。こ
れにより、ハードウェア的に冗長度の少ない再構成をサ
ポートできる。
また、再構成によるソフトウェアへの影響も少ない。
第１図は本発明の一実施例であってＰＥの構成を示した
ものである。第１図において、６はＰＥ間のデータ転送
を行う転送部、７は演算を実行する演算部である。転送
部６はバッファ８．１／４セレクタ９．１／２セレクタ
１０、制御フリップフロップ（ＦＦ）１１．１／２セレ
クタ１２を具備している。４個のバッファ８はそれぞれ
上下左右のＰＥからの転送データを保持し、制御ＦＦ１
１はＣＵからの制御信号（１２のセレクト信号）を保持
する。演算部７は演算ユニット１３．メモリ１４．プロ
セッサ１５を具備している。
ものである。第１図において、６はＰＥ間のデータ転送
を行う転送部、７は演算を実行する演算部である。転送
部６はバッファ８．１／４セレクタ９．１／２セレクタ
１０、制御フリップフロップ（ＦＦ）１１．１／２セレ
クタ１２を具備している。４個のバッファ８はそれぞれ
上下左右のＰＥからの転送データを保持し、制御ＦＦ１
１はＣＵからの制御信号（１２のセレクト信号）を保持
する。演算部７は演算ユニット１３．メモリ１４．プロ
セッサ１５を具備している。
ＣＵＩ及びＰＥ２の動作を第３図及び第４図の例により
説明する。
説明する。
はじめ、第３図の例について説明する。第３図はＰＥ間
のパス系で障害が発生した場合の障害発生前と後のシス
テム状態を示したものである。１６は各ＰＥ２のスルー
／非スルー状態を保持しているレジスタで、ＣＵｌ上に
用意される。１８は予備列のｐｔ群、１９は障害箇所で
ある。
のパス系で障害が発生した場合の障害発生前と後のシス
テム状態を示したものである。１６は各ＰＥ２のスルー
／非スルー状態を保持しているレジスタで、ＣＵｌ上に
用意される。１８は予備列のｐｔ群、１９は障害箇所で
ある。
まず、ＣＵｌはプログラムを各ＰＥ２に初期設定する前
に、ＰＥ群の構成を設定する。第３図の例では、Ｄ、Ｈ
，Ｌ、ＰのＰＥを予備とし、それ以外のＡ、Ｂ、Ｃ，Ｅ
、Ｆ、Ｇ、１．Ｊ、に、Ｍ。
に、ＰＥ群の構成を設定する。第３図の例では、Ｄ、Ｈ
，Ｌ、ＰのＰＥを予備とし、それ以外のＡ、Ｂ、Ｃ，Ｅ
、Ｆ、Ｇ、１．Ｊ、に、Ｍ。
Ｎ、ＯのＰＥで３×４のメツシュ群を構成する。
この指定として、ＣＵｌは、予備のり、Ｈ，Ｌ。
Ｐをスルー状態に、それ以外のＰＥを非スルー状態とす
る。第３図（ａ）（再構成前）のレジスタ１６は、この
状態を示し、１１１ Ｈｌは非スルー状態、ＩＩ Ｏ１
１はスルー状態である。このレジスタ１６の状態に対応
して第１図に示すＰＥ２の制御ＦＦＩＩがＣＵＩによっ
てセットされる。すなわち、レジスタ１６の対応するビ
ットがＩＩ １１＃ならば、該当ＰＥの制御ＦＦＩＩは
１′″ １１０ ＃ｌならばＩＩ ０１７にセットされ
る。制御ＦＦＩＩが０″′の場合、セレクタ１２はバッ
ファ８からのデータを選択し ｒｒ １ ｐｓの場合は
セレクタ１０からのデータを選択する。従って、制御Ｆ
ＦＩＩが０′″、すなわちＣＵＩからスルー状態が指示
された場合、ＰＥ２は右ＰＥからのデータを左ＰＥへ、
左ＰＥからのデータを右ＰＥへ、上ＰＥからのデータを
下ＰＥへ、下ＰＥからのデータを上ＰＥへそのまき、ダ
イレクトに転送する。
る。第３図（ａ）（再構成前）のレジスタ１６は、この
状態を示し、１１１ Ｈｌは非スルー状態、ＩＩ Ｏ１
１はスルー状態である。このレジスタ１６の状態に対応
して第１図に示すＰＥ２の制御ＦＦＩＩがＣＵＩによっ
てセットされる。すなわち、レジスタ１６の対応するビ
ットがＩＩ １１＃ならば、該当ＰＥの制御ＦＦＩＩは
１′″ １１０ ＃ｌならばＩＩ ０１７にセットされ
る。制御ＦＦＩＩが０″′の場合、セレクタ１２はバッ
ファ８からのデータを選択し ｒｒ １ ｐｓの場合は
セレクタ１０からのデータを選択する。従って、制御Ｆ
ＦＩＩが０′″、すなわちＣＵＩからスルー状態が指示
された場合、ＰＥ２は右ＰＥからのデータを左ＰＥへ、
左ＰＥからのデータを右ＰＥへ、上ＰＥからのデータを
下ＰＥへ、下ＰＥからのデータを上ＰＥへそのまき、ダ
イレクトに転送する。
次に、ＣＵＬは各ＰＥに対して初期設定する。
すなわち、プログラムを全ＰＥに対して設定する。
全ＰＥに対して同じプログラムをセットする場合は、ブ
ロードキャストで同時に設定する。この際、予備のＰＥ
群に対しては、プログラムをセットしても、セットしな
くてもどちらでも良い、これは、スルー状態を制御する
のはＣＵであり、ＰＥに制御されないからである。全Ｐ
Ｅに対して異なるプログラムをセットする場合は、ＣＵ
ｌはレジスタ１６の各ＰＥに対応するビットがｒｅ １
＃＋であるＰＥに対してプログラムを順にセットする
。゛０″であるＰＥに対しては、プログラムをセットせ
ず１次のＩＩ ０１７でないＰＥに移る。レジスタ１６
に相当するハードウェアがなければ、プログラマはプロ
グラムの初期設定時や、ＰＥからの報告時や、ＣＵから
ＰＥに対してデータを設定する時に、ソフトウェア上で
どのＰＥとの通信かを管理せねばならず、その管理がプ
ログラミングを複雑にする。データの設定は１通常、Ｐ
Ｅ毎に値が異っており。
ロードキャストで同時に設定する。この際、予備のＰＥ
群に対しては、プログラムをセットしても、セットしな
くてもどちらでも良い、これは、スルー状態を制御する
のはＣＵであり、ＰＥに制御されないからである。全Ｐ
Ｅに対して異なるプログラムをセットする場合は、ＣＵ
ｌはレジスタ１６の各ＰＥに対応するビットがｒｅ １
＃＋であるＰＥに対してプログラムを順にセットする
。゛０″であるＰＥに対しては、プログラムをセットせ
ず１次のＩＩ ０１７でないＰＥに移る。レジスタ１６
に相当するハードウェアがなければ、プログラマはプロ
グラムの初期設定時や、ＰＥからの報告時や、ＣＵから
ＰＥに対してデータを設定する時に、ソフトウェア上で
どのＰＥとの通信かを管理せねばならず、その管理がプ
ログラミングを複雑にする。データの設定は１通常、Ｐ
Ｅ毎に値が異っており。
そのセット法は、上記の異なるプログラムをセットする
場合と同じである。
場合と同じである。
次に、初期設定後、各ＰＥ２は内部演算を実行し、必要
に応じてＰＥ間とのデータ転送を行う。
に応じてＰＥ間とのデータ転送を行う。
いま、同一パターンの右方向の隣接転送を例とする。す
なわち、Ａ＋Ｂ、Ｂ→Ｃ，Ｃ→（Ｄ）→Ａ。
なわち、Ａ＋Ｂ、Ｂ→Ｃ，Ｃ→（Ｄ）→Ａ。
Ｅ−＋Ｆ＋ Ｆ−＋Ｇ＋ Ｇ→（Ｈ）→Ｅ、Ｉ４Ｊ、Ｊ
→に、に→（Ｌ）→Ｉ、Ｍ−）Ｎ、Ｎ→０．０→（Ｐ）
→Ｍの転送を行うとする。ＰＥ間転送方式としては１次
の２つがあるが、本発明はどちらの場合でも適用できる
。
→に、に→（Ｌ）→Ｉ、Ｍ−）Ｎ、Ｎ→０．０→（Ｐ）
→Ｍの転送を行うとする。ＰＥ間転送方式としては１次
の２つがあるが、本発明はどちらの場合でも適用できる
。
■ クロックと非同期に行う。すなわち、あるプロｈコ
ルでもってハンドシェイク的に行う。この場合、スルー
状態によるＰＥ間転送への影響は波形上のなまりであっ
て、ディレィ上の問題はない。
ルでもってハンドシェイク的に行う。この場合、スルー
状態によるＰＥ間転送への影響は波形上のなまりであっ
て、ディレィ上の問題はない。
（２クロックに同期して行う。すなわち１通信上のディ
レィは、クロック内に納まる必要がある。
レィは、クロック内に納まる必要がある。
したがって、スルー状態が連続して続く場合、ディレィ
がクロック内に納まる様に、前もってどれ位までスルー
状態が許されるかを見積もっておく必要がある。
がクロック内に納まる様に、前もってどれ位までスルー
状態が許されるかを見積もっておく必要がある。
第３図では、メツシュの終端が行・列単位にループして
いるとしたが、終端が開いていても同じである。なお、
終端が１次元ループしている場合、すなわち、第３図に
おいて、ループがＡ→Ｂ→Ｃ→Ｄ−＋Ｅ −Ｓ Ｆ−＋
Ｑ−＋Ｈ−） Ｉ→Ｊ→に→Ｌ→Ｍ→Ｎ→０−）Ｐ−）
Ａとなっているときに、予＠ＰＥを行方向の例えばＭ、
Ｂ、Ｎ、Ｏ，Ｐとすると、スルー状態のＰＥが連続して
Ｍ、Ｎ、Ｏ，Ｐとなり、上記■の場合１問題となるケー
スがある。従って。
いるとしたが、終端が開いていても同じである。なお、
終端が１次元ループしている場合、すなわち、第３図に
おいて、ループがＡ→Ｂ→Ｃ→Ｄ−＋Ｅ −Ｓ Ｆ−＋
Ｑ−＋Ｈ−） Ｉ→Ｊ→に→Ｌ→Ｍ→Ｎ→０−）Ｐ−）
Ａとなっているときに、予＠ＰＥを行方向の例えばＭ、
Ｂ、Ｎ、Ｏ，Ｐとすると、スルー状態のＰＥが連続して
Ｍ、Ｎ、Ｏ，Ｐとなり、上記■の場合１問題となるケー
スがある。従って。
この場合は予備のＰＥを列方向にり、Ｍ、Ｌ、Ｐとする
必要がある。
必要がある。
各ＰＥ２はＰＥ間転送によって演算に必要なデータがそ
ろった時点で演算を行う、すなわち、第１図において、
ＰＥ５はセレクタ９により必要な方向からのデータを選
択し、演算ユニツ１−１３に取り込む。また、演算結果
を他ＰＥに転送する場合は、演算ユニット１３のデータ
をセレクタ１０を介して各隣接ＰＥに転送する。ＣＵＩ
からロードされたプログラムはメモリ１４に格納さ九て
おり、該プログラムに従いプロセッサ１５は演算ユニッ
ト１３の動作を制御する。また、メモリ１４は演算の中
途データ等を格納するのにも使われる。
ろった時点で演算を行う、すなわち、第１図において、
ＰＥ５はセレクタ９により必要な方向からのデータを選
択し、演算ユニツ１−１３に取り込む。また、演算結果
を他ＰＥに転送する場合は、演算ユニット１３のデータ
をセレクタ１０を介して各隣接ＰＥに転送する。ＣＵＩ
からロードされたプログラムはメモリ１４に格納さ九て
おり、該プログラムに従いプロセッサ１５は演算ユニッ
ト１３の動作を制御する。また、メモリ１４は演算の中
途データ等を格納するのにも使われる。
次に、第３図（ａ）のシステムの稼動中に１９の箇所で
障害が発生した場合の動作を説明する。
障害が発生した場合の動作を説明する。
障害が発生すると、例えばＧのＰＥは障害発生と障害箇
所１９をＣＵＩに報告する。ＣＵｌはＰＥから障害発生
報告を受信すると、どこで生じたかを判別し、スルー状
態にすべきＰＥ群を決定する。第３図（ａ）の例ではＣ
，Ｇ、に、○がそうである。次に、非スルー状態にすべ
き予備群を決める。本例ではり、Ｈ，Ｌ、Ｐがそうであ
る。そして、ＣＵｌはレジスタ１６内の、スルー状態に
するＰＥ群に対応するビットｔ ” ｏ ”、非スルー
状態にするＰＥ群に対応するビットを１１１１１にして
、ＰＥを再構成する。第３図（ｂ）のレジスタ１６は該
再構成後の状態を示す。このレジスタ１６の状態に対応
して、第１図に示す各ＰＥ２の制御ＦＦ１ｌが′０″あ
るいは１′″にセットされ、該制御ＦＦ１１が′″０″
のＰＥはスルー状態に、Ｉｔ Ｉ ＩＩのＰＥは非スル
ー状態になる。
所１９をＣＵＩに報告する。ＣＵｌはＰＥから障害発生
報告を受信すると、どこで生じたかを判別し、スルー状
態にすべきＰＥ群を決定する。第３図（ａ）の例ではＣ
，Ｇ、に、○がそうである。次に、非スルー状態にすべ
き予備群を決める。本例ではり、Ｈ，Ｌ、Ｐがそうであ
る。そして、ＣＵｌはレジスタ１６内の、スルー状態に
するＰＥ群に対応するビットｔ ” ｏ ”、非スルー
状態にするＰＥ群に対応するビットを１１１１１にして
、ＰＥを再構成する。第３図（ｂ）のレジスタ１６は該
再構成後の状態を示す。このレジスタ１６の状態に対応
して、第１図に示す各ＰＥ２の制御ＦＦ１ｌが′０″あ
るいは１′″にセットされ、該制御ＦＦ１１が′″０″
のＰＥはスルー状態に、Ｉｔ Ｉ ＩＩのＰＥは非スル
ー状態になる。
次に、ＣＵＩは、プログラムを各ＰＥ２に再設定する。
二Ｎで、ＩＩ害が発生した地点から再発行しないのは、
正常なＰＥへの停止状態と、再スタート地点からの再ス
タートが難しいからである。
正常なＰＥへの停止状態と、再スタート地点からの再ス
タートが難しいからである。
この再構成後の再設定において、前に述べたように、レ
ジスタ１６により、ＣＵＩはどのＰＥが予備となったか
を管理することなしに、再設定が可能である。また、Ｐ
Ｅで演算が終了してＣＵに報告する際、ＣＵはとのＰＥ
からの報告かをレジスタ１６を見て管理できる。
ジスタ１６により、ＣＵＩはどのＰＥが予備となったか
を管理することなしに、再設定が可能である。また、Ｐ
Ｅで演算が終了してＣＵに報告する際、ＣＵはとのＰＥ
からの報告かをレジスタ１６を見て管理できる。
プログラムの再設定後、ＣＵＩからの再開指示により、
各ＰＥは内部演算を実行し、必要に応じてＰＥ間とのデ
ータ転送を行う。同一パターンで右方向の隣接転送を例
に取ると、Ａ−）Ｂ、Ｂ→（Ｃ）→Ｄ、Ｄ−）Ａ、Ｅ−
＋Ｆ、Ｆ→（Ｇ）→Ｈ９ｉ−）Ｊ、Ｊ→（Ｋ）→Ｌ、Ｍ
−）Ｎ、Ｎ→（０）→Ｐ、ＰＧＭで転送を行う。
各ＰＥは内部演算を実行し、必要に応じてＰＥ間とのデ
ータ転送を行う。同一パターンで右方向の隣接転送を例
に取ると、Ａ−）Ｂ、Ｂ→（Ｃ）→Ｄ、Ｄ−）Ａ、Ｅ−
＋Ｆ、Ｆ→（Ｇ）→Ｈ９ｉ−）Ｊ、Ｊ→（Ｋ）→Ｌ、Ｍ
−）Ｎ、Ｎ→（０）→Ｐ、ＰＧＭで転送を行う。
第３図はＰＥ間のパス系で障害が発生した場合の例であ
ったが、第１図に示すＰＥ２内の演算部７で障害が発生
した場合にも同様である。すなわち、ＰＥ間のパス系あ
るいはＰＥ内の演算部で障害が発生した場合、それと同
じ行または列のＰＥ群をスルー状態にし、予備行または
列のＰＥ群を非スルー状態にすればよい。
ったが、第１図に示すＰＥ２内の演算部７で障害が発生
した場合にも同様である。すなわち、ＰＥ間のパス系あ
るいはＰＥ内の演算部で障害が発生した場合、それと同
じ行または列のＰＥ群をスルー状態にし、予備行または
列のＰＥ群を非スルー状態にすればよい。
次に第４図の例について説明する。第４図は第１図に示
すＰＥ内の転送部６で障害が発生した場合の障害発生前
と後のシステム状態を示したものである。１６は各ＰＥ
のスルー／非スルー状態を保持するレジスタ、１８は予
備行と列のＰＥ群、１９は障害箇所である。
すＰＥ内の転送部６で障害が発生した場合の障害発生前
と後のシステム状態を示したものである。１６は各ＰＥ
のスルー／非スルー状態を保持するレジスタ、１８は予
備行と列のＰＥ群、１９は障害箇所である。
第４図では、予備系の行と列、すなわち、Ｄ。
Ｌ、Ｍ、Ｎ、Ｏ，Ｐとして、残りのＰＥで３×３のメツ
シュ群を構成している。従って、再構成前のレジスタ１
６の状態は、第４図（ａ）のようになり、同一パターン
で右方向の隣接転送を例にとると、Ａ−４１３，ｆ３−
＋Ｃ，Ｃ→（Ｄ）→Ａ、Ｅ→Ｆ。
シュ群を構成している。従って、再構成前のレジスタ１
６の状態は、第４図（ａ）のようになり、同一パターン
で右方向の隣接転送を例にとると、Ａ−４１３，ｆ３−
＋Ｃ，Ｃ→（Ｄ）→Ａ、Ｅ→Ｆ。
Ｇ→（Ｈ）→Ｅ、ｉ−Ｊ＊ Ｊ−に＋ Ｋ→（Ｌ）→ｉ
で転送を行う。
で転送を行う。
次に、ＧのＰＥで障害が発生し、それが転送部の障害で
ＰＥ間転送の正常性が保証されない場合、Ｇと同じ行お
よび列のＰＥ群を予備のＰＥ群１８に切り換える必要が
ある。即ち、Ｃ１Ｊ１は、スルー状態にすべぎＰＥ群と
して１行方向はＥ、Ｆ。
ＰＥ間転送の正常性が保証されない場合、Ｇと同じ行お
よび列のＰＥ群を予備のＰＥ群１８に切り換える必要が
ある。即ち、Ｃ１Ｊ１は、スルー状態にすべぎＰＥ群と
して１行方向はＥ、Ｆ。
Ｇ、Ｈを１列方向はＣ，Ｇ、に、Ｏをそれぞれ決定し、
また、子ＷＰＥ群１８のり、Ｌ、Ｍ、Ｎ。
また、子ＷＰＥ群１８のり、Ｌ、Ｍ、Ｎ。
Ｐを非スルー状態に設定して、ＰＥを再構成する。
・第４図（ｂ）のレジスタ１６は該再°構成後の状態を
示す。従って、再構成後の同一パターンで右方向の隣接
転送は、第４図（ｂ）に示すように、Ａ→Ｂ、Ｂ→（Ｃ
）→Ｄ、Ｄ−＋Ａ、ｉ−＋Ｊ、Ｊ→（Ｋ）→Ｌ、Ｌ→ｉ
、Ｍ−＋Ｎ、Ｎ→（○）→Ｐ。
示す。従って、再構成後の同一パターンで右方向の隣接
転送は、第４図（ｂ）に示すように、Ａ→Ｂ、Ｂ→（Ｃ
）→Ｄ、Ｄ−＋Ａ、ｉ−＋Ｊ、Ｊ→（Ｋ）→Ｌ、Ｌ→ｉ
、Ｍ−＋Ｎ、Ｎ→（○）→Ｐ。
Ｐ−４Ｍとなる。
第５図はＣＵ側の障害処理フローをまとめて示したもの
である。即ち、ＣＵＩは各ＰＥ２からの障害報告の有無
を常に監視しており（ステップ１０１）、障害報告を受
信すると、障害箇所を判別する（ステップ１０２）。そ
して、ＰＥ間のパス系あるいはＰＥ間の演算部の障害の
場合は、あらかじめ定めである予備行または列のＰＥ群
を非スルー状態にしくステップ１０３）、障害の生じた
ＰＥと同じ行または列のＰＥ群をスルー状態にする（ス
テップ１０４）。ＰＥ間の転送部の障害の場合は、予備
行と予備列の両方のＰＥ群を非スルー状態にしくステッ
プ１０５）、障害の生じたＰＥと同じ行、列のＰＥ群を
スルー状態にする（ステップｌ０６）。次にＰＥヘプロ
グラムの再初期設定を行い（ステップ１０７）、再開始
指示を送出する（ステップ１０８）。
である。即ち、ＣＵＩは各ＰＥ２からの障害報告の有無
を常に監視しており（ステップ１０１）、障害報告を受
信すると、障害箇所を判別する（ステップ１０２）。そ
して、ＰＥ間のパス系あるいはＰＥ間の演算部の障害の
場合は、あらかじめ定めである予備行または列のＰＥ群
を非スルー状態にしくステップ１０３）、障害の生じた
ＰＥと同じ行または列のＰＥ群をスルー状態にする（ス
テップ１０４）。ＰＥ間の転送部の障害の場合は、予備
行と予備列の両方のＰＥ群を非スルー状態にしくステッ
プ１０５）、障害の生じたＰＥと同じ行、列のＰＥ群を
スルー状態にする（ステップｌ０６）。次にＰＥヘプロ
グラムの再初期設定を行い（ステップ１０７）、再開始
指示を送出する（ステップ１０８）。
以上、実施例では、メツシュの終端が閉じているとした
が、メツシュの終端が開いていても、本発明方式は適用
できる。さらに、ネットワーク構成が、メツシュに類似
したプロセッサ・ネットワーク型、例えば、キューブに
も適用できることは明らかである。
が、メツシュの終端が開いていても、本発明方式は適用
できる。さらに、ネットワーク構成が、メツシュに類似
したプロセッサ・ネットワーク型、例えば、キューブに
も適用できることは明らかである。
また、実施例では、ＰＥはプロセッサとプログラム格納
用のメモリを持ち、ＰＥ自ら独自の処理ができる構成で
あるとしたが、そうでない構成、単に演算機構しがなく
、独自では何ら処理ができない構成にも適用できる。
用のメモリを持ち、ＰＥ自ら独自の処理ができる構成で
あるとしたが、そうでない構成、単に演算機構しがなく
、独自では何ら処理ができない構成にも適用できる。
また、ＰＥの処理形態がフォノ・フイマン以外の１例え
ばデータフロー型においても本発明方式は適用できる。
ばデータフロー型においても本発明方式は適用できる。
以上、説明したように１本発明はＰＥにスルー／非スル
ー用のハードウェアを付加する事により。
ー用のハードウェアを付加する事により。
ＰＥに障害が発生しても、予備系のＰＥに切り換え、シ
ステムを再構成する事により、システムをダウンさせる
事なしに容易に再実行が可能となる。
ステムを再構成する事により、システムをダウンさせる
事なしに容易に再実行が可能となる。
また、再構成が生じてもＣＵにどのＰＥがスルー状態で
あるかを保持するハードウェアを設けているので、ソフ
トウェアはとのＰＥがスルー状態であるかを管理する必
要がない。
あるかを保持するハードウェアを設けているので、ソフ
トウェアはとのＰＥがスルー状態であるかを管理する必
要がない。
第１図は本発明によるプロセッサエレメントの一実施例
を示す図、第２図は並列処理システムの構成例を示す図
、第３図および第４図は本発明によるシステム状態遷移
の一例を示す図、第５図はコントロールユニットの障害
処理フローを示す図である。 ■・・・コントロールユニット（ＣＵ）２・・・プロセ
ッサエレメント（ＰＥ）、１８・・・予備ＰＥ群、
１９・・・障害箇所。 第 ３ 図 （υ）（ｂ） 濤填Ａ前） （Ａ噂へ゛４９ 第 ４ 図 （久）（ｂ） （馴＊Ａ−＠） 浜棋双イゎ 第 ５ 図
を示す図、第２図は並列処理システムの構成例を示す図
、第３図および第４図は本発明によるシステム状態遷移
の一例を示す図、第５図はコントロールユニットの障害
処理フローを示す図である。 ■・・・コントロールユニット（ＣＵ）２・・・プロセ
ッサエレメント（ＰＥ）、１８・・・予備ＰＥ群、
１９・・・障害箇所。 第 ３ 図 （υ）（ｂ） 濤填Ａ前） （Ａ噂へ゛４９ 第 ４ 図 （久）（ｂ） （馴＊Ａ−＠） 浜棋双イゎ 第 ５ 図
Claims (1)
- （１）メッシュ状に結合された複数のプロセッサエレメ
ント（ＰＥ）と各ＰＥを制御するコントロールユニット
（ＣＵ）からなる並列処理システムにおいて、各ＰＥに
、障害を検出しその障害箇所をＣＵに報告する手段とＣ
Ｕの指示によってスルー状態または非スルー状態にする
手段を設けると共に、前記ＣＵは、前記メッシュ状に結
合された複数のＰＥの任意の行および／または列のＰＥ
を予備系として、通常は前記予備系のＰＥをスルー状態
に、残りのＰＥを非スルー状態に設定し、障害が発生し
て、該当ＰＥから障害の報告を受けると、障害箇所のＰ
Ｅと同じ行または列、あるいは行と列の両方にあるＰＥ
群をスルー状態に、予備のＰＥ群と非スルー状態に切り
換えることを特徴とする並列処理システムの自動再構成
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042384A JPS61201365A (ja) | 1985-03-04 | 1985-03-04 | 並列処理システムの自動再構成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60042384A JPS61201365A (ja) | 1985-03-04 | 1985-03-04 | 並列処理システムの自動再構成方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61201365A true JPS61201365A (ja) | 1986-09-06 |
Family
ID=12634569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60042384A Pending JPS61201365A (ja) | 1985-03-04 | 1985-03-04 | 並列処理システムの自動再構成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61201365A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217641A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH01217643A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH01217642A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH02287668A (ja) * | 1989-03-31 | 1990-11-27 | American Teleph & Telegr Co <Att> | 再構成可能な信号プロセッサ |
| JPH0511887A (ja) * | 1990-12-31 | 1993-01-22 | American Teleph & Telegr Co <Att> | マルチプロセツサボードスタツク及びそのモジユール配置方法 |
| JP2004532447A (ja) * | 2001-02-24 | 2004-10-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的再分割を介するスーパーコンピュータでのフォールト・トレランス |
| JP2019079175A (ja) * | 2017-10-23 | 2019-05-23 | 日本電気株式会社 | 情報処理システム、及び、情報処理システムによる制御方法 |
-
1985
- 1985-03-04 JP JP60042384A patent/JPS61201365A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01217641A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH01217643A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH01217642A (ja) * | 1988-02-26 | 1989-08-31 | Nippon Telegr & Teleph Corp <Ntt> | 並列計算機の冗長構成方式 |
| JPH02287668A (ja) * | 1989-03-31 | 1990-11-27 | American Teleph & Telegr Co <Att> | 再構成可能な信号プロセッサ |
| JPH0511887A (ja) * | 1990-12-31 | 1993-01-22 | American Teleph & Telegr Co <Att> | マルチプロセツサボードスタツク及びそのモジユール配置方法 |
| JP2004532447A (ja) * | 2001-02-24 | 2004-10-21 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的再分割を介するスーパーコンピュータでのフォールト・トレランス |
| US7185226B2 (en) | 2001-02-24 | 2007-02-27 | International Business Machines Corporation | Fault tolerance in a supercomputer through dynamic repartitioning |
| JP2007220147A (ja) * | 2001-02-24 | 2007-08-30 | Internatl Business Mach Corp <Ibm> | 動的再分割を介するスーパーコンピュータでのフォールト・トレランス |
| JP4577851B2 (ja) * | 2001-02-24 | 2010-11-10 | インターナショナル・ビジネス・マシーンズ・コーポレーション | 動的再分割を介するスーパーコンピュータでのフォールト・トレランス |
| JP2019079175A (ja) * | 2017-10-23 | 2019-05-23 | 日本電気株式会社 | 情報処理システム、及び、情報処理システムによる制御方法 |
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