JPH02285410A - Current dividing circuit - Google Patents

Current dividing circuit

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JPH02285410A
JPH02285410A JP7874089A JP7874089A JPH02285410A JP H02285410 A JPH02285410 A JP H02285410A JP 7874089 A JP7874089 A JP 7874089A JP 7874089 A JP7874089 A JP 7874089A JP H02285410 A JPH02285410 A JP H02285410A
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Abstract

PURPOSE: To determine a division ratio of a current by only a ratio of resistance values by making desired one of plural current ratio determination circuits selectively operatable by a control terminal. CONSTITUTION: Each of plural current ratio determination circuits is provided with third and fourth transistors TRs Q3 and Q4. The third TR Q3 has the collector connected to a second current output terminal and has the emitter connected to a current input terminal through a resistor RS for current ratio determination and has the base connected to the control terminal, and the fourth TR Q4 has the corrector connected to a voltage source and has the base connected to the emitter of the third TR Q3 and has the emitter connected to a current source and forms a differential pair together with a second TR Q2. The emitter of a first TR Q1 and that of the selected third TR Q3 are set to the same potential. Thus, a current ratio is determined independently of TRs by only the value of the resistor.

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、電流分割回路に関するものである。[Detailed description of the invention] [Industrial application field] TECHNICAL FIELD The present invention relates to a current dividing circuit.

より詳細には、電流比を高精度でデジタル制御しつる電
流分割回路に関するものでる。
More specifically, it relates to a current dividing circuit that digitally controls the current ratio with high precision.

[従来技術および解決すべき課題〕 正確な電流制御、例えばフロッピーディスク読取り用磁
気ヘッドへのライト電流制御などのためには、DA変換
器を使用することができる。しかし、このようなDA変
換器は相当複雑な回路構成と大きな電力消費を必要とす
る場合が多《、大型化しかつ高価なものになってしまう
.特に電池を電源とした装置には、より低消費電力化が
望まれ,また装置が普及するにしたがいより経済的な方
法も望まれる。そこで、従来から第4図に例示するよう
なICによる電流分割回路が使用されてきた。この回路
に含まれる一対のトランジスタQ1、Q3のベースには
、共通に電圧v8が印加されており、両ベース電位は等
しくされている.第1の電流出力端子14からトランジ
スタQ1のコレクタに電流I,が流れ、第2の電流出力
端子l6からトランジスタQ3のコレクタに電流I,が
流れる.両トランジスタのエミッタ電流I.が一緒にな
ってI INを構成し電流入力端子12へと流れる。両
トランジスタのHFEがともに十分大きくE t#I 
Cとすると、Qlのペースエミッタ間電圧をvlll:
1、Q2のペースエミッタ間電圧をV IIE3と表わ
して、以下の式が成り立つ。
[Prior Art and Problems to be Solved] A DA converter can be used for accurate current control, such as write current control to a magnetic head for reading a floppy disk. However, such DA converters often require fairly complex circuit configurations and large power consumption, making them large and expensive. In particular, devices using batteries as a power source are desired to have lower power consumption, and as devices become more widespread, more economical methods are also desired. Therefore, a current dividing circuit using an IC as illustrated in FIG. 4 has conventionally been used. A voltage v8 is commonly applied to the bases of a pair of transistors Q1 and Q3 included in this circuit, and both base potentials are made equal. A current I, flows from the first current output terminal 14 to the collector of the transistor Q1, and a current I, flows from the second current output terminal l6 to the collector of the transistor Q3. The emitter current of both transistors I. together constitute IIN and flow to the current input terminal 12. Both HFEs of both transistors are sufficiently large and E t#I
Let C be the pace emitter voltage of Ql:
1, Q2's pace emitter voltage is expressed as V IIE3, and the following equation holds true.

I + Rr+Va!+ =I 3 Rs +VIIE
3  f1)また、 I++Is=I+            (21が成
り立つから、(1)、(2)式より、■,、I3を求め
ることができる。
I+Rr+Va! + = I 3 Rs + VIIE
3 f1) Also, since I++Is=I+ (21 holds true), ■, I3 can be obtained from equations (1) and (2).

I += ( I+sRs+V!lts−Vac+)/
(Ra+RrlI a ” ( 1 +sR F +V
at+ −VBE31/(R 11 + RFI・・・
・・・(3) 上式に示されるように、■1および工,を決定するため
の式中にV BEに関する項が入ってきてしまい、これ
はトランジスタの大きさおよび電流に依存する因子なの
で、分割比を変化させる場合に制御性が非常に悪くなる
.例えばデジタル信号によって分割比を制御する場合の
従来技術の回路を第5図に示す.制御端子18A、18
B・・・に適正な論理電圧レベルを与えることによって
いずれか1つのトランジスタQ3をオンして、任意の1
つのブロックを選択し他を休止させることができる。こ
のようにして1./1.の分割比を変化させる場合にお
いて、上記(3)式に示すようにVIIEに関する項が
あり煩雑性のゆえに、正確な分割比を出すためには実際
上分割比が整数に限定されてしまい、自由度が非常に低
い、また整数比の場合においても、1./1.の大きな
分割比を得るためには、やはりVagの項の存在のため
に、電流に見合うだけの大きなまたは複数個のトランジ
スタを用意しなければならず、経済的な欠点となる。
I += (I+sRs+V!lts-Vac+)/
(Ra+RrlI a ” ( 1 +sR F +V
at+ −VBE31/(R 11 + RFI...
...(3) As shown in the above equation, a term related to VBE is included in the equation for determining 1 and , and this is a factor that depends on the size and current of the transistor. , controllability becomes very poor when changing the division ratio. For example, Figure 5 shows a conventional circuit that uses digital signals to control the division ratio. Control terminals 18A, 18
Turn on any one transistor Q3 by applying an appropriate logic voltage level to B...
You can select one block and pause the others. In this way, 1. /1. When changing the division ratio of , there is a term related to VIIE as shown in equation (3) above, which is complicated, so in order to obtain an accurate division ratio, the division ratio is actually limited to an integer, and it is free Even in cases where the degree is very low and the ratio is an integer, 1. /1. In order to obtain a large division ratio of , it is necessary to prepare a large transistor or a plurality of transistors corresponding to the current due to the existence of the Vag term, which is an economic disadvantage.

上述の問題点に鑑み、本発明は、自由度が高くコンパク
トであり、かつ制御性の良い電流分割回路を提供するこ
とを目的としている。
In view of the above-mentioned problems, an object of the present invention is to provide a current dividing circuit that is compact, has a high degree of freedom, and has good controllability.

他の目的は、消費電流が少なくかつ小型化できる、上記
のような電流分割回路を提供することである。
Another object is to provide a current dividing circuit as described above, which consumes less current and can be miniaturized.

〔問題点の解決手段〕[Means for solving problems]

上記目的を達成するために、本発明における電流分割回
路は。
In order to achieve the above object, a current dividing circuit according to the present invention is provided.

分割すべき電流のための電流大力端子(121;第1お
よび第2の電流出力端子(14,16)二制御端子(1
8) コレクタが前記第1の電流出力端子に接続され、エミッ
タが抵抗器(RF、)を介して前記電流入力端子へと接
続された第1のトランジスタ(Q1): コレクタが前記第1のトランジスタのベースに接続され
さらに電流源(17)をへて電圧源(V cc)に接続
され、ベースが前記第1のトランジスタのエミッタに接
続さ・れ、エミッタが電流源(19)へと接続された第
2のトランジスタ(Q2):ならびに 選択可能な複数の電流比決定回路: から構成され、 該複数の電流比決定回路の各々が第3のトランジスタ(
Q3)および第4のトランジスタ(Q4)を含み、前記
第3のトランジスタはコレクタが前記第2の電流出力端
子に接続されエミッタが電流比決定用抵抗器(R3)を
介して前記電流入力端子へと接続されベースが前記制御
端子に接続され、前記第4のトランジスタはコレクタが
前記電圧源に接続されベースが前記第3のトランジスタ
のエミッタに接続されエミッタが前記電流源へと接続さ
れて、前記第2のトランジスタとともに差動対をなし; 前記制御端子によって前記複数の電流比決定回路のうち
所望の1つの回路を選択的に動作可能にしうる: ことを特徴とするものである。
Current output terminal (121; first and second current output terminals (14, 16) for the current to be divided; two control terminals (1
8) a first transistor (Q1) whose collector is connected to the first current output terminal and whose emitter is connected to the current input terminal via a resistor (RF); the collector is connected to the first transistor; is further connected to a voltage source (Vcc) via a current source (17), the base is connected to the emitter of the first transistor, and the emitter is connected to a current source (19). a second transistor (Q2) and a plurality of selectable current ratio determining circuits, each of which is connected to a third transistor (Q2);
Q3) and a fourth transistor (Q4), the third transistor has a collector connected to the second current output terminal and an emitter connected to the current input terminal via a current ratio determining resistor (R3). The fourth transistor has a collector connected to the voltage source, a base connected to the emitter of the third transistor, and an emitter connected to the current source, and the fourth transistor has a collector connected to the voltage source, a base connected to the emitter of the third transistor, and an emitter connected to the current source. The second transistor forms a differential pair with the second transistor; and the control terminal can selectively enable a desired one of the plurality of current ratio determining circuits.

また本発明の他の特徴に従った電流分割回路は、 分割すべき電流のための電流入力端子(12)第1およ
び第2の電流出力端子(14,16)二制御端子(tS
)。
A current dividing circuit according to another feature of the invention also comprises a current input terminal (12) for the current to be divided, a first and a second current output terminal (14, 16) and two control terminals (tS
).

コレクタが前記第1の電流出力端子に接続され、エミッ
タが抵抗器(Rr )を介して前記電流入力端子へと接
続された第1のトランジスタ(Q1): コレクタが前記第1のトランジスのベースに接続されさ
らにカレントミラー回路(20)の出力に接続され、ベ
ースが前記第1のトランジスタのエミッタに接続され、
エミッタが電流源(19)へと接続された第2のトラン
ジスタ(Q2):ならびに 選択可能な複数の電流比決定回路: から構成され、 該複数の電流比決定回路の各々が第3のトランジスタ(
Q3)および第4のトランジスタ(Q4)を含み、前記
第3のトランジスタはコレクタが前記第2の電流出力端
子に接続されエミッタが電流比決定用抵抗器(R9)を
介して前記電流入力端子へと接続されベースが前記制御
端子に接続され、前記第4のトランジスタはコレクタが
前記カレントミラー回路の入力に接続されベースが前記
第3のトランジスタのエミッタに接続されエミッタが前
記電流源へと接続されて、前記第2のトランジスタとと
もに差動対をなし 前記制御端子によって前記複数の電流比決定回路のうち
所望の1つの回路を選択的に動作可能にしうる: ことを特徴とする。
a first transistor (Q1) whose collector is connected to the first current output terminal and whose emitter is connected to the current input terminal via a resistor (Rr); the collector is connected to the base of the first transistor; and further connected to the output of the current mirror circuit (20), the base of which is connected to the emitter of the first transistor,
a second transistor (Q2) whose emitter is connected to the current source (19); and a plurality of selectable current ratio determining circuits, each of which is connected to a third transistor (Q2);
Q3) and a fourth transistor (Q4), the third transistor has a collector connected to the second current output terminal and an emitter connected to the current input terminal via a current ratio determining resistor (R9). The fourth transistor has a collector connected to the input of the current mirror circuit, a base connected to the emitter of the third transistor, and an emitter connected to the current source. The second transistor and the second transistor form a differential pair, and a desired one of the plurality of current ratio determining circuits can be selectively enabled by the control terminal.

[作用] 上記のように構成した本発明の電流分割回路においては
、第1および第2のトランジスタQl、Q2、選択した
第4のトランジスタ、電流源19ならびにRF/R,で
負帰還ループを形成して、第1のトランジスタQlのエ
ミッタと選択した第3のトランジスタQ3のエミッタと
を同電位とすることにより、電流比I + / I a
をトランジスタに依らず抵抗器の値のみで決定すること
ができる。
[Operation] In the current dividing circuit of the present invention configured as described above, a negative feedback loop is formed by the first and second transistors Ql, Q2, the selected fourth transistor, the current source 19, and RF/R. By setting the emitter of the first transistor Ql and the emitter of the selected third transistor Q3 to the same potential, the current ratio I + /I a
can be determined only by the value of the resistor, regardless of the transistor.

[実施例1 以下に本発明の実施例について図面を参照して説明する
[Example 1] Examples of the present invention will be described below with reference to the drawings.

第1図は、本発明の一実施例である電流分割回路の回路
図を示す、電流分割回路10が、分割すべき電流I I
Nが流入するための電流入力端子12、第1の電流出力
端子14、第2の電流出力端子16および制御端子18
を含んでいる。npnトランジスタQ1のコレクタが第
1の電流出力端子14に接続され、そこをコレクタ電流
11が流れる。トランジスタQ1のエミッタは、n p
 nトランジスタQ2のベースに接続され、さらに抵抗
器RFを介して電流入力端子12へと接続されている。
FIG. 1 shows a circuit diagram of a current dividing circuit which is an embodiment of the present invention.
A current input terminal 12, a first current output terminal 14, a second current output terminal 16, and a control terminal 18 for N to flow into.
Contains. The collector of the npn transistor Q1 is connected to the first current output terminal 14, through which the collector current 11 flows. The emitter of transistor Q1 is n p
It is connected to the base of the n-transistor Q2, and further connected to the current input terminal 12 via a resistor RF.

トランジスタQ2のコレクタは、トランジスタQlのベ
ースに接続され、そこからさらに定電流源17を通って
電圧源V CCに接続されている。定電流源17および
電圧源V ccO代わりに、それぞれ抵抗器および定電
圧源を用いることができる。トランジスタQ2のエミッ
タは、定電流源19を通って接地されている。定電流源
19の代わりに、抵抗器を用いてもよい。本明細書中、
電流源または定電流源の語は抵抗器をも含むものとする
The collector of transistor Q2 is connected to the base of transistor Ql, and further connected from there through constant current source 17 to voltage source VCC. A resistor and a constant voltage source can be used instead of the constant current source 17 and the voltage source VccO, respectively. The emitter of transistor Q2 is grounded through constant current source 19. A resistor may be used instead of the constant current source 19. In this specification,
The term current source or constant current source shall also include resistors.

破線で囲んだブロック部分A、B・・・は、複数の電流
比決定回路を示し、後に述べるように任意の1つの電流
比決定回路を選択することができる。電流比決定回路A
、B・・・は、それぞれ、2つのnpn トランジスタ
Q3A、Q3.・・・およびQ4、、Q4a・・−を含
んでいる。トランジスタQ3のコレクタは第2の電流出
力端子16に接続され、そこをコレクタ電流■3が流れ
る。トランジスタQ3のエミッタは、トランジスタQ4
のベースに接続され、さらに電流比決定用抵抗器R,を
介して電流入力端子12へと接続されており、トランジ
スタQ3はトランジスタQ1と動作対をなしている。各
電流比決定用回路内の抵抗器R9A、Rsa・・・は、
それぞれ異なる抵抗値を有することができる。トランジ
スタQ4のコレクタは、直接、電圧源V eeに接続さ
れている。変形的には、トランジスタQ4、Q2のコレ
クタをそれぞれカレントミラー回路の入力、出力に接続
しても良い、たとえば第2図に略示するように、トラン
ジスタQ2のコレクタがカレントミラー回路の一方のト
ランジスタQ5を介し、トランジスタQ4のコレクタが
トランジスタQ6に入力して、それぞれ定電圧源V c
cに接続することができる。カレントミラー回路は、第
2図の実施例に限定されるわけではなく、どのような回
路であっても良い。トランジスタQ4のエミッタは、定
電流源19を通って接地されている。トランジスタQ2
およびQ4は、差動対をなしている。
Block portions A, B, . . . surrounded by broken lines indicate a plurality of current ratio determining circuits, and any one current ratio determining circuit can be selected as described later. Current ratio determining circuit A
, B... are two npn transistors Q3A, Q3. ... and Q4, , Q4a...-. The collector of the transistor Q3 is connected to the second current output terminal 16, through which the collector current 3 flows. The emitter of transistor Q3 is connected to transistor Q4.
The transistor Q3 is connected to the base of the transistor Q1, and further connected to the current input terminal 12 via a current ratio determining resistor R, and the transistor Q3 forms an operational pair with the transistor Q1. Resistors R9A, Rsa... in each current ratio determining circuit are as follows:
Each can have a different resistance value. The collector of transistor Q4 is connected directly to voltage source Vee. Alternatively, the collectors of transistors Q4 and Q2 may be connected to the input and output of the current mirror circuit, respectively; for example, as schematically shown in FIG. Through Q5, the collector of transistor Q4 is input to transistor Q6, and each constant voltage source V c
It can be connected to c. The current mirror circuit is not limited to the embodiment shown in FIG. 2, but may be any type of circuit. The emitter of transistor Q4 is grounded through constant current source 19. Transistor Q2
and Q4 form a differential pair.

トランジスタQ3のベースに接続されている制御端子1
8は、高レベル電圧または低レベル電圧をもたらす論理
電圧入力端子であって良い。制御端子18Aを高レベル
電圧にし、他の全制御端子を低レベル電圧とすることに
よりトランジスタQ3AおよびQ4Aをオンすることに
よって、電流比決定回路Aを選択することができる。同
様にして、他の制御端子18B、18G・・・のうちい
ずれか1つを選択することができる。数ビットのデジタ
ル信号を受け、デコーダで1つの選択用信号に変換して
、1つの制御端子を選択できる。
Control terminal 1 connected to the base of transistor Q3
8 may be a logic voltage input terminal providing a high level voltage or a low level voltage. Current ratio determining circuit A can be selected by turning on transistors Q3A and Q4A by setting control terminal 18A to a high level voltage and all other control terminals to low level voltage. Similarly, any one of the other control terminals 18B, 18G, . . . can be selected. A digital signal of several bits is received and converted into one selection signal by a decoder, so that one control terminal can be selected.

通常、R,における電圧降下は、形成される差動対(Q
2/Q4)のオフセット電圧より十分に大きな値とし0
,3v程度である。各トランジスタのコレクタエミッタ
間電圧VCEは飽和を避けるため300 mV以上であ
り、従って電流入出力端子間の動作電圧は0.6V必要
である。上記トランジスタは全て、npnバイポーラト
ランジスタとして説明したが、これに°限定されるわけ
ではなく、たとえばpnpトランジスタまたはFETな
どを用いることができる。
Typically, the voltage drop across R, is equal to the differential pair formed (Q
2/Q4) as a value sufficiently larger than the offset voltage of 0.
, about 3v. The collector-emitter voltage VCE of each transistor is 300 mV or more to avoid saturation, and therefore the operating voltage between the current input and output terminals is required to be 0.6V. Although all of the above transistors have been described as npn bipolar transistors, the invention is not limited to this; for example, pnp transistors or FETs can be used.

以下に第3図を参照しながら動作について説明する。The operation will be explained below with reference to FIG.

複数の電流比決定回路A、B・・・のうちいずれか1つ
を選択した場合において、第1図の電流分割回路と等価
な回路図を第3図に示す。動作の説明を簡単にするため
に、電流比決定回路Aが選択されているとし第1図のQ
2.Q4A、17.19およびV ceを第3図では1
つのオペアンプで置き換えている。
FIG. 3 shows a circuit diagram equivalent to the current dividing circuit of FIG. 1 when any one of the plurality of current ratio determination circuits A, B, . . . is selected. To simplify the explanation of the operation, it is assumed that the current ratio determining circuit A is selected, and Q in FIG.
2. Q4A, 17.19 and V ce are 1 in Figure 3.
It is replaced with one operational amplifier.

すなわち、トランジスタQ1のエミッタがオペアンプの
反転入力に、トランジスタQ3のエミッタが非反転入力
に、それぞれ接続されている。オペアンプの出力はトラ
ンジスタQ1のベースに接続され、負帰還ループが形成
されている。今もし節点Eの電位が節点Fよりも下がる
と、オペアンプが動作してトランジスタQlのベース電
位を上げる。そのため、節点Eの電位が上昇する。反対
に、節点Eの電位が節点Fよりも高くなると、オペアン
プがトランジスタQ1のベース電位を下げ、Qlをオフ
方向に動かせる。そのため、節点Eの電位が下降する。
That is, the emitter of the transistor Q1 is connected to the inverting input of the operational amplifier, and the emitter of the transistor Q3 is connected to the non-inverting input. The output of the operational amplifier is connected to the base of transistor Q1, forming a negative feedback loop. If the potential at node E falls below that at node F, the operational amplifier operates to raise the base potential of transistor Ql. Therefore, the potential at node E increases. Conversely, when the potential at node E becomes higher than node F, the operational amplifier lowers the base potential of transistor Q1, allowing Ql to move in the off direction. Therefore, the potential at node E decreases.

こうして、節点Eと節点Fとは常に同電位に保たれる。In this way, node E and node F are always kept at the same potential.

従って、第3図のオペアンプは、次の式を満足するよう
に動作する。
Therefore, the operational amplifier shown in FIG. 3 operates to satisfy the following equation.

I  I  XRF=I  3XR8(4)すなわち、
第4図に示すような従来技術においては不可避テアッt
、:: (3)式(7) l V Bts  V 8E
l  1 ノ項をυト除することができる。(2)式お
よび(4)式より、以下の式が得られる。
I I XRF=I 3XR8 (4) That is,
In the conventional technology as shown in FIG.
, :: (3) Formula (7) l V Bts V 8E
The l 1 term can be divided by υt. From equations (2) and (4), the following equations are obtained.

I +=I+xXRs/Rs+Rr   (511s=
I+NXRr/Rs+Rr 上式に示すとおり、本発明に従った電流分割回路におけ
る分割比は、■1に依らず単に抵抗値の比によって決定
される。
I +=I+xXRs/Rs+Rr (511s=
I + N

[発明の効果] 本発明は、上述のとおり構成されているので、電流の分
割比をトランジスタの大きさによらず単に抵抗値の比に
よってのみ決定することができ、多大の利益が得られる
[Effects of the Invention] Since the present invention is configured as described above, the current division ratio can be determined simply by the ratio of resistance values without depending on the size of the transistor, and great benefits can be obtained.

本発明の回路をICで実現する場合において、抵抗値の
精度を高くとることが容易であり、高精度の電流比が得
られる。IC製造プロセス中に、たとえばメタルマスク
オプションによって数種の抵抗値R3を自由に高精度で
設定できる。11を固定しI INを制御するような応
用例においては、I INを2 mA−15,75II
IAの範囲内で0.5mAのステップで任意に選んだ数
種の電流値に設定することが可能である。
When the circuit of the present invention is implemented using an IC, it is easy to increase the accuracy of the resistance value, and a highly accurate current ratio can be obtained. During the IC manufacturing process, several resistance values R3 can be freely set with high precision, for example, by metal mask options. In an application example where IIN is fixed and IIN is controlled, IIN is set to 2 mA-15,75II.
It is possible to set several arbitrarily selected current values in steps of 0.5 mA within the range of IA.

動作電圧に関しても入出力間の電圧限界は従来のものと
同等であり、不和益はない。
As for the operating voltage, the voltage limit between input and output is the same as that of the conventional one, so there is no adverse effect.

【図面の簡単な説明】[Brief explanation of drawings]

第1図は、本発明の一実施例である電流分割回路の回路
図である。 第2図は、第1図のトランジスタQ2、Q4への供給電
圧源に関し異なる実施例を示す部分的回路図である。 第3図は、第1図の回路の動作を説明するための等価回
路図である。 第4図は、従来の電流分割回路を例示した回路図である
。 第5図は、複数の電流比決定回路を備えた従来の電流分
割回路の回路図である。 [符号の説明1 1O・・・電流分割回路、12・・・電流入力端子14
.16・・・第1および第2の電流出力端子17・・・
定電流源、V cc・・・電圧源18・・・制御端子、
20・・・カレントミラー回路Q1・・・・・・第1の
トランジスタ Q2・・・・・・第2のトランジスタ Q3・・・・・・第3のトランジスタ Q4・・・・・・第4のトランジスタ R,・・・抵抗器、 R3・・・電流比決定用抵抗器出
願人 モトローラ・インコーボレーテツド代理人 弁理
士 大 貫 進 介 同 同 本城雅則 第1図 第2図
FIG. 1 is a circuit diagram of a current dividing circuit which is an embodiment of the present invention. FIG. 2 is a partial circuit diagram illustrating a different embodiment of the supply voltage source to transistors Q2 and Q4 of FIG. FIG. 3 is an equivalent circuit diagram for explaining the operation of the circuit of FIG. 1. FIG. 4 is a circuit diagram illustrating a conventional current dividing circuit. FIG. 5 is a circuit diagram of a conventional current dividing circuit including a plurality of current ratio determining circuits. [Explanation of symbols 1 1O...Current dividing circuit, 12...Current input terminal 14
.. 16...first and second current output terminals 17...
Constant current source, Vcc...voltage source 18...control terminal,
20...Current mirror circuit Q1...First transistor Q2...Second transistor Q3...Third transistor Q4...Fourth transistor Transistor R...Resistor, R3...Resistor for determining current ratio Applicant: Motorola Inc. Patent attorney Susumu Ohnuki Masanori Honjo Figure 1 Figure 2

Claims (4)

【特許請求の範囲】[Claims] (1)分割すべき電流のための電流入力端子(12): 第1および第2の電流出力端子(14、16);制御端
子(18); コレクタが前記第1の電流出力端子に接続され、エミッ
タが抵抗器(R_F)を介して前記電流入力端子へと接
続された第1のトランジスタ(Q1); コレクタが前記第1のトランジスタのベースに接続され
さらに電流源(17)をへて電圧源(V_c_c)に接
続され、ベースが前記第1のトランジスタのエミッタに
接続され、エミッタが電流源(19)へと接続された第
2のトランジスタ(Q2);ならびに 選択可能な複数の電流比決定回路; から構成され、 該複数の電流比決定回路の各々が第3のトランジスタ(
Q3)および第4のトランジスタ(Q4)を含み、前記
第3のトランジスタはコレクタが前記第2の電流出力端
子に接続されエミッタが電流比決定用抵抗器(R_s)
を介して前記電流入力端子へと接続されベースが前記制
御端子に接続され、前記第4のトランジスタはコレクタ
が前記電圧源に接続されベースが前記第3のトランジス
タのエミッタに接続されエミッタが前記電流源へと接続
されて、前記第2のトランジスタとともに差動対をなし
; 前記制御端子によって前記複数の電流比決定回路のうち
所望の1つの回路を選択的に動作可能にしうる; ことを特徴とする電流分割回路。
(1) Current input terminal (12) for the current to be divided: first and second current output terminals (14, 16); control terminal (18); collector connected to said first current output terminal; , a first transistor (Q1) whose emitter is connected to the current input terminal via a resistor (R_F); whose collector is connected to the base of the first transistor and which further supplies a voltage through a current source (17). a second transistor (Q2) connected to a current source (V_c_c), with a base connected to the emitter of said first transistor and an emitter connected to a current source (19); and a plurality of selectable current ratio determinations. circuit; each of the plurality of current ratio determining circuits includes a third transistor (
Q3) and a fourth transistor (Q4), the third transistor has a collector connected to the second current output terminal and an emitter connected to a current ratio determining resistor (R_s).
The fourth transistor has a collector connected to the voltage source, a base connected to the emitter of the third transistor, and an emitter connected to the current input terminal through the fourth transistor, and has a base connected to the control terminal. connected to a source to form a differential pair together with the second transistor; capable of selectively enabling a desired one of the plurality of current ratio determining circuits by the control terminal; current divider circuit.
(2)分割すべき電流のための電流入力端子(12): 第1および第2の電流出力端子(14、16);制御端
子(18); コレクタが前記第1の電流出力端子に接続され、エミッ
タが抵抗器(R_F)を介して前記電流入力端子へと接
続された第1のトランジスタ(Q1); コレクタが前記第1のトランジスのベースに接続されさ
らにカレントミラー回路(20)の出力に接続され、ベ
ースが前記第1のトランジスタのエミッタに接続され、
エミッタが電流源(19)へと接続された第2のトラン
ジスタ(Q2);ならびに 選択可能な複数の電流比決定回路; から構成され、 該複数の電流比決定回路の各々が第3のトランジスタ(
Q3)および第4のトランジスタ(Q4)を含み、前記
第3のトランジスタはコレクタが前記第2の電流出力端
子に接続されエミッタが電流比決定用抵抗器(R_s)
を介して前記電流入力端子へと接続されベースが前記制
御端子に接続され、前記第4のトランジスタはコレクタ
が前記カレントミラー回路の入力に接続されベースが前
記第3のトランジスタのエミッタに接続されエミッタが
前記電流源へと接続されて、前記第2のトランジスタと
ともに差動対をなし; 前記制御端子によって前記複数の電流比決定回路のうち
所望の1つの回路を選択的に動作可能にしうる; ことを特徴とする電流分割回路。
(2) Current input terminal (12) for the current to be divided: first and second current output terminals (14, 16); control terminal (18); collector connected to said first current output terminal; , a first transistor (Q1) whose emitter is connected to the current input terminal via a resistor (R_F); whose collector is connected to the base of the first transistor and further connected to the output of the current mirror circuit (20); connected, the base being connected to the emitter of the first transistor,
a second transistor (Q2) whose emitter is connected to the current source (19); and a plurality of selectable current ratio determination circuits; each of the plurality of current ratio determination circuits is connected to a third transistor (Q2);
Q3) and a fourth transistor (Q4), the third transistor has a collector connected to the second current output terminal and an emitter connected to a current ratio determining resistor (R_s).
The fourth transistor has a collector connected to the input of the current mirror circuit, a base connected to the emitter of the third transistor, and an emitter connected to the current input terminal via the fourth transistor. is connected to the current source to form a differential pair together with the second transistor; a desired one of the plurality of current ratio determining circuits can be selectively enabled by the control terminal; A current dividing circuit featuring:
(3)前記制御端子が、論理電圧入力端子であって、前
記第3のトランジスタおよび第4のトランジスタをオン
/オフすることによって、任意の1つの電流比決定回路
を選択する; ことを特徴とする上記請求項のいずれかに記載の電流分
割回路。
(3) The control terminal is a logic voltage input terminal, and selects any one current ratio determining circuit by turning on/off the third transistor and the fourth transistor; A current dividing circuit according to any one of the preceding claims.
(4)前記複数の電流比決定用抵抗器がそれぞれ異なる
抵抗値を有して、異なる電流比決定回路を選択すること
により異なる電流比を達成しうる;ことを特徴とする上
記請求項のいずれかに記載の電流分割回路。
(4) The plurality of current ratio determining resistors each have a different resistance value, and different current ratios can be achieved by selecting different current ratio determining circuits; Current divider circuit described in .
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* Cited by examiner, † Cited by third party
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JP2008177330A (en) * 2007-01-18 2008-07-31 Ricoh Co Ltd Constant current circuit and light-emitting diode driving device using the same

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JPS60101838U (en) * 1983-12-19 1985-07-11 株式会社アドバンテスト High precision DA converter

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